JP2001358442A - 半導体パッケージの実装構造 - Google Patents

半導体パッケージの実装構造

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JP2001358442A JP2000178824A JP2000178824A JP2001358442A JP 2001358442 A JP2001358442 A JP 2001358442A JP 2000178824 A JP2000178824 A JP 2000178824A JP 2000178824 A JP2000178824 A JP 2000178824A JP 2001358442 A JP2001358442 A JP 2001358442A
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喜美男 恒益
Yasunori Tanaka
靖則 田中
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Abstract

(57)【要約】 【課題】 熱及び機械的な外力に対する耐性を向上させ
た半導体パッケージの実装構造を提供する。 【解決手段】 プリント配線基板１のパッド２にビア８
を形成し、パッド２から導出する接続配線３をビア８を
介して前記パッド２と異なる階層に設ける。さらにはん
だ５をパッド２の錐状部２ｂに食込んだ状態で固形す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プリント配線基板
のパッドに半導体パッケージをはんだ付けして実装する
半導体パッケージの実装構造に関するものである。
【０００２】
【従来の技術】最近、モバイル端末に搭載される半導体
パッケージとして、ＣＳＰ型半導体パッケージが開発さ
れている。ＣＳＰ型半導体パッケージは、Ｃｈｉｐ Ｓ
ｃａｌｅ Ｐａｃｋａｇｅと称されるものである。
【０００３】従来、ＣＳＰ型半導体パッケージをプリン
ト基板にはんだ付けして実装するため、図４及び図５に
示すようにプリント配線基板１の表層に円環状パッド２
が形成され、前記円環状パッド２の内側に接続配線３の
頭部３ａが埋め込まれて形成され、前記パッド２から引
出す接続配線３が前記パッド２と同一層でプリント配線
基板１の表層に設けられている。
【０００４】また前記パッド２と接続配線３の頭部３ａ
に渡って半導体パッケージのはんだ５との濡れ性を高め
るためにメッキ６が施され、また隣接するパッド２及び
接続配線３の相互間を絶縁するためにプリント配線基板
１の表層にはソルダーレジスト７が塗布され、図４及び
図５に示すようにソルダーレジスト７がパッド２の際で
メッキ６に接触しており、接続配線３がソルダーレジス
ト７で被覆されている。１０は、パッド２とソルダーレ
ジスト７の間に確保されたソルダーレジスト逃げ部であ
る。
【０００５】プリント配線基板１上にＣＳＰ型半導体パ
ッケージを搭載してはんだ付けすると、図５に示すよう
に接続配線３上に施されたメッキ６上で接続が行われ
る。
【０００６】
【発明が解決しようとする課題】一般的に接続配線３と
しては銅配線が用いられ、メッキとしてはニッケルメッ
キが用いられており、図６に示すように、半導体パッケ
ージの発熱により、銅配線３，ニッケルメッキ６，ソル
ダーレジスト７には膨張，収縮が発生する。
【０００７】従来のようにプリント配線基板１の表層で
接続配線３の引廻しを行うと、各々の膨張係数は異な
り、かつ膨張方向がお互いに反する方向であり、熱及び
機械的な外力が加わった場合に、ニッケルメッキ６とソ
ルダーレジスト７が施されている銅配線３には、ニッケ
ルメッキ６とソルダーレジスト７の部分で応力９が発生
する。
【０００８】前記応力９の発生により、ニッケルメッキ
６とソルダーレジスト７の境界部分で銅配線３の断線が
発生することとなり、その断線により半導体装置が破壊
されてしまうという問題がある。
【０００９】本発明の目的は、熱及び機械的な外力に対
する耐性を向上させた半導体パッケージの実装構造を提
供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体パッケージの実装構造は、プリ
ント配線基板のパッドに半導体パッケージをはんだ付け
して実装する半導体パッケージの実装構造において、前
記プリント配線基板のパッドにビアを形成し、前記パッ
ドから導出する接続配線を前記ビアを介して前記パッド
と異なる階層に設け、さらに半導体パッケージ搭載用は
んだを前記ビア内のパッドに食込ませて前記パッドに結
合したものである。
【００１１】また前記ビアは錐状に形成し、前記パッド
は、前記プリント配線基板の表層に形成した円環部と、
前記円環部から前記ビアの内壁に沿って延長した錐状部
を有し、前記パッドは、前記錐状部の先端で前記接続配
線に接続するものである。
【００１２】また前記パッドは、前記半導体パッケージ
と接続する全面にメッキが施されたものである。
【００１３】また前記半導体パッケージの隅部に対応す
る前記プリント配線基板のパッドに前記ビアを形成した
ものである。
【００１４】また前記ビアは、前記プリント配線基板を
貫通して形成されたものである。
【００１５】また前記パッドの前記円環部と前記プリン
ト配線基板上のソルダーレジストの境界部分に空スペー
スを確保したものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
【００１７】図１は本発明に係る半導体パッケージの実
装構造を示す図、図２は本発明に係る半導体パッケージ
の実装構造に用いるプリント配線基板の主要部を示す平
面図、図３は本発明に係る半導体パッケージの実装構造
を示す断面図である。
【００１８】図１及び図２に示すように本発明に係る半
導体パッケージの実装構造は、プリント配線基板１のパ
ッド２に半導体パッケージ４を例えばハンダボール等の
はんだ５を用いてはんだ付けして実装するようにしたも
のである。
【００１９】図２及び図３に示すように、前記プリント
配線基板１のパッド２にビア８を形成し、前記パッド２
から導出する接続配線３を前記ビア８を介して前記パッ
ド２と異なる階層に設けている。
【００２０】図２及び図３に示す例では、前記パッド２
から導出する接続配線３は前記ビア８を介して前記パッ
ド２と異なる階層であるプリント配線基板１の裏面側に
ソルダーレジスト７から隔離して設けている。
【００２１】さらに前記ビア８は錐状に形成し、前記パ
ッド２は、前記プリント配線基板１の表層に形成した円
環部２ａと、前記円環部２ａから前記ビア８の内壁に沿
って延長した錐状部２ｂの組合わせから構成しており、
このパッド２の構造により前記パッド２から導出する接
続配線３を前記パッド２と異なる階層であるプリント配
線基板１の裏面側にソルダーレジスト７から隔離して設
けている。
【００２２】また図３に示すように前記パッド２から導
出する接続配線３を前記パッド２と異なる階層であるプ
リント配線基板１の裏面側にソルダーレジスト７から隔
離して設けることにより、ビア２の円環部２ａとプリン
ト配線基板１上のソルダーレジスト７の境界部分に空ス
ペースＳを確保するようにしている。
【００２３】また前記パッド２は、前記錐状部２ｂの先
端で前記接続配線３の頭部３ａに接続するようになって
いる。
【００２４】さらに前記パッド２の錐状部２ｂがビア８
の内壁に沿ってプリント配線基板１の表層側から裏面側
に漏斗状（楔状）に形成されることを利用して、半導体
パッケージ搭載用はんだ５を前記ビア８内のパッド２
（特に錐状部２ｂ）に食込ませて前記パッド２に結合さ
せることより、半導体パッケージ４のプリント配線基板
１に対する結合度合いを高めて、図１の半導体パッケー
ジ４をプリント配線基板１に強固に取付けるようになっ
ている。また図２において１０は、パッド２とソルダー
レジスト７の間に確保されたソルダーレジスト逃げ部で
ある。
【００２５】また前記パッド２は、前記半導体パッケー
ジ４と接続する全面、すなわち円環部２ａと錐状部２ｂ
の内壁全面にメッキ６が施され、はんだ５との濡れ性が
向上されている。
【００２６】また前記プリント配線基板１にビア８を形
成するにあっては、全てのパッド２に対応して設ける必
要はなく、例えば半導体パッケージ４の隅部に盛付けら
れるはんだ５に対応するプリント配線基板１上のパッド
２に対応してビア８を形成するようにしてもよいもので
ある。
【００２７】また図３に示すようにビア８はプリント配
線基板１を貫通して形成したが、プリント基板１が多層
基板構造の場合には、必ずしもプリント配線基板１を貫
通して設ける必要はなく、接続配線３がプリント配線基
板１の表層とは異なる階層に設けられる場合には、その
深さ位置に達する深さにビア８を形成すればよいもので
ある。
【００２８】またＣＳＰ型半導体パッケージに対応する
プリント配線基板１のパッド２に適用したが、ＣＳＰ型
半導体パッケージ以外のパッケージにも同様に適用する
ことができるものである。
【００２９】図１に示すように半導体パッケージ４の電
極面に盛付けたはんだ５をプリント配線基板１のパッド
２に対して位置決めし、はんだペーストを供給し、はん
だ５を溶融して半導体パッケージ４の電極をプリント配
線基板１のパッド２にリフローはんだ付けする。
【００３０】前記溶融したはんだ５はパッド２の円環部
２ａを通して錐状部２ｂ内に流動して錐状部２ｂに食込
んだ状態で固形する。
【００３１】本発明によれば、プリント配線基板１の表
層とは異なる階層（裏面側）でパッド２から導出された
接続配線３の引き回しが行われることとなる。
【００３２】
【発明の効果】以上説明したように本発明によれば、プ
リント配線基板の表層とは異なる階層（裏面側）でパッ
ドから導出された接続配線の引き回しが行われるため、
メッキやソルダーレジストの熱膨張による応力が接続配
線に直接加わるのを回避することができ、半導体装置の
特性を長期間維持することができる。
【００３３】さらに、はんだをパッド内に食込んだ状態
で固形するため、はんだとパッドの接続面積が増加し、
はんだ付け強度を増加させることができる。
【００３４】さらにパッドから導出する接続配線をパッ
ドと異なる階層にソルダーレジストから隔離して設ける
ことにより、パッドの円環部とプリント配線基板上のソ
ルダーレジストの境界部分に空スペースを確保すること
ができ、この空スペースによっても、接続配線に加わる
応力を除去することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体パッケージの実装構造を示
す図である。
【図２】本発明に係る半導体パッケージの実装構造に用
いるプリント配線基板の主要部を示す平面図である。
【図３】本発明に係る半導体パッケージの実装構造を示
す図であって、図２のＡ−Ａ線断面図である。
【図４】従来例に係る半導体パッケージの実装構造に用
いるプリント配線基板の主要部を示す平面図である。
【図５】従来例に係る半導体パッケージの実装構造を示
す断面図であって、図４のＢ−Ｂ線断面図である。
【図６】従来例での問題点を説明する断面図である。
【符号の説明】
１ プリント配線基板 ２ パッド ２ａ パッドの円環部 ２ｂ パッドの錐状部 ３ 接続配線 ４ 半導体パッケージ ５ はんだ ６ メッキ ７ ソルダーレジスト ８ ビア
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E319 AA03 AB05 AC01 AC12 AC16 BB04 BB05 CC33 CD29 GG11 GG20 5E336 AA04 BB02 BB03 BC25 BC32 BC34 CC34 CC58 EE03 GG06 GG16 5F044 KK02 KK13 KK17 LL02

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 プリント配線基板のパッドに半導体パッ
    ケージをはんだ付けして実装する半導体パッケージの実
    装構造において、 前記プリント配線基板のパッドにビアを形成し、前記パ
    ッドから導出する接続配線を前記ビアを介して前記パッ
    ドと異なる階層に設け、 さらに半導体パッケージ搭載用はんだを前記ビア内のパ
    ッドに食込ませて前記パッドに結合したことを特徴とす
    る半導体パッケージの実装構造。
  2. 【請求項２】 前記ビアは錐状に形成し、 前記パッドは、前記プリント配線基板の表層に形成した
    円環部と、前記円環部から前記ビアの内壁に沿って延長
    した錐状部を有し、 前記パッドは、前記錐状部の先端で前記接続配線に接続
    するものであることを特徴とする請求項１に記載の半導
    体パッケージの実装構造。
  3. 【請求項３】 前記パッドは、前記半導体パッケージと
    接続する全面にメッキが施されたものであることを特徴
    とする請求項１又は２に記載の半導体パッケージの実装
    構造。
  4. 【請求項４】 前記半導体パッケージの隅部に対応する
    前記プリント配線基板のパッドに前記ビアを形成したこ
    とを特徴とする請求項１に記載の半導体パッケージの実
    装構造。
  5. 【請求項５】 前記ビアは、前記プリント配線基板を貫
    通して形成されたものであることを特徴とする請求項
    １，２又は３に記載の半導体パッケージの実装構造。
  6. 【請求項６】 前記パッドの前記円環部と前記プリント
    配線基板上のソルダーレジストの境界部分に空スペース
    を確保したことを特徴とする請求項２に記載の半導体パ
    ッケージの実装構造。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006512775A (ja) * 2003-01-02 2006-04-13 クリー　インコーポレイテッド 半導体デバイスの作製方法及びフリップチップ集積回路
JP2007324528A (ja) * 2006-06-05 2007-12-13 Alps Electric Co Ltd 半田接続構造の検査方法、及びその半田接続構造
US8569970B2 (en) 2007-07-17 2013-10-29 Cree, Inc. LED with integrated constant current driver

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253510B2 (en) 2003-01-16 2007-08-07 International Business Machines Corporation Ball grid array package construction with raised solder ball pads
JP2016076533A (ja) * 2014-10-03 2016-05-12 イビデン株式会社 バンプ付きプリント配線板およびその製造方法
KR20180041301A (ko) * 2016-10-13 2018-04-24 삼성디스플레이 주식회사 표시 장치
CN114093837B (zh) * 2021-10-14 2023-06-13 广东气派科技有限公司 exposed lead从顶部引出的QFN/LGA的封装结构及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1478341A (en) * 1973-06-07 1977-06-29 Hitachi Chemical Co Ltd Printed circuit board and method of making the same
US4360142A (en) * 1979-06-29 1982-11-23 International Business Machines Corporation Method of forming a solder interconnection capable of sustained high power levels between a semiconductor device and a supporting substrate
US4985310A (en) * 1988-04-08 1991-01-15 International Business Machines Corp. Multilayered metallurgical structure for an electronic component
JP3022565B2 (ja) * 1988-09-13 2000-03-21 株式会社日立製作所 半導体装置
US5275330A (en) * 1993-04-12 1994-01-04 International Business Machines Corp. Solder ball connect pad-on-via assembly process
US5355283A (en) * 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
US5796589A (en) * 1995-12-20 1998-08-18 Intel Corporation Ball grid array integrated circuit package that has vias located within the solder pads of a package
JP2870497B2 (ja) * 1996-08-01 1999-03-17 日本電気株式会社 半導体素子の実装方法
US6225569B1 (en) * 1996-11-15 2001-05-01 Ngk Spark Plug Co., Ltd. Wiring substrate and method of manufacturing the same
US6039889A (en) * 1999-01-12 2000-03-21 Fujitsu Limited Process flows for formation of fine structure layer pairs on flexible films

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006512775A (ja) * 2003-01-02 2006-04-13 クリー　インコーポレイテッド 半導体デバイスの作製方法及びフリップチップ集積回路
JP2007324528A (ja) * 2006-06-05 2007-12-13 Alps Electric Co Ltd 半田接続構造の検査方法、及びその半田接続構造
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