KR100233862B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 BGA(Ball Grid Array ; 볼 그리드 어레이) 반도체 패키지에서 입출력 수단으로 사용되는 솔더볼을 사용하지 않고 마더보드에 핀을 형성하여 상기 핀에 반도체 패키지의 비아홀을 삽입하여 실장함으로서 솔더볼을 형성하는 공정을 생략하여 솔더볼 부착과정에서 패키지에 가해지는 열적하중을 생략함으로서 반도체 패키지의 계면박리 및 휨 현상을 방지하여 신뢰성을 향상시킴은 물론, 가격을 절감시키고, 입출력단자를 증가시킬 수 있어 고집적화할 수 있는 반도체 패키지에 관한 것이다.

Description

반도체 패키지
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 BGA(Ball Grid Array ; 볼 그리드 어레이) 반도체 패키지에서 입출력 수단으로 사용되는 솔더볼을 사용하지 않고 마더보드에 핀을 형성하여 이 핀에 반도체 패키지의 비아홀을 삽입하여 실장함으로서 솔더볼의 형성으로 인한 제조 공정시에 발생되는 반도체 패키지의 계면박리 및 휨 현상을 방지하여 신뢰성을 향상시킴은 물론, 가격을 절감시키고, 입출력단자를 증가시킬 수 있어 고집적화할 수 있는 것이다.
최근에 다핀화의 추세에 따른 기술적 요구를 해결하기 위해서 등장한 BGA 반도체 패키지는 입출력 수단으로서 반도체 패키지의 일면 전체에 솔더볼을 융착하여 이를 입출력 수단으로 사용함으로서 많은 수의 입출력 신호를 수용할 수 있음은 물론, 그 크기도 작게 형성된 것이다.
이러한 BGA 반도체 패키지의 구성은 제1도에 도시된 바와 같이 하부로 관통된 비아홀(2c)에 전기적으로 연결되는 회로패턴(2a)이 형성되고, 이 회로패턴(2a)을 보호하도록 솔더마스크(2b)가 코팅된 회로기판(2)과, 상기 회로기판(2)의 상면 중앙에 부착된 반도체칩(1)과, 상기 반도체칩(1)과 상기 회로기판(2)의 회로패턴(2a)을 전기적으로 연결하여 신호를 전달하는 와이어(3)와, 상기 회로기판(2)의 비아홀(2c)에 연결되어 외부로 신호를 전달할 수 있도록 회로기판(2)의 일면에 융착된 솔더볼(5)과, 상기 반도체칩(1)과 그 외 주변구성품들을 외부의 산화 및 부식으로부터 보호하기 위하여 그 외부를 감싼 봉지재(4)로 구성되는 것이다.
이러한 BGA 반도체 패키지의 입출력 수단으로 사용되는 솔더볼(5)은 상기한 비아홀(2c)의 중심에서 일측으로 어긋난 상태에서 반도체 패키지의 일면 전체에 융착되는 것으로, 상기 솔더볼(5)을 융착시키기 위해서는 솔더볼(5)이 안착되는 패키지의 일면에 플럭스를 도포하고, 솔더볼(5)을 안착시킨 다음에 퍼니스(Furnace)에서 솔더볼(5)을 리플로우시켜 패키지의 일면에 융착하는 것이다. 이와 같이 리플로우에 의해 솔더볼(5)을 패키지의 일면에 융착시킨 후에는 패키지의 일면에 도포되어 있는 지저분한 플럭스를 제거하는 디플럭스공정으로 패키지를 클리닝하는 것이다.
이때, 솔더볼(5)을 융착시키기 위한 리플로우는 고온의 작업환경하에서 이루어지는 바, 이는 반도체칩(1)과 회로기판(2)과의 계면박리를 발생시키는 요인이 되는 것이다. 즉, 반도체칩(1)의 열팽창계수와 회로기판(2)과의 열팽창계수가 서로 상이함으로서 열적스트레스(열응력)가 발생되어 패키지의 휨 현상 및 계면박리가 발생되어 패키지의 불량을 일으키는 것이다.
또한, 이러한 반도체 패키지를 마더보드(6)에 실장시킬 때에도 역시 고온의 작업환경하에서 실장함으로서 반도체 패키지의 계면박리 및 휨 현상을 더욱 가중시킬 뿐만 아니라, 상기한 반도체 패키지가 마더보드(6)에 실장될 때 반도체 패키지의 일면에 융착된 솔더볼(5)들의 높이 차로 인하여 즉, 솔더볼의 평평도가 맞지 않음으로서 불량을 발생하는 등의 문제점이 있었다.
본 발명의 목적은 이와 같은 문제점을 해결하기 위하여 발명된 것으로서, BGA 반도체 패키지에서 입출력 수단으로 사용되는 솔더볼을 사용하지 않고, 마더보드에 핀을 형성하여 상기한 반도체 패키지의 회로기판에 형성된 비아홀을 상기 핀에 삽입시켜 반도체 패키지를 실장함으로서 솔더볼을 융착하는 공정에서 발생되던 반도체 패키지의 계면박리 및 휨 현상을 방지하여 신뢰성을 향상시키고, 입출력단자를 증가할 수 있어 집적도를 높여 고집적화 할 수 있도록 된 반도체 패키지를 제공함에 있다.
제1도는 일반적인 볼 그리드 어레이 반도체 패키지가 마더보드에 실장된 상태를 나타낸 도면.
제2도는 본 발명에 따른 반도체 패키지가 마더보드에 실장된 상태를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체칩 20 : 회로기판
21 : 회로패턴 22 : 솔더마스크
23 : 비아홀(Via Hole) 30 : 와이어
40 : 봉지재 60 : 마더보드
61 : 핀
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명에 따른 반도체 패키지가 마더보드에 실장된 상태를 나타낸 도면으로서, 그 구조는 하부로 관통되는 비아홀(23)에 전기적으로 연결된 회로패턴(21)이 형성되고, 이 회로패턴(21)을 보호하도록 솔더마스크(22)가 코팅된 회로기판(20)과, 상기 회로기판(20)의 상면 중앙에 부착된 반도체칩(10)과, 상기 반도체칩(10)과 상기 회로기판(20)의 회로패턴(21)을 전기적으로 연결하여 신호를 전달하는 와이어(30)와, 상기 반도체칩(10)과 그 외 주변 구성품들을 외부의 산화 및 부식으로부터 보호하기 위하여 그 외부를 감싼 봉지재(40)를 포함하며, 상기한 회로기판(20)의 비아홀(23 ; Via Hole)은 저면으로 노출되는 것을 특징으로 하는 반도체 패키지이다.
상기의 반도체 패키지를 마더보드(60 ; Mother Board)에 실장하기 위해서는 상기한 반도체 패키지가 실장되는 마더보드(60)에 상기 반도체 패키지의 비아홀(23)에 대응하도록 핀(61)을 형성하고, 상기한 핀(61)에 반도체 패키지의 비아홀(23)을 삽입시켜 실장하는 것이다.
이때, 상기한 핀(61)은 반도체 패키지의 비아홀(23)이 삽입되어 빠지지 않도록 비아홀(23)의 직경과 동일하거나, 약간 큰 직경을 갖는다. 또한, 상기 핀(61)에는 니켈(Ni), 금(Au), 팔라듐(Pd), 납(Pb), 알루미늄(Al) 또는 이들의 합금(Alloy)으로 코팅 처리된다.
이와 같이 구성된 본 발명의 반도체 패키지는 회로기판(20)의 일면에 솔더볼(5)이 융착되지 않음으로서 솔더볼(5)을 융착하기 위한 열을 가하는 공정이 생략됨으로서 열적스트레스를 받지 않아 반도체 패키지의 계면박리 및 휨 현상을 방지하여 신뢰성을 향상시킬 수 있는 것이다.
또한, 상기한 반도체 패키지는 비아홀(23)이 직접 저면으로 노출되어 마더보드(60)에 형성된 핀(61)에 삽입됨으로서, 입출력단자의 수를 증가시켜 집적도를 높일 수 있는 것이다. 즉, 일반적인 BGA 반도체 패키지에서 입출력 수단으로 사용되는 솔더볼(5)은 비아홀(23)의 중심에서 일측으로 어긋난 상태로 융착됨으로서 표면적을 많이 차지하였던 바, 본 발명은 이러한 솔더볼(5)을 융착하지 않고, 상기한 비아홀(23)을 마더보드(60)에 형성된 핀(61)에 직접 삽입하여 입출력 수단으로 사용함으로서 동일한 표면적에서 보다 많은 수의 입출력단자를 형성할 수 있어 고집적화할 수 있는 것이다.
이상의 설명에서와 같이 본 발명에 의한 반도체 패키지는 입출력 수단으로 사용되는 솔더볼을 패키지의 일면에 융착시키지 않고, 비아홀을 직접 저면으로 노출시켜 마더보드에 형성된 핀에 삽입하여 실장함으로서 솔더볼 융착을 위한 공정이 삭제되어 솔더볼 융착공정에서 발생되던 계면박리 및 휨 현상을 방지하여 신뢰성을 향상시키고, 입출력 단자를 증가하여 고집적화할 수 있는 효과가 있다.

Claims (2)

  1. 표면에 회로패턴(21)이 형성되고, 이 회로패턴(21)을 보호하도록 솔더마스크(22)가 코팅된 회로기판(20)과, 상기 회로기판(20)의 상명 중앙에 부착된 반도체칩(10)과, 상기 반도체칩(10)과 상기 회로기판(20)의 회로패턴(21)을 전기적으로 연결하여 신호를 전달하는 와이어(30)와, 상기 반도체칩(10)과 그 외 주변 구성품들을 외부의 산화 및 부식으로부터 보호하기 위하여 그 외부를 감싼 봉지재(40)를 포함하여서 된 반도체 패키지에 있어서, 상기 반도체 패키지의 회로기판(20)은 하부로 관통되는 비아홀(Via Hole)(23)을 저면으로 노출되도록 형성하되, 상기 비아홀(23)은 회로패턴(21)에 전기적으로 연결하는 한편, 상기 비아홀(23)에 대응하도록 마더보드(60)에 핀(61)을 형성하고, 이 핀(61)을 상기 회로기판(20)의 비아홀(23)이 삽입한 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기한 핀에는 니켈(Ni), 금(Au), 팔라듐(Pd), 납(Pb), 알루미늄(Al) 또는 이들의 합급(Alloy)로 이루어지는 군으로부터 선택되어 코팅 처리된 것을 특징으로 하는 반도체 패키지.
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* Cited by examiner, † Cited by third party
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KR930003303A (ko) * 1991-07-22 1993-02-24 오레그이 앨버 플래스틱 핀 그리드 어레이 패키지 제조방법

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