JP2699932B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2699932B2 JP2699932B2 JP7154845A JP15484595A JP2699932B2 JP 2699932 B2 JP2699932 B2 JP 2699932B2 JP 7154845 A JP7154845 A JP 7154845A JP 15484595 A JP15484595 A JP 15484595A JP 2699932 B2 JP2699932 B2 JP 2699932B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- solder
- mounting
- stud
- pins
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、外部端子である球状の
半田バンプがパッケージ底面に格子上に配置される表面
実装型のＢＧＡタイプの半導体装置に関する。
半田バンプがパッケージ底面に格子上に配置される表面
実装型のＢＧＡタイプの半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置には、高集積化に対応
した表面実装型のパッケージとして、ＬＣＣ（リードレ
スチップキャリア）、フラットパッケージ、ＰＧＡ（ピ
ングリッドアレイ）、ＢＧＡ（ボールグリッドアレイ）
などが知られている。これら表面実装型のパッケージの
うち、ＢＧＡタイプの半導体装置は、球状の半田バンプ
からなる多数の外部端子がパッケージ底面に格子状に配
置された形状をなしており、実装する基板にスルーホー
ルを形成する必要がないため、より高密度な実装が要求
される場合などで使用されている。ここでは、このＢＧ
Ａタイプの半導体装置を例にして従来の半導体装置につ
いて説明する。
した表面実装型のパッケージとして、ＬＣＣ（リードレ
スチップキャリア）、フラットパッケージ、ＰＧＡ（ピ
ングリッドアレイ）、ＢＧＡ（ボールグリッドアレイ）
などが知られている。これら表面実装型のパッケージの
うち、ＢＧＡタイプの半導体装置は、球状の半田バンプ
からなる多数の外部端子がパッケージ底面に格子状に配
置された形状をなしており、実装する基板にスルーホー
ルを形成する必要がないため、より高密度な実装が要求
される場合などで使用されている。ここでは、このＢＧ
Ａタイプの半導体装置を例にして従来の半導体装置につ
いて説明する。
【０００３】図４は従来の半導体装置の構成を示す断面
図である。また、図５は図４に示した半導体装置を基板
に実装したときの様子を示す図であり、同図（ａ）は半
田バンプの拡大断面図、同図（ｂ）は半田バンプがつぶ
れた様子を示す拡大断面図である。
図である。また、図５は図４に示した半導体装置を基板
に実装したときの様子を示す図であり、同図（ａ）は半
田バンプの拡大断面図、同図（ｂ）は半田バンプがつぶ
れた様子を示す拡大断面図である。
【０００４】図４において、ＢＧＡタイプの半導体装置
は、任意の機能を有する回路等が形成された半導体素子
１０１が絶縁基板１０２上にマウント材１０３によって
接着固定されている。絶縁基板１０２の上面には導電配
線１０６が形成され、半導体素子１０１上に設けられた
パッド（不図示）と絶縁基板１０２上の導電配線１０６
とがそれぞれボンディングワイヤ１０４によって電気的
に接続されている。また、ボンディングワイヤ１０４に
よって導電配線１０６と接続された半導体素子１０１は
モールド樹脂１０５によって封止されている。導電配線
１０６はそれぞれ絶縁基板１０２の上面から底面に渡っ
て形成されたスルーホール１０７に接続され、スルーホ
ール１０７を介して絶縁基板１０２の底面に導出されて
いる。絶縁基板１０２の底面に導出された導電配線１０
６は格子状に配置された外部端子用パッド１０８にそれ
ぞれ配線され、外部端子用パッド１０８には、あらかじ
め定められた径で加工された球状の半田バンプ１０９が
それぞれリフローによって融着されている。
は、任意の機能を有する回路等が形成された半導体素子
１０１が絶縁基板１０２上にマウント材１０３によって
接着固定されている。絶縁基板１０２の上面には導電配
線１０６が形成され、半導体素子１０１上に設けられた
パッド（不図示）と絶縁基板１０２上の導電配線１０６
とがそれぞれボンディングワイヤ１０４によって電気的
に接続されている。また、ボンディングワイヤ１０４に
よって導電配線１０６と接続された半導体素子１０１は
モールド樹脂１０５によって封止されている。導電配線
１０６はそれぞれ絶縁基板１０２の上面から底面に渡っ
て形成されたスルーホール１０７に接続され、スルーホ
ール１０７を介して絶縁基板１０２の底面に導出されて
いる。絶縁基板１０２の底面に導出された導電配線１０
６は格子状に配置された外部端子用パッド１０８にそれ
ぞれ配線され、外部端子用パッド１０８には、あらかじ
め定められた径で加工された球状の半田バンプ１０９が
それぞれリフローによって融着されている。
【０００５】ここで、スルーホール１０７は０．２〜
０．３ｍｍの径で形成され、そのランド径は０．４〜
０．５ｍｍで形成されている。また、半田バンプ１０９
には約０．７６ｍｍの直径で球状に加工された鉛錫共晶
半田が用いられ、銀の混入や鉛の割合の増減によって溶
解温度が１８３℃から２００℃の範囲に設定されてい
る。
０．３ｍｍの径で形成され、そのランド径は０．４〜
０．５ｍｍで形成されている。また、半田バンプ１０９
には約０．７６ｍｍの直径で球状に加工された鉛錫共晶
半田が用いられ、銀の混入や鉛の割合の増減によって溶
解温度が１８３℃から２００℃の範囲に設定されてい
る。
【０００６】このような構成において、従来のＢＧＡタ
イプの半導体装置を実装する際には、実装基板１１３上
の半導体装置の各半田バンプ１０９に対応する位置に、
それぞれ半田ペーストを印刷塗布して実装用パッド１１
２を形成し、その上に半導体装置をリフローによって実
装する。このとき、球状の半田バンプ１０９と実装用パ
ッド１１２とは互いに溶融して混ざり合い、図５（ａ）
に示すような形状となる。この接続部分の高さは実装用
パッド１１２の径や、供給する半田ペーストの量によっ
て、実装前の半田バンプ１０９の高さの約半分から３分
の２程度になる。また、半導体装置の重量の片寄り、あ
るいはリフロー時の振動、傾き、エアーの当たり具合等
によって半導体装置の取付け高さに片寄りが生じた場
合、接続部分は図５（ｂ）に示すように潰れた形状にな
る。
イプの半導体装置を実装する際には、実装基板１１３上
の半導体装置の各半田バンプ１０９に対応する位置に、
それぞれ半田ペーストを印刷塗布して実装用パッド１１
２を形成し、その上に半導体装置をリフローによって実
装する。このとき、球状の半田バンプ１０９と実装用パ
ッド１１２とは互いに溶融して混ざり合い、図５（ａ）
に示すような形状となる。この接続部分の高さは実装用
パッド１１２の径や、供給する半田ペーストの量によっ
て、実装前の半田バンプ１０９の高さの約半分から３分
の２程度になる。また、半導体装置の重量の片寄り、あ
るいはリフロー時の振動、傾き、エアーの当たり具合等
によって半導体装置の取付け高さに片寄りが生じた場
合、接続部分は図５（ｂ）に示すように潰れた形状にな
る。
【０００７】ここで、半導体装置が実装されて動作する
場合、半導体装置が発熱することによって実装基板１１
３と半導体装置との接続部分に熱膨張差による応力が働
く。この応力は接続部分が潰れる程大きくなり、実装基
板１１２や半導体装置との境界付近のくびれ１１４に集
中して働き、最悪の場合、接続部分が破断することがあ
る。特に、取付け高さに片寄りがある半導体装置の場
合、その端部やコーナー部では潰れが大きくなって応力
が集中し、破断が起こりやすい。
場合、半導体装置が発熱することによって実装基板１１
３と半導体装置との接続部分に熱膨張差による応力が働
く。この応力は接続部分が潰れる程大きくなり、実装基
板１１２や半導体装置との境界付近のくびれ１１４に集
中して働き、最悪の場合、接続部分が破断することがあ
る。特に、取付け高さに片寄りがある半導体装置の場
合、その端部やコーナー部では潰れが大きくなって応力
が集中し、破断が起こりやすい。
【０００８】これらの不具合を防止するため、一般に実
装基板１１２と半導体装置との熱膨張率を近づけて応力
が小さくなるように設計されるが、構成材料や構造の違
いから熱膨張率を等しくすることは困難である。したが
って、半導体装置の放熱特性を良くして温度上昇を抑え
たり、取付け高さを一定にして熱応力を小さくする等の
対策が採られている。
装基板１１２と半導体装置との熱膨張率を近づけて応力
が小さくなるように設計されるが、構成材料や構造の違
いから熱膨張率を等しくすることは困難である。したが
って、半導体装置の放熱特性を良くして温度上昇を抑え
たり、取付け高さを一定にして熱応力を小さくする等の
対策が採られている。
【０００９】そこで、これらの対策の具体的方法とし
て、図６に示すように絶縁基板２０２にスルーホール２
０７を設け、このスルーホール２０７に導体ピン２１０
を挿入して、導体ピン２１０を覆うように半田バンプ２
０９を形成する半導体装置が提案されている（特開昭６
３−２２９８４２号公報参照）。
て、図６に示すように絶縁基板２０２にスルーホール２
０７を設け、このスルーホール２０７に導体ピン２１０
を挿入して、導体ピン２１０を覆うように半田バンプ２
０９を形成する半導体装置が提案されている（特開昭６
３−２２９８４２号公報参照）。
【００１０】このような構成にすると、導体ピンをそれ
ぞれ実装基板に突き当てるように実装することで、実装
基板との間に片寄りのない一定幅の空間を設けることが
できるため、半導体装置の放熱特性が良好になり、半導
体装置と実装する基板との熱膨張差及び熱容量差による
応力が小さくなって接続不良が減少する。
ぞれ実装基板に突き当てるように実装することで、実装
基板との間に片寄りのない一定幅の空間を設けることが
できるため、半導体装置の放熱特性が良好になり、半導
体装置と実装する基板との熱膨張差及び熱容量差による
応力が小さくなって接続不良が減少する。
【００１１】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体装置では、スルーホールを形成するこ
とにより導体配線の実装面積に制約を受け、多ピン、狭
ピッチ化に対する設計に限界が生じていた。これは、半
導体素子を搭載した部位には導体ピンが配置できないこ
と、およびスルーホールの径がおよそ０．２〜０．５ｍ
ｍであることから、そのランドの径が０．５〜０．８ｍ
ｍになり、導体ピンの配置ピッチを１．２７ｍｍとする
と導体ピン間の配線本数が３本以下に制限されてしまう
ことによる。配線本数を増やすためには導体ピン径を小
さくする方法などが考えられるが、絶縁基板にスルーホ
ールを空けるためのドリル径も小さくなるためスルーホ
ール形成のコストが高くなって実用的でない。
うな従来の半導体装置では、スルーホールを形成するこ
とにより導体配線の実装面積に制約を受け、多ピン、狭
ピッチ化に対する設計に限界が生じていた。これは、半
導体素子を搭載した部位には導体ピンが配置できないこ
と、およびスルーホールの径がおよそ０．２〜０．５ｍ
ｍであることから、そのランドの径が０．５〜０．８ｍ
ｍになり、導体ピンの配置ピッチを１．２７ｍｍとする
と導体ピン間の配線本数が３本以下に制限されてしまう
ことによる。配線本数を増やすためには導体ピン径を小
さくする方法などが考えられるが、絶縁基板にスルーホ
ールを空けるためのドリル径も小さくなるためスルーホ
ール形成のコストが高くなって実用的でない。
【００１２】また、予めスルーホールに導体ピンを挿入
しておく必要があるため、モールド封入機で半導体素子
を封止する際に導体ピンが障害になり、自動機による封
止工程が複雑になっていた。さらに、封止する際に加え
る熱によって導体ピンを固定している半田の溶融や導体
ピンの酸化などの不具合が発生するため、モールド樹脂
による半導体素子の封止が困難であった。
しておく必要があるため、モールド封入機で半導体素子
を封止する際に導体ピンが障害になり、自動機による封
止工程が複雑になっていた。さらに、封止する際に加え
る熱によって導体ピンを固定している半田の溶融や導体
ピンの酸化などの不具合が発生するため、モールド樹脂
による半導体素子の封止が困難であった。
【００１３】また、ＢＧＡに使用される絶縁基板の厚さ
は０．３６ｍｍ、および０．５６ｍｍが主流であり、ス
ルーホールの内壁にメッキされた銅の厚さは十数μｍか
ら３０μｍと一定ではないため、導体ピンを絶縁基板に
垂直に固定することが難しく、ピンの取付け方向の安定
性が悪いという問題もあった。
は０．３６ｍｍ、および０．５６ｍｍが主流であり、ス
ルーホールの内壁にメッキされた銅の厚さは十数μｍか
ら３０μｍと一定ではないため、導体ピンを絶縁基板に
垂直に固定することが難しく、ピンの取付け方向の安定
性が悪いという問題もあった。
【００１４】さらに、実装した半導体装置を何等かの原
因で取り外す必要が生じた場合、導体ピンが半導体装置
の絶縁基板から抜け落ちてしまうため、再実装すること
が不可能であった。
因で取り外す必要が生じた場合、導体ピンが半導体装置
の絶縁基板から抜け落ちてしまうため、再実装すること
が不可能であった。
【００１５】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、実装時
の取付け高さを所望する値に維持することで接続部分に
対する応力を減らして取付け不良を防止し、かつ、再実
装することが可能なＢＧＡタイプの半導体装置を提供す
ることを目的とする。
る問題点を解決するためになされたものであり、実装時
の取付け高さを所望する値に維持することで接続部分に
対する応力を減らして取付け不良を防止し、かつ、再実
装することが可能なＢＧＡタイプの半導体装置を提供す
ることを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置は、スルーホールが形成された絶縁
基板を有する表面実装型の半導体装置において、前記絶
縁基板の他基板に対向する実装面で、かつ配線にて接続
される前記スルーホールと離れた位置に形成されたパッ
ドと、前記パッドのそれぞれに、前記実装面に対して直
角方向に固定された所定の長さを持つスタッドピンと、
前記スタッドピンを覆うように形成されたはんだバンプ
と、を有することを特徴とする。
本発明の半導体装置は、スルーホールが形成された絶縁
基板を有する表面実装型の半導体装置において、前記絶
縁基板の他基板に対向する実装面で、かつ配線にて接続
される前記スルーホールと離れた位置に形成されたパッ
ドと、前記パッドのそれぞれに、前記実装面に対して直
角方向に固定された所定の長さを持つスタッドピンと、
前記スタッドピンを覆うように形成されたはんだバンプ
と、を有することを特徴とする。
【００１７】このとき、前記スタッドピンは前記パッド
にはんだで固定され、前記スタッドピンを固定するはん
だの融点は、前記はんだバンプの融点よりも高くてもよ
く、前記スタッドピンを固定するはんだの融点は２２５
℃以上であることが望ましい。
にはんだで固定され、前記スタッドピンを固定するはん
だの融点は、前記はんだバンプの融点よりも高くてもよ
く、前記スタッドピンを固定するはんだの融点は２２５
℃以上であることが望ましい。
【００１８】
【作用】上記のように構成された本発明の半導体装置
は、半導体装置を実装基板上に実装する際、スタッドピ
ンが実装基板にそれぞれ突き当たるように実装される。
スタッドピンは、絶縁基板の実装面に対して直角方向に
予め定められた長さを持っているので、実装基板に対す
る半導体装置の取付け高さを片寄りのない一定の高さに
保持することができる。
は、半導体装置を実装基板上に実装する際、スタッドピ
ンが実装基板にそれぞれ突き当たるように実装される。
スタッドピンは、絶縁基板の実装面に対して直角方向に
予め定められた長さを持っているので、実装基板に対す
る半導体装置の取付け高さを片寄りのない一定の高さに
保持することができる。
【００１９】また、スタッドピンを固定するはんだの融
点を、はんだバンプの融点よりも高くすることで、半導
体装置を実装基板に実装する場合や実装した半導体装置
を取り外す場合に、スタッドピンを固定するはんだが溶
融することがない。したがって、スタッドピンが位置ず
れを起こしたり、絶縁基板から外れることがない。
点を、はんだバンプの融点よりも高くすることで、半導
体装置を実装基板に実装する場合や実装した半導体装置
を取り外す場合に、スタッドピンを固定するはんだが溶
融することがない。したがって、スタッドピンが位置ず
れを起こしたり、絶縁基板から外れることがない。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２１】図１は本発明の半導体装置の構成を示す図
であり、同図（ａ）は装置全体の断面図、同図（ｂ）は
半田バンプの拡大断面図である。また、図２は図１に示
した半導体装置を基板に実装したときの様子を示す要部
拡大断面図である。
であり、同図（ａ）は装置全体の断面図、同図（ｂ）は
半田バンプの拡大断面図である。また、図２は図１に示
した半導体装置を基板に実装したときの様子を示す要部
拡大断面図である。
【００２２】図１（ａ）において、絶縁基板２上には、
任意の機能を有する回路等が形成された半導体素子１が
マウント材３によって接着固定されている。絶縁基板２
の上面には導電配線６が形成され、半導体素子１上に設
けられたパッド（不図示）と絶縁基板２上の導電配線６
とがそれぞれボンディングワイヤ４によって電気的に接
続されている。また、ボンディングワイヤ４によって導
電配線６と接続された半導体素子１はモールド樹脂５に
よって封止されている。導電配線６はそれぞれ絶縁基板
２の上面から底面に渡って形成されたスルーホール７に
接続され、スルーホール７を介して絶縁基板２の底面に
導出されている。絶縁基板２の底面に導出された導電配
線６は格子状に配置された外部端子用パッド８にそれぞ
れ配線され、外部端子用パッド８には、それぞれ鉄−ニ
ッケル系合金、銅系合金、または鉛錫系合金によって製
造されたスタッドピン１０が半田によって固定されてい
る。スタッドピン１０は図１（ｂ）に示すように座面を
有した形状であり、この座面によって外部端子用パッド
８に対して直角方向に安定して固定される。
任意の機能を有する回路等が形成された半導体素子１が
マウント材３によって接着固定されている。絶縁基板２
の上面には導電配線６が形成され、半導体素子１上に設
けられたパッド（不図示）と絶縁基板２上の導電配線６
とがそれぞれボンディングワイヤ４によって電気的に接
続されている。また、ボンディングワイヤ４によって導
電配線６と接続された半導体素子１はモールド樹脂５に
よって封止されている。導電配線６はそれぞれ絶縁基板
２の上面から底面に渡って形成されたスルーホール７に
接続され、スルーホール７を介して絶縁基板２の底面に
導出されている。絶縁基板２の底面に導出された導電配
線６は格子状に配置された外部端子用パッド８にそれぞ
れ配線され、外部端子用パッド８には、それぞれ鉄−ニ
ッケル系合金、銅系合金、または鉛錫系合金によって製
造されたスタッドピン１０が半田によって固定されてい
る。スタッドピン１０は図１（ｂ）に示すように座面を
有した形状であり、この座面によって外部端子用パッド
８に対して直角方向に安定して固定される。
【００２３】また、スタッドピン１０には、球状の半田
バンプ９がそれぞれスタッドピン１０を覆うようにして
設けられており、スタッドピン１０の固定後に転写リフ
ローまたはディッピング等によって形成される。この球
状の半田バンプ９には鉛錫共晶半田が用いられ、銀の混
入や鉛の割合の増減によって溶融温度が１８３〜２００
℃の範囲に設定されている。
バンプ９がそれぞれスタッドピン１０を覆うようにして
設けられており、スタッドピン１０の固定後に転写リフ
ローまたはディッピング等によって形成される。この球
状の半田バンプ９には鉛錫共晶半田が用いられ、銀の混
入や鉛の割合の増減によって溶融温度が１８３〜２００
℃の範囲に設定されている。
【００２４】また、スタッドピン１０を取り付ける外部
端子用パッド８の直径は０．５〜０．８ｍｍであり、予
めニッケル、錫、または半田メッキ等がなされている。
この外部端子用パッド８にスタッドピン１０を取り付け
るための固定用半田１１には、半田バンプ９を形成する
ための半田よりも高い融点を持つ半田が選択され、一般
にリフローの温度が２２５度以下であることから、融点
が２２５度以上のものを用いている。
端子用パッド８の直径は０．５〜０．８ｍｍであり、予
めニッケル、錫、または半田メッキ等がなされている。
この外部端子用パッド８にスタッドピン１０を取り付け
るための固定用半田１１には、半田バンプ９を形成する
ための半田よりも高い融点を持つ半田が選択され、一般
にリフローの温度が２２５度以下であることから、融点
が２２５度以上のものを用いている。
【００２５】このような構成において、本実施例の半導
体装置を実装する場合、図２に示すようにスタッドピン
１０を実装基板１３の実装用パッド１２にそれぞれ突き
当てるようにして実装する。このとき、スタッドピン１
０の長さをそれぞれ同じにしておけば、実装後の半導体
装置の取付け高さを片寄りのない一定の高さに保持する
ことができる。したがって、半導体装置の放熱特性が向
上し、半導体装置と実装基板１３との接続部分にかかる
応力を軽減させることができるため、接続不良が低減し
て半導体装置の信頼性が向上する。また、スタッドピン
１０を使用することにより従来例のような導体ピンを取
り付けるためのスルーホールが不要になるため、高密度
の配線が可能になる。
体装置を実装する場合、図２に示すようにスタッドピン
１０を実装基板１３の実装用パッド１２にそれぞれ突き
当てるようにして実装する。このとき、スタッドピン１
０の長さをそれぞれ同じにしておけば、実装後の半導体
装置の取付け高さを片寄りのない一定の高さに保持する
ことができる。したがって、半導体装置の放熱特性が向
上し、半導体装置と実装基板１３との接続部分にかかる
応力を軽減させることができるため、接続不良が低減し
て半導体装置の信頼性が向上する。また、スタッドピン
１０を使用することにより従来例のような導体ピンを取
り付けるためのスルーホールが不要になるため、高密度
の配線が可能になる。
【００２６】さらに、スタッドピン１０を取り付けてい
る固定用半田１１の融点が半田バンプ９の融点よりも高
いため、半導体装置を実装する場合や実装した半導体装
置を取り外す場合に固定用半田１１が溶融することな
い。よって、スタッドピン１０の位置ずれや絶縁基板２
からの脱落がなくなる。半田バンプ９の一部は半導体装
置を取り外す際に実装用パッド１２にとられてしまうた
め、元の形状を留めておくことは困難であるが、スタッ
ドピン１０がそのまま残っているため、スタッドピン１
０に半田を補充することで半導体装置の再実装が可能に
なる。
る固定用半田１１の融点が半田バンプ９の融点よりも高
いため、半導体装置を実装する場合や実装した半導体装
置を取り外す場合に固定用半田１１が溶融することな
い。よって、スタッドピン１０の位置ずれや絶縁基板２
からの脱落がなくなる。半田バンプ９の一部は半導体装
置を取り外す際に実装用パッド１２にとられてしまうた
め、元の形状を留めておくことは困難であるが、スタッ
ドピン１０がそのまま残っているため、スタッドピン１
０に半田を補充することで半導体装置の再実装が可能に
なる。
【００２７】なお、スタッドピンの形状は絶縁基板に固
定する際の姿勢を安定させるために座面を有しているの
が好ましく、図１（ｂ）に示した形状の他に図３（ａ）
に示すような長いピンを有したスタッドピン２０、図３
（ｂ）に示すような略円錐形状のスタッドピン３０、ま
たは図３（ｃ）に示すような糸車形状のスタッドピン３
０などを用いてもよい。
定する際の姿勢を安定させるために座面を有しているの
が好ましく、図１（ｂ）に示した形状の他に図３（ａ）
に示すような長いピンを有したスタッドピン２０、図３
（ｂ）に示すような略円錐形状のスタッドピン３０、ま
たは図３（ｃ）に示すような糸車形状のスタッドピン３
０などを用いてもよい。
【００２８】また、本実施例ではＢＧＡを例にして説明
したが、ＢＧＡに限らず、リード付き当てタイプのバッ
トリードＰＧＡ（以下Ｂ／ＬＰＧＡと称す）タイプにも
適用することができる。Ｂ／ＬＰＧＡは直径が０．２ｍ
ｍ、長さが２ｍｍ程度の鉄ニッケル系合金、または銅合
金からなるリードピンがパッケージ底面に格子状に配列
されたものである。リードピンには一般に金または半田
がメッキされており、実装する際には、実装後の接続部
分の強度や信頼性を増すため、予備半田を行ってから実
装される。ここで、リードピンに予備半田からなる半田
バンプを設け、リードピンの取り付けを融点の高い半田
で行えば上記ＢＧＡと同様の効果を得ることができる。
したが、ＢＧＡに限らず、リード付き当てタイプのバッ
トリードＰＧＡ（以下Ｂ／ＬＰＧＡと称す）タイプにも
適用することができる。Ｂ／ＬＰＧＡは直径が０．２ｍ
ｍ、長さが２ｍｍ程度の鉄ニッケル系合金、または銅合
金からなるリードピンがパッケージ底面に格子状に配列
されたものである。リードピンには一般に金または半田
がメッキされており、実装する際には、実装後の接続部
分の強度や信頼性を増すため、予備半田を行ってから実
装される。ここで、リードピンに予備半田からなる半田
バンプを設け、リードピンの取り付けを融点の高い半田
で行えば上記ＢＧＡと同様の効果を得ることができる。
【００２９】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載する効果を奏する。
ているので、以下に記載する効果を奏する。
【００３０】請求項１に記載のものにおいては、半導体
装置に、絶縁基板の他基板に対向する実装面で、かつ配
線にて接続されるスルーホールと離れた位置に形成され
たパッドと、パッドのそれぞれに、実装面に対して直角
方向に固定された所定の長さを持つスタッドピンと、ス
タッドピンを覆うように形成されたはんだバンプとを有
することで、実装基板に実装した半導体装置の取付け高
さを片寄りのない一定の高さに保持することができる。
したがって、半導体装置の放熱特性が向上し、半導体装
置と実装基板との接続部分にかかる応力を軽減させるこ
とができるため、接続不良が低減して信頼性が向上す
る。また、導体ピンを取り付けるためのスルーホールが
不要になるため、高密度の配線が可能になる。
装置に、絶縁基板の他基板に対向する実装面で、かつ配
線にて接続されるスルーホールと離れた位置に形成され
たパッドと、パッドのそれぞれに、実装面に対して直角
方向に固定された所定の長さを持つスタッドピンと、ス
タッドピンを覆うように形成されたはんだバンプとを有
することで、実装基板に実装した半導体装置の取付け高
さを片寄りのない一定の高さに保持することができる。
したがって、半導体装置の放熱特性が向上し、半導体装
置と実装基板との接続部分にかかる応力を軽減させるこ
とができるため、接続不良が低減して信頼性が向上す
る。また、導体ピンを取り付けるためのスルーホールが
不要になるため、高密度の配線が可能になる。
【００３１】請求項２および３に記載のものにおいて
は、スタッドピンを固定するはんだの融点をはんだバン
プの融点よりも高くすることで、半導体装置を実装する
場合や実装した半導体装置を取り外す場合にスタッドピ
ンが位置ずれを起こしたり、絶縁基板から外れることが
ない。したがって、半導体装置を取り外してもスタッド
ピンがそのまま残っているため、スタッドピンに半田を
補充することで半導体装置の再実装が可能になる。特
に、請求項３のものにおいては、はんだバンプをリフロ
ーで形成することができる。
は、スタッドピンを固定するはんだの融点をはんだバン
プの融点よりも高くすることで、半導体装置を実装する
場合や実装した半導体装置を取り外す場合にスタッドピ
ンが位置ずれを起こしたり、絶縁基板から外れることが
ない。したがって、半導体装置を取り外してもスタッド
ピンがそのまま残っているため、スタッドピンに半田を
補充することで半導体装置の再実装が可能になる。特
に、請求項３のものにおいては、はんだバンプをリフロ
ーで形成することができる。
【図１】本発明の半導体装置の構成を示す図であり、同
図（ａ）は装置全体の断面図、同図（ｂ）は半田バンプ
の拡大断面図である。
図（ａ）は装置全体の断面図、同図（ｂ）は半田バンプ
の拡大断面図である。
【図２】図１に示した半導体装置を基板に実装したとき
の様子を示す要部拡大断面図である。
の様子を示す要部拡大断面図である。
【図３】本発明の半導体装置で使用するスタッドピンの
形状例を示した拡大断面図である。
形状例を示した拡大断面図である。
【図４】従来の半導体装置の構成を示す断面図である。
【図５】図４に示した半導体装置を基板に実装したとき
の様子を示す図であり、同図（ａ）は半田バンプの拡大
断面図、同図（ｂ）は半田バンプがつぶれた様子を示す
拡大断面図である。
の様子を示す図であり、同図（ａ）は半田バンプの拡大
断面図、同図（ｂ）は半田バンプがつぶれた様子を示す
拡大断面図である。
【図６】従来の熱応力を小さくする対策が採られた半導
体装置の構成を示す断面図である。
体装置の構成を示す断面図である。
１ 半導体素子 ２ 絶縁基板 ３ マウント材 ４ ボンディングワイヤ ５ モールド樹脂 ６ 導電配線 ７ スルーホール ８ 外部端子用パッド ９ 半田バンプ １０、２０、３０、４０ スタッドピン １１ 固定用ハンダ １２ 実装用パッド １３ 実装基板
Claims (3)
- 【請求項１】 スルーホールが形成された絶縁基板を有
する表面実装型の半導体装置において、 前記絶縁基板の他基板に対向する実装面で、かつ配線に
て接続される前記スルーホールと離れた位置に形成され
たパッドと、 前記パッドのそれぞれに、前記実装面に対して直角方向
に固定された所定の長さを持つスタッドピンと、 前記スタッドピンを覆うように形成されたはんだバンプ
と、 を有する ことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記スタッドピンは前記パッドにはんだで固定され、前
記スタッドピンを固定するはんだの融点は、前記はんだ
バンプの融点よりも高いことを特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、 前記スタッドピンを固定するはんだの融点は２２５℃以
上であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7154845A JP2699932B2 (ja) | 1995-06-21 | 1995-06-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7154845A JP2699932B2 (ja) | 1995-06-21 | 1995-06-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098168A JPH098168A (ja) | 1997-01-10 |
| JP2699932B2 true JP2699932B2 (ja) | 1998-01-19 |
Family
ID=15593160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7154845A Expired - Lifetime JP2699932B2 (ja) | 1995-06-21 | 1995-06-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699932B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103779286A (zh) * | 2014-01-26 | 2014-05-07 | 清华大学 | 一种封装结构、封装方法及在封装方法中使用的模板 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990051221A (ko) * | 1997-12-19 | 1999-07-05 | 김영환 | 볼 그리드 어레이 패키지의 솔더 볼 형성방법 |
| JP5238380B2 (ja) * | 2008-07-07 | 2013-07-17 | 本田技研工業株式会社 | 電源装置のハンダ接合構造およびその接合方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0777243B2 (ja) * | 1987-03-19 | 1995-08-16 | イビデン株式会社 | 表面実装用パツケ−ジ |
| JPH02102738U (ja) * | 1989-01-31 | 1990-08-15 | ||
| JP3432552B2 (ja) * | 1993-11-04 | 2003-08-04 | イビデン株式会社 | 窒化アルミニウム多層基板 |
-
1995
- 1995-06-21 JP JP7154845A patent/JP2699932B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103779286A (zh) * | 2014-01-26 | 2014-05-07 | 清华大学 | 一种封装结构、封装方法及在封装方法中使用的模板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH098168A (ja) | 1997-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0863548B1 (en) | Mounting assembly of integrated circuit device and method for production thereof | |
| US7408255B2 (en) | Assembly for stacked BGA packages | |
| US6414849B1 (en) | Low stress and low profile cavity down flip chip and wire bond BGA package | |
| US7042073B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6229711B1 (en) | Flip-chip mount board and flip-chip mount structure with improved mounting reliability | |
| US7928557B2 (en) | Stacked package and method for manufacturing the package | |
| US8810016B2 (en) | Semiconductor device, substrate and semiconductor device manufacturing method | |
| US6201707B1 (en) | Wiring substrate used for a resin-sealing type semiconductor device and a resin-sealing type semiconductor device structure using such a wiring substrate | |
| US20080043447A1 (en) | Semiconductor package having laser-embedded terminals | |
| US5841198A (en) | Ball grid array package employing solid core solder balls | |
| US7068520B2 (en) | Circuit board made of resin with pin | |
| JP2699932B2 (ja) | 半導体装置 | |
| JPH0563138A (ja) | 半導体集積回路装置 | |
| JP3370842B2 (ja) | 半導体装置の実装構造 | |
| JPS6110299A (ja) | 集積回路実装構造 | |
| US6963129B1 (en) | Multi-chip package having a contiguous heat spreader assembly | |
| JP2000261110A (ja) | プリント配線基板およびこれを用いた半導体実装装置 | |
| JPS63229842A (ja) | 表面実装用パツケ−ジ | |
| JP3563170B2 (ja) | 半導体装置の製造方法 | |
| JP3600138B2 (ja) | 半導体装置 | |
| JP2001044326A (ja) | 半導体装置およびその製造方法 | |
| JP3063733B2 (ja) | 半導体パッケージ | |
| JP2001102492A (ja) | 配線基板およびその実装構造 | |
| JPH10150074A (ja) | 半導体装置 | |
| JPH02294056A (ja) | 半導体装置 |