JPH10150074A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH10150074A JPH10150074A JP32120396A JP32120396A JPH10150074A JP H10150074 A JPH10150074 A JP H10150074A JP 32120396 A JP32120396 A JP 32120396A JP 32120396 A JP32120396 A JP 32120396A JP H10150074 A JPH10150074 A JP H10150074A
- Authority
- JP
- Japan
- Prior art keywords
- conductive
- solder
- wiring board
- terminal
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
- H05K3/3463—Solder compositions in relation to features of the printed circuit board or the mounting process
Abstract
(57)【要約】
【課題】 配線基板及び実装基板の大型化によって発生
する反りがもたらす未接続バンプの発生を防止するこ
と。 【解決手段】 半導体チップ１は多くの回路素子が集積
形成されたもので、樹脂２はトランスファーモールド法
によってエポキシ樹脂等を成形したものである。また、
ボンディングワイヤ３は半導体チップ１の端子と導電部
４を導通させる中間導電体である。配線基板５及び実装
基板９の大型化によって生じる反りに対して、基板間の
距離が最も近い部分には、高融点の導電材料に、半田等
の付着性に優れた導電材料を導電層として付着させた導
電球６を配線基板５の導電部４に固着しておき、その他
の導電部４には適切な量の半田をそのまま端子とした半
田端子（バンプ）７を固着させる。この時、配線基板５
の導電部４に固着させておく導電球６は、（ａ）凸面の
組み合わせの反りの場合は中央に３〜４個を配置、
（ｂ）凹面の組み合わせの反りの場合は四方の角に３〜
４個を配置する。
する反りがもたらす未接続バンプの発生を防止するこ
と。 【解決手段】 半導体チップ１は多くの回路素子が集積
形成されたもので、樹脂２はトランスファーモールド法
によってエポキシ樹脂等を成形したものである。また、
ボンディングワイヤ３は半導体チップ１の端子と導電部
４を導通させる中間導電体である。配線基板５及び実装
基板９の大型化によって生じる反りに対して、基板間の
距離が最も近い部分には、高融点の導電材料に、半田等
の付着性に優れた導電材料を導電層として付着させた導
電球６を配線基板５の導電部４に固着しておき、その他
の導電部４には適切な量の半田をそのまま端子とした半
田端子（バンプ）７を固着させる。この時、配線基板５
の導電部４に固着させておく導電球６は、（ａ）凸面の
組み合わせの反りの場合は中央に３〜４個を配置、
（ｂ）凹面の組み合わせの反りの場合は四方の角に３〜
４個を配置する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
もので、特に半導体チップの表面に形成された複数の端
子を導電体（球）を通じて実装基板の導電部に導通する
半導体装置に適用して有効な技術に関する。
もので、特に半導体チップの表面に形成された複数の端
子を導電体（球）を通じて実装基板の導電部に導通する
半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】従来技術としては、図３に示すように、
特開平８−１１５９９７号公報の半導体装置がある。
特開平８−１１５９９７号公報の半導体装置がある。
【０００３】図３において、表面実装型のＬＳＩにおい
てリードの代わりに導電球１６を用いＢＧＡ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ）構造をとるものがある。この
ＢＧＡ構造は、表面実装型のＬＳＩにおいて、リードの
代わりに球状の導電球（半田端子）を用いるようにした
ものであり、この導電球は複数個がパッケージの裏面に
格子状に配置されている。
てリードの代わりに導電球１６を用いＢＧＡ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ）構造をとるものがある。この
ＢＧＡ構造は、表面実装型のＬＳＩにおいて、リードの
代わりに球状の導電球（半田端子）を用いるようにした
ものであり、この導電球は複数個がパッケージの裏面に
格子状に配置されている。
【０００４】前記の導電球１６は、実装基板の軟化点よ
り高融点で球径を均一に加工された導電材料（Ｃｕ系，
Ｆｅ系）が用いられ、半田を始めとしてＳｎ，Ａｕ，Ａ
ｇ等の導電材料を付着してパッケージ裏面の導電部１３
に複数個が格子状に固着される。このＢＧＡ構造のパッ
ケージは、以前より用いられているＱＦＰ（ＱｕａｄＦ
ｌａｔ Ｐａｃｋａｇｅ）に比較して、高集積化された
場合のピンピッチを小さくでき、同じピン数の場合には
パッケージの面積を小さくできる。
り高融点で球径を均一に加工された導電材料（Ｃｕ系，
Ｆｅ系）が用いられ、半田を始めとしてＳｎ，Ａｕ，Ａ
ｇ等の導電材料を付着してパッケージ裏面の導電部１３
に複数個が格子状に固着される。このＢＧＡ構造のパッ
ケージは、以前より用いられているＱＦＰ（ＱｕａｄＦ
ｌａｔ Ｐａｃｋａｇｅ）に比較して、高集積化された
場合のピンピッチを小さくでき、同じピン数の場合には
パッケージの面積を小さくできる。
【０００５】つまり、このパッケージにおいては表面に
複数の端子が形成された半導体チップ１０は配線基板１
５に固着されると共に、複数の端子はボンディングワイ
ヤ１２を通じて配線基板１５の導電部１３に導通されて
いる。また、この導電部１３はスルーホールを介して配
線基板裏面に延長され、この裏面においてその導電部１
３に導電球であるバンプ（半田端子）が固着されてい
る。
複数の端子が形成された半導体チップ１０は配線基板１
５に固着されると共に、複数の端子はボンディングワイ
ヤ１２を通じて配線基板１５の導電部１３に導通されて
いる。また、この導電部１３はスルーホールを介して配
線基板裏面に延長され、この裏面においてその導電部１
３に導電球であるバンプ（半田端子）が固着されてい
る。
【０００６】図４は、図３における配線基板と導電球及
び実装基板との関係を説明する図である。図４におい
て、配線基板１７の裏面に形成される複数この導電球１
８（バンプ）は実装時のリフロー処理による変形、未接
続バンプ、ブリッジ不良の発生等を防ぐため、実装基板
１９の軟化点より高融点の導電材料（Ｃｕ系，Ｆｅ系）
が球径を均一に加工されて使用している。
び実装基板との関係を説明する図である。図４におい
て、配線基板１７の裏面に形成される複数この導電球１
８（バンプ）は実装時のリフロー処理による変形、未接
続バンプ、ブリッジ不良の発生等を防ぐため、実装基板
１９の軟化点より高融点の導電材料（Ｃｕ系，Ｆｅ系）
が球径を均一に加工されて使用している。
【０００７】
【発明が解決しようとする課題】図４において、配線基
板１７及び実装基板１９の大型化による反りが生じた場
合、配線基板１７と実装基板１９の面が最も近い位置で
導電球１８は接続されるが、周辺の導電球１８は未接続
となってしまう場合、また、その逆の場合がある。これ
は導電球１８がリフローによって溶融変形しないため、
導電層のみでは隙間を埋めることができないからであ
る。
板１７及び実装基板１９の大型化による反りが生じた場
合、配線基板１７と実装基板１９の面が最も近い位置で
導電球１８は接続されるが、周辺の導電球１８は未接続
となってしまう場合、また、その逆の場合がある。これ
は導電球１８がリフローによって溶融変形しないため、
導電層のみでは隙間を埋めることができないからであ
る。
【０００８】
【課題を解決するための手段】本発明は従来技術の配線
基板と実装基板とが未接続となる部分があるという課題
を有利に解決するものであって、半導体チップが、絶縁
材料からなる配線基板に固着され、前記半導体チップの
複数の端子を中間導電体を通じて配線基板の導電部に導
通し、この導電部をさらに導電球を通じて実装基板の導
電部に導通させる半導体装置において、前記導電球は実
装基板の軟化点より高融点の導電材料が球径を均一に加
工され、表面に導電層が付着されたものと半田をそのま
ま端子としたもの（バンプ）が用いられ、ＢＧＡ構造を
構成するように格子状に配置された構成を有するもので
あり、また、配線基板と実装基板間の距離が最接近部分
には、半田等の付着性に優れた導電材料を導電層として
付着させた高融点の導電材料からなる導電球を配線基板
の導電部に固着し、その他の導電部には適量の半田自体
を端子とした半田端子を固着させた構成を有するもので
ある。
基板と実装基板とが未接続となる部分があるという課題
を有利に解決するものであって、半導体チップが、絶縁
材料からなる配線基板に固着され、前記半導体チップの
複数の端子を中間導電体を通じて配線基板の導電部に導
通し、この導電部をさらに導電球を通じて実装基板の導
電部に導通させる半導体装置において、前記導電球は実
装基板の軟化点より高融点の導電材料が球径を均一に加
工され、表面に導電層が付着されたものと半田をそのま
ま端子としたもの（バンプ）が用いられ、ＢＧＡ構造を
構成するように格子状に配置された構成を有するもので
あり、また、配線基板と実装基板間の距離が最接近部分
には、半田等の付着性に優れた導電材料を導電層として
付着させた高融点の導電材料からなる導電球を配線基板
の導電部に固着し、その他の導電部には適量の半田自体
を端子とした半田端子を固着させた構成を有するもので
ある。
【０００９】これらの構成を有することにより、実装時
溶融しない導電球と、半田をそのまま端子として使用す
る半田端子（バンプ）が実装基板との導通に用いられる
ことにより、配線基板及び実装基板の大型化によって発
生する反りがもたらす未接続バンプの発生を防止するこ
とができる。
溶融しない導電球と、半田をそのまま端子として使用す
る半田端子（バンプ）が実装基板との導通に用いられる
ことにより、配線基板及び実装基板の大型化によって発
生する反りがもたらす未接続バンプの発生を防止するこ
とができる。
【００１０】
【発明の実施の形態】以下、図面に基づいて本発明を説
明する。図１は本発明の半導体装置を示す一実施の形態
を示す図である。半導体チップ１は多くの回路素子が集
積形成されたもので、樹脂２はトランスファーモールド
法によってエポキシ樹脂等を成形したものである。ま
た、ボンディングワイヤ３は半導体チップ１の端子と導
電部４を導通させる中間導電体である。また、図２は、
図１における配線基板と導電球及び実装基板との関係を
説明する図である。
明する。図１は本発明の半導体装置を示す一実施の形態
を示す図である。半導体チップ１は多くの回路素子が集
積形成されたもので、樹脂２はトランスファーモールド
法によってエポキシ樹脂等を成形したものである。ま
た、ボンディングワイヤ３は半導体チップ１の端子と導
電部４を導通させる中間導電体である。また、図２は、
図１における配線基板と導電球及び実装基板との関係を
説明する図である。
【００１１】図１，２において、配線基板５及び実装基
板９の大型化によって生じる反りに対して、基板間の距
離が最も近い部分には、高融点の導電材料に、半田等の
付着性に優れた導電材料を導電層として付着させた導電
球６を配線基板５の導電部４に固着しておき、その他の
導電部４には適切な量の半田をそのまま端子とした半田
端子（バンプ）７を固着させる。この時、配線基板５の
導電部４に固着させておく導電球６は、（ａ）凸面の組
み合わせの反りの場合は中央に３〜４個を配置、（ｂ）
凹面の組み合わせの反りの場合は四方の角に３〜４個を
配置する。高融点の導電材料（Ｃｕ系，Ｆｅ系）はリフ
ロー処理の時溶融することはないが、半田端子は容易に
溶融するため多少の変形が可能で、半田が量的に問題な
ければ確実に接続することができる。
板９の大型化によって生じる反りに対して、基板間の距
離が最も近い部分には、高融点の導電材料に、半田等の
付着性に優れた導電材料を導電層として付着させた導電
球６を配線基板５の導電部４に固着しておき、その他の
導電部４には適切な量の半田をそのまま端子とした半田
端子（バンプ）７を固着させる。この時、配線基板５の
導電部４に固着させておく導電球６は、（ａ）凸面の組
み合わせの反りの場合は中央に３〜４個を配置、（ｂ）
凹面の組み合わせの反りの場合は四方の角に３〜４個を
配置する。高融点の導電材料（Ｃｕ系，Ｆｅ系）はリフ
ロー処理の時溶融することはないが、半田端子は容易に
溶融するため多少の変形が可能で、半田が量的に問題な
ければ確実に接続することができる。
【００１２】このように、基板の中心部または四方の角
に高融点の導電球６を用いることによって基板の位置決
めを確実に行い、また実装強度も信頼性が高くなること
が考えられる。実際に実装される時は、平行な押さえ治
具が用いられ基板の反りが強制されて接続しリフロー処
理されるが、その後中心部または四方の角以外の基板部
分は元の状態に戻ろうとするので、基板間の距離の変化
にある程度対応して変化できる半田端子７を用いること
は未接続バンプの発生を防ぐことになる。
に高融点の導電球６を用いることによって基板の位置決
めを確実に行い、また実装強度も信頼性が高くなること
が考えられる。実際に実装される時は、平行な押さえ治
具が用いられ基板の反りが強制されて接続しリフロー処
理されるが、その後中心部または四方の角以外の基板部
分は元の状態に戻ろうとするので、基板間の距離の変化
にある程度対応して変化できる半田端子７を用いること
は未接続バンプの発生を防ぐことになる。
【００１３】
【発明の効果】本願の請求項１，２記載の発明によれ
ば、高融点の導電材料と、半田端子（バンプ）を導電球
として用いることにより、基板の反りによる未接続バン
プの発生を防ぐことができ、また反りを強制するのでは
なく自由にしたままなので接続部分にも余計な負荷がか
からず、寿命の長い半導体装置を作ることができる。
ば、高融点の導電材料と、半田端子（バンプ）を導電球
として用いることにより、基板の反りによる未接続バン
プの発生を防ぐことができ、また反りを強制するのでは
なく自由にしたままなので接続部分にも余計な負荷がか
からず、寿命の長い半導体装置を作ることができる。
【図１】本発明の半導体装置を示す一実施の形態を示す
図である。
図である。
【図２】図１における配線基板と導電球及び実装基板と
の関係を説明する図である。
の関係を説明する図である。
【図３】従来例を示す図である。
【図４】図３における配線基板と導電球及び実装基板と
の関係を説明する図である。
の関係を説明する図である。
１ 半導体チップ ２ 樹脂 ３ ボンディングワイヤ ４ 導電部 ５ 配線基板 ６ 導電球 ７ 半田端子
Claims (2)
- 【請求項１】 半導体チップが、絶縁材料からなる配線
基板に固着され、前記半導体チップの複数の端子を中間
導電体を通じて配線基板の導電部に導通し、この導電部
をさらに導電球を通じて実装基板の導電部に導通させる
半導体装置において、 前記導電球は実装基板の軟化点より高融点の導電材料が
球径を均一に加工され、表面に導電層が付着されたもの
と、半田をそのまま端子としたもの（バンプ）が用いら
れ、ＢＧＡ構造を構成するように格子状に配置されたこ
とを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、配
線基板と実装基板間の距離が最接近部分には、半田等の
付着性に優れた導電材料を導電層として付着させた高融
点の導電材料からなる導電球を配線基板の導電部に固着
し、その他の導電部には適量の半田自体を端子とした半
田端子を固着させたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32120396A JPH10150074A (ja) | 1996-11-18 | 1996-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32120396A JPH10150074A (ja) | 1996-11-18 | 1996-11-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10150074A true JPH10150074A (ja) | 1998-06-02 |
Family
ID=18129953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32120396A Pending JPH10150074A (ja) | 1996-11-18 | 1996-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10150074A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2795285A1 (fr) * | 1999-06-17 | 2000-12-22 | Nec Corp | Structure de montage d'un dispositif a circuit integer ayant un effet eleve d'amortissement de contrainte et une fiabilite elevee de connexion par soudure, et procede de montage de ce dernier |
| WO2001020660A1 (fr) * | 1999-09-09 | 2001-03-22 | Fujitsu Limited | Procede de montage de dispositifs optiques et electriques, et structure de montage |
-
1996
- 1996-11-18 JP JP32120396A patent/JPH10150074A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2795285A1 (fr) * | 1999-06-17 | 2000-12-22 | Nec Corp | Structure de montage d'un dispositif a circuit integer ayant un effet eleve d'amortissement de contrainte et une fiabilite elevee de connexion par soudure, et procede de montage de ce dernier |
| WO2001020660A1 (fr) * | 1999-09-09 | 2001-03-22 | Fujitsu Limited | Procede de montage de dispositifs optiques et electriques, et structure de montage |
| US6667550B2 (en) | 1999-09-09 | 2003-12-23 | Fujitsu Limited | Installation structure and method for optical parts and electric parts |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6610591B1 (en) | Methods of ball grid array | |
| US6208025B1 (en) | Microelectronic component with rigid interposer | |
| US6391681B1 (en) | Semiconductor component having selected terminal contacts with multiple electrical paths | |
| JP2000022027A (ja) | 半導体装置、その製造方法およびパッケージ用基板 | |
| US5841198A (en) | Ball grid array package employing solid core solder balls | |
| WO2004112129A1 (ja) | 電子装置 | |
| US20070130554A1 (en) | Integrated Circuit With Dual Electrical Attachment Pad Configuration | |
| US6543676B2 (en) | Pin attachment by a surface mounting method for fabricating organic pin grid array packages | |
| US20030025201A1 (en) | Integrated circuit chip with little possibility of becoming damaged and structure for mounting the same | |
| US6509634B1 (en) | Chip mounting structure having adhesive conductor | |
| JPH08250835A (ja) | 金属バンプを有するｌｓｉパッケージの実装方法 | |
| JP4042539B2 (ja) | Ｃｓｐ接続方法 | |
| JPH10150074A (ja) | 半導体装置 | |
| JP3397725B2 (ja) | 半導体装置、その製造方法及び半導体素子実装用テープの製造方法 | |
| JP2000124348A (ja) | Ｖｌｓｉパッケージ | |
| JP2699932B2 (ja) | 半導体装置 | |
| JP2000133680A (ja) | 面実装用接合部材 | |
| JPH06268141A (ja) | 電子回路装置の実装方法 | |
| JP3600138B2 (ja) | 半導体装置 | |
| KR101182077B1 (ko) | 반도체 패키지에서의 충격 저항의 향상 | |
| JP3780088B2 (ja) | 電子部品の面実装用接合部材 | |
| JPH11224915A (ja) | 半導体接続用基板 | |
| JPH08115997A (ja) | 半導体装置及びその製造方法 | |
| JP3647665B2 (ja) | 半導体装置の製造方法 | |
| TWI393192B (zh) | 晶片封裝結構製程 |