KR20010076412A - 반도체 구조의 구리 금속화에 적합한 아키텍처 및 와이어본딩 방법 - Google Patents

반도체 구조의 구리 금속화에 적합한 아키텍처 및 와이어본딩 방법 Download PDF

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치티페디세일러시
멀천트세일러시멘신
로이프라딥커머
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루센트 테크놀러지스 인크
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    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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Abstract

본 발명은, 집적 회로들에 연결되는 Cu 상호 연결부를 갖는 외부 연결부들에 와이어 본딩 및 제어 컬랩스 칩 연결(Controlled Collapse Chip Connection) 기술들을 사용할 수 있는 구조 및 방법에 관한 것이다.
집적 회로를 연결하기 위한 구조는 Cu를 주로 포함하는 도전체의 제 1 세그먼트를 갖는다. 도전체 세그먼트는 집적 회로 구조상에 형성되고, 전기적인 연결을 위한 접촉 영역을 포함한다. 도전성 장벽층은 접촉 영역으로부터 다른 도전체 재료까지 Cu 원자들의 이동을 완화시키기 위해 접촉 영역 주위에 형성된다. 도전성 접촉층은, 장벽층이 접촉 영역과 접촉층 사이에 배치되도록 장벽층 주위에 형성된다. 이 구조에서, 본드 와이어는 주로 Au를 포함하며, 장벽층을 통해 본딩 패드에 전기적인 연결을 제공하기 위해 도전성 층에 기계적으로 연결될 수 있다. 본 발명의 바람직한 실시예에 따라, 도전성 접촉층은 Al 본드 패드이며, 장벽층은 내화성 금속 또는 내화성 금속의 화합물이다.
집적 회로 구조의 구리를 포함하는 상호 연결부의 상부 레벨과 외부 접촉부사이에 연결부를 형성하기 위한 방법은 제 1 상부 레벨의 부분과 전기적으로 연결하는 도전성 장벽층을 형성하는 단계와, 장벽층과 전기적으로 연결하는 도전성 접촉층을 형성하는 단계를 포함한다. 바람직한 실시예에서, 도전성 접촉층은 Al을 주로 포함하며, Au를 주로 포함하는 도전성 재료는 도전성 접촉층과 외부 접촉층 사이의 전기적인 연결을 위해 배치된다.

Description

반도체 구조의 구리 금속화에 적합한 아키텍처 및 와이어 본딩 방법{Wire bonding technique and architecture suitable for copper metallization in semiconductor structures}
발명의 분야
본 발명은 집적 회로, 특히, 집적 회로 다이(die) 상의 구리 상호 연결 구조를 외부 도전성 접촉부에 본딩하는 방법에 관한 것이다.
발명의 배경
다중 레벨 상호 연결 방법의 밀도 및 복잡화의 증가로 인해, 상호 연결 아키텍처의 실시 요구가 초대규모 직접화 노력의 가장 필요로 하는 면 중의 하나가 되어왔다. 상호 연결 회로상의 신호 전파 속도가 배선 저항 및 정전 용량에 역으로 변하는 것은 널리 공지되어 있다. 따라서, 크기 및 공간이 소형화되는 특징으로 인해, 집적 회로에서의 속도는 스위칭 디바이스의 특징보다는 상호 연결 구조의 전기적인 특성에 의존한다. 과거에는, Al 합금이 집적회로 금속화 방법의 형태로 많이 수용되어온 반면, 현재는 더 낮은 저항(예컨대, 2 마이크로 옴cm 미만)을 갖는 구리 같은 재료를 사용하는 것이 요구되고 있다.
구리 같은 저 저항률 재료들이 전류 밀도를 증가시키고 RC 시간 지연을 감소시키는 장점이 있더라도, 프로세스 집적화 문제 및 제조 비용의 증가는 상호 연결 구조를 위한 재료들의 사용을 방해하였다. 예를 들어, Cu는 실리콘과 종래의 유전체 재료들에서 빠르게 확산되어, 트랜지스터 임계 전압 및 접합 누설의 변동을 유발한다. Cu 배선들은 Al 배선들보다 쉽게 패턴화될 수 없어서, 저 저항률 상호 연결 구조를 형성하기 위해, 복합 다마스크 및 2중 다마스크 처리를 사용하는 것을 필요로 한다. Cu는 또한, 매우 쉽게 부식되며, 그 산화물은 셀프 패시베이션(self passivation)을 행하지 않는다. 사실, 이 산화층이 수 nm의 두께가 되기 때문에, 신뢰성 있는 금속 결합을 생성하기 위한 산화물의 제거가 어렵다. 반대로, 알루미늄 산화층들은 상호 연결 배선상에 형성될 때 셀프 패시베이션이 이루어지며, 0.2nm 미만의 두께를 갖는다. 더 복잡하게는, Cu는 다른 상호 연결 금속들, 특히, Al과는 통합이 잘 이루어지지 않는다. 즉, Al-Cu 인터페이스에서 결과적인 내부확산은 비동종 금속들 사이에서 안정한 기계적인 본딩을 허용하지 않는 성분들을 형성하게 된다.
이러한 문제점을 해결하기 위한 해결책들이 제안되거나 실시되어져 왔지만, 이들은 상당한 비용이 요구되며, 자본 집약적 산업에서 이미 호환성 있는 장비로 대체할 것을 요구하고 있다. 특히, Cu의 특성들은 Cu 금속화와 패키지 또는 기판 접촉사이에 저 저항률 연결을 제공하기 위한 종래의 와이어 본딩을 어렵게 만들었다. 따라서, 종래의 구조에서는, 종래의 본딩 기술의 간단하고도 경제적인 특징을 유지하는 동시에 Cu의 난해한 특성을 수용하는 패킷지 상호 연결 아키텍처가 필요하게 되었다.
발명의 요약
본 발명은 와이어 본딩 및 제어 컬랩스 칩 연결(Controlled Collapse Chip Connection;C4) 기술의 사용을 가능하게 하여, 집적 회로의 Cu 상호 연결 와이어로 외부 연결을 가능하게 하는 구조 및 방법을 제공한다. 본 발명에 따라, 집적 회로는 집적 회로 다이 상의 도전체 세그먼트 및 본드 패드를 포함한다. 도전체 세그먼트는 전기적인 연결을 위한 접촉부를 포함한다. 접촉 영역으로부터 본드 패드까지 도전체 세그먼트 요소들의 움직임을 완화시키기 위해 접촉층과 본드 패드사이에 도전성 장벽층이 배치된다. 직접 회로 디바이스의 제조 방법에 따라, 도전체의 제 1 세그먼트가 형성되며, 본드 패드가 제 1 세그먼트와의 전기적인 연결을 위해 형성된다. 도전성 장벽층은 제 1 세그먼트와 본드 패드사이에 삽입되어 제 1 세그먼트로부터 본드 패드까지 도전체 재료의 움직임을 완화시킨다.
본 발명의 일 실시예에 따라, 집적 회로를 연결하는 구조는 Cu를 주로 포함하는 도전체의 제 1 세그먼트를 갖는다. 도전체 세그먼트는 집적 회로 구조상에 형성되고, 전기적인 연결을 위해 접촉 영역을 포함한다. 도전성 장벽층은 접촉 영역으로부터 다른 도전체 재료까지 Cu 원자들의 이동을 완화시키기 위해 접촉 영역 주위에 형성된다. 장벽층이 접촉 영역과 접촉층사이에 배치되도록, 도전성 접촉층은 장벽층 주위에 형성된다. 이 구조에서, Au를 주로 포함하는 본드 와이어는 장벽층을 통해 본딩 패드에 전기적인 연결을 제공하기 위해 도전성 층에 기계적으로 연결될 수 있다. 본 발명의 바람직한 실시예에 따라, 도전성 접촉층은 Al 본드 패드이며, 장벽층은 내화성 금속 또는 내화성 금속의 화합물이다.
본 발명의 방법의 일 실시예에 따라, 집적 회로 구조의 구리를 함유한 상호연결부와 외부 접촉부사이를 연결하기 위한 공정이 제공된다. 상기 방법은 상호 연결부와의 전기적인 접촉부의 도전성 접촉층을 형성하는 단계와, 상기 장벽층과의 전기적인 연결부의 도전성 접촉층을 형성하는 단계를 포함한다. 바람직한 실시예에서는, 도전성 접촉층은 Al을 주로 포함한다. Au를 주로 포함하는 도전성 재료는 도전성 접촉층과 외부 접촉층사이에 전기적인 연결을 위해 배치된다.
본 발명은 주어진 도면들을 참조하여 후술되는 상세한 설명에서 더욱 완벽하게 이해될 것이다.
도 1은 본 발명을 실시하기에 적합한 부분적으로 제조된 다마스크(damask)의 집적 회로 구조를 도시하는 평면도.
도 2 내지 도 4는 본 발명에 따라 제조된 집적 회로 구조를 도시하는 단면도.
도 5 내지 도 8은 본 발명의 구성을 2중 다마스크 구조를 사용하여 설명하는 부분적인 단면도.
도 9 내지 도 11은 다른 실시예에 따른, 본 발명의 구성을 2중 다마스크 구조를 사용하여 설명하는 도면.
도면들에서 동일한 참조 번호는 동일한 구성요소를 가리키며, 도면에 제공된 크기는 실제 크기가 아니다.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 기판 40: 상호 연결 레벨
80: 다마스크 Cu 부재 95: 러너부(runner portion)
100: 서브층 145: 노출된 표면
본 발명의 상세한 설명
본 발명은 마이크로프로세서, 디지털 신호 프로세서 또는 소위 칩상 시스템(systems on a chip)같은 4개 이상의 상호 연결 레벨들을 갖는 복합 반도체 구조에서 가장 유용할 수 있다. ULSI 프로세스 예를 들어 0.2 마이크로 이하의 기하학으로 제조될 때, 이러한 디바이스들은 회로 밀도를 가지며, Cu 금속화 방법으로 달성가능한 저 저항률을 요구하는 전기적인 실시 요구들을 갖는다.
도 1을 참조하면, 최종 제조 단계를 착수하는 부분적으로 완성된 집적 회로 다이의 구조(10)를 도시하는 부분적인 단면도가 제공된다. Cu 상호 연결부의 몇몇 상부층들은 예컨대, 그 위에 형성된 트랜지스터 스위칭 디바이스들을 갖는 반도체 기판(미 도시)위에 형성된다. 상호 연결 레벨들이 일부 또는 전부가 다마스크 또는 2중 다마스크 Cu 제조 프로세스로 형성될 수 있다. Cu 배선들은 전기도금에 의해 형성될 수 있다. 특히, 이 도면은 유전체 재료의 침전물들(75)내에 각각 형성된 상호 연결 레벨들(40,50,60,70)을 설명한다. 도 1은 상호 연결 레벨들(50,60,70)이 주행하는 방향에 평행한 평면을 따라 취한 도면으로 단면의 이러한 레벨들을 설명하기 위한 것이며, 동일한 평면은 레벨(40)이 주행하는 방향에 수직이다. 상호 연결 레벨 각각은 다수의 도전성 부재들 또는 러너 부분들(runner portions)을 포함한다. 개별적인 2중 다마스크 Cu 부재(80)인 상호 연결 레벨(70) 부분은 본 발명의 바람직한 실시예를 설명하기 위해 도시되었다. 상기 다마스크 Cu 부재 및 상호 연결 구조의 다른 다마스크 레벨들은 다음과 같은 일반적으로 공지된 방법에 의해 개별적으로 각각 형성된다.
다마스크 또는 2중 다마스크 내부금속 유전체층은 미리 형성된 상호 연결 레벨 위에 침착된다. 이 유전체는 일반적으로 다층이며, 실리콘 질화물같은 에칭중단으로 형성되고, 화학적 기계적 폴리싱(CMP)에 의해 평탄화된다. Cu 배선의 소망의 구조는 이 안에 개구같은 트렌치를 형성하기 위해 유전체 재료에 패턴화 및 에칭된다. Ta, TaN 또는 TiN과 같은 도전성 장벽 재료(도1에 미 도시)는 상기 개구들에 침착된 Cu의 이동을 막기 위해 개구들의 표면을 따라 침착된다. 장벽 침전물은 화학적 증기 침착법(CVD) 또는 물리적 증기 침착법(PVD)으로 얻어질 수 있다. Cu 침전물은 장벽 재료상의 시드층의 침착으로 개시되고, 그후, (예컨대, 구리 황산염으로부터) Cu의 전착(electrodeposition)에 의해 개구들을 충진시킨다. 레벨(70)같은 2중 다마스크 구조에 대해, 침착은 2단계 공정, 즉, 경유 부(via portion;90)는 하나의 유전체 침전물의 시작 개구에 형성되며, 러너부(90)는 유전체 재료의 제 2 침전물주위에 형성되는 공정으로 이루어진다. 어닐링은 마이크로구조를 안정화시키며, 부차적인 재 결정화 효과를 방지한다. 과잉 Cu 및 장벽 재료는 평면이 평탄화될 때 CMP에 의해 제거된다. 이 순서는 상호 연결의 최종 Cu층이 패시베이션되고 그 구조가 패키지화 및 조립을 위해 준비될 때 까지, 각각의 상호 연결 레벨에 대해 반복된다.
본 발명에 따라, 상부 상호 연결 레벨(70)의 패시베이션에 앞서, 상호 연결 레벨(70)의 부재(80)와 패키지 접촉부사이의 전기적인 연결을 위한 Al 보드 패드를 제공하는 그 다음 공정 순서에 의해, 와이어 본딩이 이루어질 수 있다. 도 2 내지 도 4는, 도1의 도면에 따른 평면에 수직인 평면을 따라 취해진 구조(10)의 단면도를 각각 제공한다. 도 2는 회로 구조(10)의 레벨(70)의 Cu 상호 연결 부재(80)의 러너부(95)를 도시한다. 상호레벨 유전체의 서브층(100)은 러너부(95)주위에 도시되며, 장벽 재료 층(105), 예컨대, TaN는 러너부(95)의 주위에 도시된다.
도 2를 참조하면, 다층 유전체 스택(110)은 부재(80)의 러너부(95)를 덮고 있는 표면층(100)위에 먼저 형성된다. 스택(110)은 서브층(100)위에 형성된 침착된 실리콘 질화물 서브층(120), 서브층(120)위에 형성된 침착된 실리콘 2산화물 서브층(130) 및 서브층(130)위에 형성된 제 2 실리콘 질화물 서브층(140)을 포함한다. 서브층(140)은 노출표면(145)을 갖는다. 스택은 러너부(95)를 노출시키는 경유부(150)를 생성하기 위해 패턴화 및 에칭된다. 도 2를 다시 살펴보면, 스택 재료들은 CVD에 의해 침착될 수 있다.
장벽 재료층(170)은 경유부(150)를 배선화하기 위해 증착되고, 그 다음, 경유부를 충진시키는 Al 접촉층(175)의 물리적 증기 침착(PVD)이 이루어진다. 침착된장벽층은 바람직한 두께는 20 내지 30nm이지만, 10 내지 50nm의 두께를 가질 수 있다. 다른 내화성 금속들 및 이들의 화합물이 Cu 및 Al의 이동을 금지하기에 적합할 수도 있을 지라도, 층(170)을 위한 가능한 재료들은 Ta, TaN, MoN 및 TiN을 포함한다. 장벽층(170)을 위해 Ta가 선택되는 경우, Al과의 접촉시 Ta는 TaAl3을 형성하도록 반응하며, 그래서, 도전성 금속성 본드를 제공한다. 우선적으로 비반응의 Ta는 금속 이동을 막기 위해 요구되는 도전성 장벽을 제공한다. 이 구조는 실리콘 질화물 서브층(140)의 상부층을 따라 장벽 재료와 Al 모두를 제거함으로써 본드 패드를 규정하기 위해 패턴화 및 에칭된다. 패터닝은 서브층(140)위에 있는 Al 층(175) 및 장벽층(170)의 부분들을 남긴다. 결과적인 Al 본드 패드(190)는 도 3에 도시된다. 대안으로, 동일평면상의 서브층(140)과 본드 패드(190)의 노출된 표면을 남기면서, 층(170)의 장벽층 및 Al은 CMP에 의해 실리콘 질화물층(140)의 표면(145)으로부터 제거될 수 있다.
Al 본드 패드(190)로, 실리콘 질화물 패시베이션층(192)이 침착되고, 패턴화 및 에칭되어, 본드 와이어와의 금속성 접촉부를 위한 본드 패드의 표면(195)을 노출시키고, 회로 구조(10)의 외부에 전기적인 접촉부와의 접촉을 이루기 위한 솔더 범프(solder bump)를 노출시킨다. 도 4a에 도시된 바와 같이, 이러한 연결은 종래의 Au 와이어(220)를 통해, Cu 러너(95)와 패키지 접촉부(210)사이에 이루어진다(개략적으로만 도시되었음). Au 와이어는 Al 패드(190)에 본딩된다. 서모캄프레시브(thermocompressive), 서모소닉(thermosonic) 및 울트라소닉(ultrasonic) 본딩기술을 적용할 수 있다.
도 4b는 반전된 부분의 도3의 구조를 설명하며, (클립 칩 또는 제어 컬랩스 칩 연결로 언급된) 페이스-다운 솔더 범프 상호 연결에 적합하다. 다시, 실리콘 질화물 패시베이션층이 침착, 패턴화 및 에칭되어, 금속성 접촉부를 위한 본드 패드의 표면(195)을 노출시킨다.
스택층(225;예컨대, Cr 위의 CuCr 위의 Cu-Sn)은 패시베이션층(192)위에 침착된 뒤, 패턴화 및 에칭된다. 솔더 볼(230)은 대응하는 제 2 솔더볼(235)과의 접촉을 위해 층(225)상에 침착된다. 제 2 솔더볼(235)은 기판(245)의 접촉 영역(240)상에 형성된다.
도 4b의 부분 도가 기판(240)의 적은 부분만을 포함하고 있지만, 기판이 솔더 볼들(235)의 어레이를 포함함을 알 수 있을 것이다. 각각의 솔더 볼(235)은 본 발명에 따른 기판(10)상에 형성된 상이하고도 대응하는 솔더볼(230)과의 접촉을 위한 접촉 영역(245)상에 배치된다. 도시되지 않았지만, 후막 유리 스톱 오프가 솔더 흐름을 제한하기 위해 솔더볼(225)주위에 형성된다.
본 발명의 다른 실시예에 따르면, Al 본드 패드에 Au 와이어를 본딩하는 것은 2중 다마스크 아키텍처에서 더 집적화될 수 있다. 도 1의 회로 구조(10)를 기초로 하여, 도 5 내지 도 8을 참조하면, 2중 다마스크 구조의 러너 레벨과 본딩하는 와이어를 형성하기 위한 Al 본드 패드의 형성을 알 수 있다. 도 5 내지 도 8은 레벨(70)의 Cu 상호 연결 부재(80)의 러너 부(95)의 부분적인 단면도를 제공한다. 본 실시예의 도면들은 도 1의 도면이 취해진 평면에 수직인 평면을 따라 취한 것이다. 도 2 내지 도4의 앞선 실시예에서 설명한 바와 같이, 상호 레벨 유전체의서브층(100)은 러너부(95)를 둘러싸며, 장벽 재료층(105)은 러너부(95)에 인접한다.
도 5를 먼저 참조하면, 다른 2중 다마스크 구조의 형성은 부재(80)의 러너부(95)위에서 시작된다. 유전체층(255)은 서브층(100)위에 침착되고, 그 다음 제 1 경유 개구(260)의 생성이 이루어진다. 도 6에 도시된 바와 같이, 장벽 재료층(265;예컨대, TaN)은 개구(260)에 형성되고, 그후, 개구(260)는 전기 도금된 구리로 충진되며, 상술한 바와 같이, Cu 접촉부(270)를 제공하기 위해 폴리싱된다. 그 다음, 다른 유전체층(275)이 침착되고, 접촉부(270)위에 제 2 경로 개구(280)를 형성하기 위해 에칭된다. 도 6을 다시 참조하면, 이어서, 도전성 장벽 재료층(290)(예컨대, TaN)이 경로 개구(280)를 배선화하기 위해 침착되고, 그 다음, 개구를 충진하는 Al 접촉층을 침착시킨다. 도 3의 실시예에서 알 수 있듯이, 침착된 장벽층은 바람직하게는 20 내지 30nm 의 두께이지만, 10내지 50nm의 두께가 될 수 있고, 층(270)을 위해 가능한 장벽 재료들은 Ta, TaN, MoN 및 TiN을 포함하는 반면, 다른 내화성 금속들 및 이들의 화합물이 다시 적절할 수 있다.
그 뒤, 노출된 표면들은 유전체층(275)의 상부 표면을 따라 장벽 재료와 Al 접촉층의 부분들을 제거하기 위해 폴리싱(CMP)된다. 따라서, Al 본드 패드(300)는 개구(280)에 형성된다. 결과적인 구조가 도 7에 도시되어 있다. 그 다음, 도 8을 참조하면, Al 패드(300)에 Au 와이어(320)를 서모컴프레시브 본딩(thermocompressive bonding)시킴으로써, 패키지 접촉부(310)와 Cu 접촉부(270)사이에 연결부가 형성된다(개략적으로만 도시하였음). 와이어(320)는접촉부(310)에도 본딩된다.
본 발명의 제 2의 다른 실시예가 도 9 내지 도 11에 도시되어 있다. 회로 구조(400)는 그 위에 형성된 실리콘 질화물 장벽(420)을 갖는 Cu 금속화 레벨(400)위에 형성된 예시적인 2중 다마스크 구조(405)와 장벽(420)위에 침착된 실리콘 2산화물층(430) 및, 상기 층(430)위에 형성된 제 2 실리콘 질화물 장벽(440)을 포함한다. 실리콘 2산화물의 그 다음층(470)은 장벽(440)위에 침착되고, 이어서, 제 3 실리콘 질화물 장벽(480)이 선택적으로 침착된다. 이러한 재료들은 예시적일 뿐이지, 본 발명에서 필수적이지는 않다.
포토레지스트는 장벽(480)위에 침착되고, 장벽(480)으로부터 산화물층(470), 장벽(440) 및 산화물층(430)을 통해 장벽(420)에 확장되는 경유부(490)를 에칭하기 위해 패턴화된다. 상기 포토레지스트가 제거되고, 다른 레벨의 포토레지스트가 장벽(480)에 적용되어, 장벽(480)으로부터 그리고, 산화물층(470)을 통해 에칭된 트렌치 영역(500)을 패턴화한다. 트렌치 영역(500)은 경유부(490)위에 형성되고, 경유부(490)와 대칭적으로 배열된다. 경유부(490)의 질화물 장벽(420)의 부분과 규정된 트렌치 영역(500)내의 질화물 장벽(480)의 부분이 에칭된다. 결과적인 구조가 도9에 도시되어 있다. 앞서 말한 단계들은 예시적이며, 본 발명은 이 순서에 제한되지 않는다.
예를 들어, Ta 또는 TaN과 같은 도전성 장벽 재료층(510)이 경유부(490)와 트렌치(500)를 배선화하기 위해 침착된다. Cu의 시드층(520)은 경유부(490)와 트렌치 영역(500)에 침착되고, 그 후, Cu 접촉부(530)를 형성하는 경유부(490)의 전부또는 일부를 충진하기 위해 Cu의 전착이 이루어진다. 도전성 장벽 재료 예를 들면, TaN의 제 2 층은 트렌치 영역(500) 내에 그리고, Cu 접촉부(530)위에 침착된다. Al층(560)은 다시 장벽 금속위에 침착된다. 도 10을 참조하면, 이어서, 트렌치 영역(500) 주위의 다른 금속층들과 Al 층(560)의 부분들은 노출된 표면(580)을 갖는 알루미늄 본드 패드(570)를 규정하기 위해 CMP에 의해 제거된다. 이 시점에서, 실리콘 질화물층(480)도 노출된다. 다른 실리콘 질화물층(600)은 구조(400)위에 침착되고, 와이어 본드 또는 솔더 범프와의 금속성 접촉을 위한 본드 패드(570)의 표면(580)을 노출시키기 위해 패턴화 및 에칭된다. 도 11을 참조하면, 도 11은 Al 본드 패드(570)를 통하여, Cu 접촉부(530)로부터, 서모컴프레션에 의해 Al 패드(570)에 본딩된 골드 와이어(630)를 경유하는 패키지 접촉부(620)(개략적으로 도시하였음)까지의 연결에 대해 더 설명한다. 도시된 본드 패드(570)는 경유부(470)(도9)로 확장되고 있지만, 이것은 필수적이지는 않음을 알 수 있다. 또한, Cu 접촉부(530) 및 장벽 재료의 층(540)은 전체 경유부를 충진할 수 있거나 트렌치(500)로 확장될 수 있다. 다시 말해, 이러한 재료들은 단지 예시적이지, 본원 발명에서 필수적인 것은 아니다.
상술한 실시예들과 청구된 본원 발명에 있어서, 본원 발명을 실시하기 위해 개시된 다양한 종류의 재료들은 하나의 재료 예를 들어, 실리콘 질화물 또는 실리콘 2산화물같은 유전체 재료로서 일반적으로 개시되고 청구되고 있지만, 각각의 다양한 형태가 홀로 적용될 수 있으며 또는 화합물로, 예를 들여, 회로의 별도 부분들에 개별적으로 또는 층들에서 적용될 수 있다. 이러한 재료들을 적용하는 임의의 기준은 다층의 다양한 종류의 동일한 재료를 적용하는 것도 고려할 수 있음을 알 수 있다. 따라서, 실리콘 2산화물에 대한 몇몇 기준들은 다양한 형태(밀도 또는 유전상수가 다를 수 있음)가 이러한 사용이 반도체 제조에 일관되는 동안에는 적용될 수 있음을 의미함을 알아야 한다. 또한, 본원 및 특허청구범위에서 사용된 용어 "장벽 재료"는 집적 회로 구조의 다른 부분으로 금속의 이동을 완화시키기 위해 금속층, 예를 들어, Cu 또는 Al을 따라 형성되는 재료를 의미한다. 이 장벽 재료는 도전성 또는 절연성이 될 수 있다. 상술한 바와 같이, 적합한 도전성 장벽 재료들은 Ta, TaN, TiN 및 MoN를 포함하지만, 이에 한정되지 않는다.
본 발명을 다마스크 실시예에 관해 설명하였지만, 이는 단지 설명을 위한 것이고, 본원에 개시된 원리들은 다양한 회로 구조들에서 다양한 방법으로 본원 발명을 실시하기 위한 기초적인 것을 제공한다. 개시된 실시예에서, Cu가 상호 연결부의 주 구성요소로 되어 있지만, 다른 상호 연결 재료들이 Au 및 다른 성분 금속들, 합금 및 도전성 화합물을 포함할 수 있고, 응용을 위해 요구되는 특정의 전기적, 열적 및 다른 물리적인 특성에 따라 선택할 수 있음을 알아야 한다. 개시된 실시예들은 실리콘 구조를 설명하고 있지만, 본 발명은 Si-Ge, GaAs 및 InGaAs같은 재료들을 포함하지만 이에 한정되지 않는 합성 반도체 재료들을 포함하는 반도체 디바이스에서 실행될 수 있다. 다른 구조에서는, 본원에는 명백하게 개시되어 있지 않더라도, 본 발명의 정신 및 범위를 벗어나지 않으며, 후술되는 특허청구범위에 의해서만 한정된다.

Claims (22)

  1. 전기적인 연결을 위한 접촉 영역을 갖는 집적 회로 다이 상의 도전체의 세그먼트,
    본드 패드, 및
    상기 접촉 영역으로부터 상기 본드 패드까지의 도전성 세그먼트 구성요소들의 이동을 완화시키기 위해, 상기 접촉 영역과 본드 패드 사이에 배치된 도전성 장벽층을 포함하는 집적 회로.
  2. 제 1 항에 있어서,
    상기 도전체의 세그먼트가 Cu를 포함하는 집적 회로.
  3. 제 1 항에 있어서,
    상기 본드 패드가 Al을 포함하는 집적 회로.
  4. Cu를 주로 포함하고, 비동종 재료와의 전기적인 연결을 위한 접촉 영역을 가지며, 집적 회로 다이 상에 형성된 도전체의 제 1 세그먼트,
    상기 접촉 영역으로부터 다른 도전체 재료까지 Cu 원자들의 이동을 방지하기 위해 상기 접촉 영역 주위에 형성된 도전성 장벽층, 및
    상기 장벽층이 상기 접촉 영역과 상기 본드 패드 사이에 배치되도록 상기 장벽층 주위에 형성된 Al 본드 패드를 포함하는 집적 회로 디바이스.
  5. 제 4 항에 있어서,
    상기 도전성 층과의 전기적인 연결을 위해 상기 도전성층에 기계적으로 연결되며, Au를 주로 포함하는 본드 와이어를 더 포함하는 집적 회로 디바이스.
  6. 제 4 항에 있어서,
    상기 장벽층은 TaN, TiN 및 Ta로 구성된 그룹으로부터 선택된 하나 이상의 재료들을 포함하는 집적 회로 디바이스.
  7. 제 4 항에 있어서,
    상기 장벽층이 내화성 금속을 포함하는 집적 회로 디바이스.
  8. 제 4 항에 있어서,
    상기 장벽층이 내화성 금속 화합물을 포함하는 집적 회로 디바이스.
  9. 제 4 항에 있어서,
    상기 도전체의 제 1 세그먼트는 상기 유전체 재료내에서부터 그리고 상부 표면을 통해 확장하는 트렌치 영역과 상부 표면을 갖는 제 1 유전체 재료를 포함하는 다마스크 구조에 형성되며, 상기 접촉 영역, 상기 장벽층 및 상기 본드 패드는 상기 트렌치 영역에 형성되는 집적 회로 디바이스.
  10. 제 4 항에 있어서,
    상기 도전체의 제 1 세그먼트가 집적 회로 구조상의 상호 연결 레벨의 다수의 도전성 부재들 중 하나의 부재인 집적 회로 디바이스.
  11. 제 10 항에 있어서,
    상기 제 1 세그먼트가 상기 하나의 도전성 부재의 러너부(runner portion)인 집적 회로 디바이스.
  12. 제 4 항에 있어서,
    기판과의 접촉을 위한 솔더 범프(solder bump) 상호 연결부를 더 포함하는 집적 회로 디바이스.
  13. 도전체의 제 1 세그먼트를 형성하는 단계,
    상기 제 1 세그먼트와의 전기적인 연결을 위한 본드 패드를 형성하는 단계, 및
    상기 제 1 세그먼트로부터 상기 본드 패드까지 도전성 재료의 이동을 완화시키기 위해, 상기 제 1 세그먼트와 상기 본드 패드 사이에 삽입된 도전성 장벽층을 형성하는 단계를 포함하는 집적 회로 디바이스 제조 방법.
  14. 제 22 항에 있어서,
    외부 접촉부를 제공하는 단계, 및
    상기 본드 패드와 상기 외부 접촉부 사이에 도전층을 배치시키는 단계를 더 포함하는 집적 회로 디바이스 제조 방법.
  15. 다이 상에 형성된 상호 연결부와 상기 다이로부터 분리된 외부 접촉부를 갖는 집적 회로 디바이스 제조 방법에 있어서,
    상기 상호 연결부와의 전기적인 접촉시 상기 다이 상에 Cu를 포함하는 도전체의 제 1 세그먼트를 형성하는 단계,
    상기 제 1 세그먼트로부터 Cu의 이동을 완화시키기 위해 적어도 상기 제 1 세그먼트의 부분 주위에 도전성 장벽층을 형성하는 단계,
    상기 장벽층과 전기적으로 연결되는 Al을 포함하는 접촉층을 형성하는 단계, 및
    상기 접촉층과 상기 외부 접촉부 사이에 전기적인 연결을 위해 Au를 포함하는 도전성 층을 배치시키는 단계를 포함하는 집적 회로 디바이스 제조 방법.
  16. 집적 회로 다이의 구리를 함유한 상호 연결부와 외부 접촉부 사이에 연결부를 갖는 집적 회로 디바이스 제조 방법에 있어서,
    상기 상호 연결부와의 전기적인 접촉시 도전성 장벽층을 형성하는 단계,
    상기 장벽층과 전기적으로 연결되는 Al를 포함하는 접촉층을 형성하는 단계, 및
    상기 접촉층과 상기 외부 접촉부 사이에 전기적인 연결을 위해 도전성 재료를 배치하는 단계를 포함하는 집적 회로 디바이스 제조 방법.
  17. 제 26 항에 있어서,
    상기 접촉층은 본드 패드이며, 상기 도전성 재료는 본드 와이어인 집적 회로 디바이스 제조 방법.
  18. 제 26 항에 있어서
    상기 도전성 재료가 하나 이상의 솔더 볼들(solder balls)로부터 형성되는 집적 회로 디바이스 제조 방법.
  19. 제 26 항에 있어서,
    상기 도전성 재료가 Au를 주로 포함하는 집적 회로 디바이스 제조 방법.
  20. 제 26 항에 있어서,
    상기 도전성 장벽과 접촉된 상호 연결부가 전기 도금된 구리를 주로 포함하는 집적 회로 디바이스 제조 방법.
  21. 집적 회로의 구리를 포함하는 상호 연결부와 외부 접촉부 사이에 연결부를 갖는 집적 회로 디바이스 제조 방법에 있어서,
    제 1 상부 레벨 위에 형성된 제 1 실리콘 질화물층, 상기 실리콘 질화물층 위에 형성된 제 1 실리콘 2산화물층, 상기 제 1 실리콘 2 산화물층 위에 형성된 제 2 실리콘 질화물층 및 상기 제 2 실리콘 질화물층 위에 형성된 제 2 실리콘 2산화물층을 포함하는 유전체 스택의 2중 다마스크 구조를 형성하는 단계,
    상기 제 2 실리콘 2산화물층으로부터 상기 제 1 실리콘 질화물층까지 제 1 경유부를 에칭하는 단계,
    상기 제 2 실리콘 2산화물층으로부터 상기 제 1 실리콘 2산화물층을 향해 확장된 트렌치 영역을 에칭하는 단계,
    상기 제 1 상부 레벨의 부분을 노출시키기 위해, 상기 경유부로 확장하는 상기 제 1 실리콘 질화물층의 부분을 제거하는 단계,
    실리콘 2산화물의 상기 제 2 층의 상부 표면을 따라 상기 트렌치 영역의 하부를 규정하기 위해, 상기 제 2 실리콘 질화물층의 부분을 제거하는 단계,
    상기 트렌치 영역과 상기 경유부의 부분들 위에 도전성 장벽 재료 층을 형성하는 단계,
    상기 경유부에 Cu를 포함하는 도전성층을 형성하는 단계,
    상기 트렌치 영역의 부분들과 상기 도전성층 위에 도전성 장벽 재료의 제 2 층을 형성하는 단계,
    도전성 장벽 재료의 제 2 층위에 Al층을 형성하는 단계, 및
    Al 본드 패드를 규정하기 위해 실리콘 2산화물의 제 2 층위에 확장하는 상기 Al 층의 부분들을 제거하는 단계를 포함하는 집적 회로 디바이스 제조 방법.
  22. 제 31 항에 있어서,
    Al 본드 패드를 외부 접촉부에 Au를 포함하는 본드 와이어로 연결하는 단계를 더 포함하는 집적 회로 디바이스 제조 방법.
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