JPS63129655A - 集積回路実装構造体 - Google Patents
集積回路実装構造体Info
- Publication number
- JPS63129655A JPS63129655A JP62232738A JP23273887A JPS63129655A JP S63129655 A JPS63129655 A JP S63129655A JP 62232738 A JP62232738 A JP 62232738A JP 23273887 A JP23273887 A JP 23273887A JP S63129655 A JPS63129655 A JP S63129655A
- Authority
- JP
- Japan
- Prior art keywords
- interposer
- wiring
- drivers
- power
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims description 89
- 239000000758 substrate Substances 0.000 claims description 46
- 238000004806 packaging method and process Methods 0.000 claims description 15
- 239000010410 layer Substances 0.000 description 40
- 235000012431 wafers Nutrition 0.000 description 38
- 230000010354 integration Effects 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 229910052710 silicon Inorganic materials 0.000 description 22
- 239000010703 silicon Substances 0.000 description 22
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- 239000010409 thin film Substances 0.000 description 21
- 229910000679 solder Inorganic materials 0.000 description 19
- 238000004891 communication Methods 0.000 description 14
- 238000009826 distribution Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 10
- 239000000919 ceramic Substances 0.000 description 9
- 230000001965 increasing effect Effects 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 7
- 238000013461 design Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 238000001816 cooling Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
- 230000001934 delay Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 230000008054 signal transmission Effects 0.000 description 5
- 239000010408 film Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 206010026749 Mania Diseases 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005755 formation reaction Methods 0.000 description 1
- 239000002241 glass-ceramic Substances 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は集積回路実装の分野に関し、さらに具体的には
、ウェハ・スケール並みの集積構造を実現するように集
積回路グループを基板上に実装することに関するもので
ある。
、ウェハ・スケール並みの集積構造を実現するように集
積回路グループを基板上に実装することに関するもので
ある。
Ｂ、従来技術
ウェハ・スケールの集積は、主として非常に密度の大き
い集積回路実装および大きな回路速度を実現するための
能力を有するという理由で、代替的な実装として所望さ
れてきた。最近のウェハ・スケール集積実装方式の大部
分は、主として深刻な歩留まりの問題、および歩留まり
の問題を緩和するため使用される高価で複雑な冗長方式
のため、広く用いられてこなかった。冗長方式が効果が
ない理由には、必要とされる冗長がチップ上の大きな面
積を占有しすぎるので、同じ数の回路を収めるためには
チップをより大きくしなければならないと六、冗長アル
ゴリズムのため回路に好ましくない遅延がもたらされる
こと、しかも高価であることなどが挙げられる。
い集積回路実装および大きな回路速度を実現するための
能力を有するという理由で、代替的な実装として所望さ
れてきた。最近のウェハ・スケール集積実装方式の大部
分は、主として深刻な歩留まりの問題、および歩留まり
の問題を緩和するため使用される高価で複雑な冗長方式
のため、広く用いられてこなかった。冗長方式が効果が
ない理由には、必要とされる冗長がチップ上の大きな面
積を占有しすぎるので、同じ数の回路を収めるためには
チップをより大きくしなければならないと六、冗長アル
ゴリズムのため回路に好ましくない遅延がもたらされる
こと、しかも高価であることなどが挙げられる。
ウェハ・スケール集積の利点には、高実装密度、線容量
の低減、消費電力の低減、回路速度の増加、信頼性の向
上、パッケージおよび基板の費用の低減がある。低い歩
留まりおよび冗長性の問題という不利益を受けることな
くこれらの利点を実現することが望ましい。以下の参考
文献は、１つのウニへ上の複数のチップを相互接続する
完全なウェハ・スケール集積を行なわずに、ウェハ・ス
ケール集積の利点の多くを実現しようとする試みを示す
。
の低減、消費電力の低減、回路速度の増加、信頼性の向
上、パッケージおよび基板の費用の低減がある。低い歩
留まりおよび冗長性の問題という不利益を受けることな
くこれらの利点を実現することが望ましい。以下の参考
文献は、１つのウニへ上の複数のチップを相互接続する
完全なウェハ・スケール集積を行なわずに、ウェハ・ス
ケール集積の利点の多くを実現しようとする試みを示す
。
トリロジー嗜システムズ社（Ｔｒｉｌｏｇｙ Ｓｙｓｔ
ｅｍｓＣｏｒｐｏｒａｔｉｏｎ ）により１９８５年７
月１日に刊行された「高密度マルｔチップ・メモリ・モ
ジュール（Ａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｍｕｌｔｉ
ｃｈｉｐ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ） Ｊという論
文で、トリロジー・システムズ社のチロン（ｃｈｏｎｇ
）等は、ウェハ・スケール集積を実現するための手段と
して薄膜相互接続技術を用いて複数のＶＬＳ Ｉ論理お
よびメモリ・チップを単一モジュール上に実装する手法
について記載している。モジュールは薄膜相互接続技術
に基づき、この技術は、相互接続遅延および相互接続密
度を比べるとき、多層セラミック技術よりも利点を示す
。モジュール基板は通常のデュアル・インライン−パッ
ケージで組み立てられ、その上にＣＭＯＳメモリ・チッ
プおよび高周波バイパス用のチップ・コンデンサが装着
される。パッケージは高■１０密度に対する能力を欠き
、したがって、低性能のアプリケ−シロンに限定される
。したがって、高速、多Ｉ１０数のバイポーラ・アプリ
ケージ目ンには不適当である。
ｅｍｓＣｏｒｐｏｒａｔｉｏｎ ）により１９８５年７
月１日に刊行された「高密度マルｔチップ・メモリ・モ
ジュール（Ａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｍｕｌｔｉ
ｃｈｉｐ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ） Ｊという論
文で、トリロジー・システムズ社のチロン（ｃｈｏｎｇ
）等は、ウェハ・スケール集積を実現するための手段と
して薄膜相互接続技術を用いて複数のＶＬＳ Ｉ論理お
よびメモリ・チップを単一モジュール上に実装する手法
について記載している。モジュールは薄膜相互接続技術
に基づき、この技術は、相互接続遅延および相互接続密
度を比べるとき、多層セラミック技術よりも利点を示す
。モジュール基板は通常のデュアル・インライン−パッ
ケージで組み立てられ、その上にＣＭＯＳメモリ・チッ
プおよび高周波バイパス用のチップ・コンデンサが装着
される。パッケージは高■１０密度に対する能力を欠き
、したがって、低性能のアプリケ−シロンに限定される
。したがって、高速、多Ｉ１０数のバイポーラ・アプリ
ケージ目ンには不適当である。
Ｒ，Ｒ，ジョンソン（Ｊｏｈｎｓｏｎ ）による１９８
４年１０月のＩＥＥＥプロシーディンゲスφオブ・イン
ターナシロナル・コンフアレンス・コンピュータ・デザ
イン（Ｉ Ｅ Ｅ Ｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ
Ｉｎｔｅｒｎａｔｉａｎａｌ Ｃｏｎｆｅｒｅｎｃｅ
Ｃｏｍｐｕｔｅｒ Ｄｅｓｉｇｎ）における「コンピュ
ータ設計におけるウェハ・スケール集積の意義（Ｔｈｅ
５１ｇｎ１ｆｉｃａｎｃｅ ｏｆ ＷａｆｅｒＳｃａ
ｌｅ Ｉｎｔｅｇｒａｔｉｏｎ ｉｎ Ｃｏｍｐｕｔｅ
ｒ Ｄｅｓｉｇｎ） Ｊおよび米国特許第４４５８２９
７号はＣＭＯＳチップを実装するためのハイブリッド相
互接続実装構造について記載している。この構造は、非
晶質シリコンで分離された２レベルのシリコン配線を有
スるウェハを用い、電気的にプログラムすることができ
る配線パターンを形成する。通常の市販チップは、配線
パターンにより形成されたセルにおいてウェハにワイヤ
ボンディングされる。パッケージの制限には、一度薄膜
線が使用されると、信号伝送に使用されない残りの線セ
グメントがアンテナになり、パッケージ内の電気的性能
に悪影響を及ぼすということがある。複数の動作電圧を
有するバイポーラ回路にとって必要とされる正確なイン
ピーダンス制御のための手段はない。各チップが一群の
内部回路、ド・ライバおよびレシーバを有する通常の市
販チップがジョンソンの特許で使用されているという事
実は、別の問題を含む。ドライバおよびレシーバは大部
分の場合各チップの相当の面積を占め（すなわち、デバ
イス技術に応じてほぼ２５−６０％以上）、ドライバは
電力をかなり使用しく多くのアプリケ−シーンで２５％
以上であり、例えば、多くのＶＬＳ Ｉアプリケ−シロ
ンにおけるオフチップ・ドライバが各々はぼ５−１５ｍ
ｗを必要とするのに対し、内部回路は通常オフチップ・
ドライバの数よりも少なくとも１０倍多いが、各々はぼ
０．２５−０．７５ｍｗである）、オフチップ・ドライ
バは、チップおよびモジュール回路密度が増大するに従
って増大するチップ冷却の必要性の大きな原因となる。
４年１０月のＩＥＥＥプロシーディンゲスφオブ・イン
ターナシロナル・コンフアレンス・コンピュータ・デザ
イン（Ｉ Ｅ Ｅ Ｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ
Ｉｎｔｅｒｎａｔｉａｎａｌ Ｃｏｎｆｅｒｅｎｃｅ
Ｃｏｍｐｕｔｅｒ Ｄｅｓｉｇｎ）における「コンピュ
ータ設計におけるウェハ・スケール集積の意義（Ｔｈｅ
５１ｇｎ１ｆｉｃａｎｃｅ ｏｆ ＷａｆｅｒＳｃａ
ｌｅ Ｉｎｔｅｇｒａｔｉｏｎ ｉｎ Ｃｏｍｐｕｔｅ
ｒ Ｄｅｓｉｇｎ） Ｊおよび米国特許第４４５８２９
７号はＣＭＯＳチップを実装するためのハイブリッド相
互接続実装構造について記載している。この構造は、非
晶質シリコンで分離された２レベルのシリコン配線を有
スるウェハを用い、電気的にプログラムすることができ
る配線パターンを形成する。通常の市販チップは、配線
パターンにより形成されたセルにおいてウェハにワイヤ
ボンディングされる。パッケージの制限には、一度薄膜
線が使用されると、信号伝送に使用されない残りの線セ
グメントがアンテナになり、パッケージ内の電気的性能
に悪影響を及ぼすということがある。複数の動作電圧を
有するバイポーラ回路にとって必要とされる正確なイン
ピーダンス制御のための手段はない。各チップが一群の
内部回路、ド・ライバおよびレシーバを有する通常の市
販チップがジョンソンの特許で使用されているという事
実は、別の問題を含む。ドライバおよびレシーバは大部
分の場合各チップの相当の面積を占め（すなわち、デバ
イス技術に応じてほぼ２５−６０％以上）、ドライバは
電力をかなり使用しく多くのアプリケ−シーンで２５％
以上であり、例えば、多くのＶＬＳ Ｉアプリケ−シロ
ンにおけるオフチップ・ドライバが各々はぼ５−１５ｍ
ｗを必要とするのに対し、内部回路は通常オフチップ・
ドライバの数よりも少なくとも１０倍多いが、各々はぼ
０．２５−０．７５ｍｗである）、オフチップ・ドライ
バは、チップおよびモジュール回路密度が増大するに従
って増大するチップ冷却の必要性の大きな原因となる。
現在入手可能なパッケージのインピーダンス制御、結合
ノイズ、デルタ■ノイズ、ＤＣ降下および容量の連続性
／反射は、オフチップ・ドライバおよびレシーバなしで
チップを相互接続するには不十分である。何故ならば、
それらのパッケージにおけるノイズ・レベルは、２つの
内部回路間で信号を正しく転送するためにはオフチップ
・ドライバによる増幅が必要となるほど大きいからであ
る。すなわち、このようなノイズ・レベルは誤ったスイ
ッチングを誘発する環境をもたらす。さらに、高性能、
高速ＶＬＳ Ｉシステムでは、反射により引き起こされ
る「リンギング」効果は許容できない遅延を引き起こす
ので、反射によるノイズは重要である。従って、この反
射ノイズを大幅に低減しなびればならない。チップ、モ
ジュール、ボード等を使用する通常の回路実装では、論
理回路密度の関数として必要とされる入出力の数はレッ
ト（Ｒｅｎ、ｔ）の法則により規定される。レットの法
則は経験的な公式であり、要素（すなわち、ボード、モ
ジュール）を含む集積回路の論理回路全体がより大きな
要素内のより小さな単位（すなわち、チップ）に再分割
され、そのより小さな単位が、そのより小さな単位の入
力および出力（Ｉ １０）を互いに配線することにより
相互接続される場合に、業界で利用されるものである。
ノイズ、デルタ■ノイズ、ＤＣ降下および容量の連続性
／反射は、オフチップ・ドライバおよびレシーバなしで
チップを相互接続するには不十分である。何故ならば、
それらのパッケージにおけるノイズ・レベルは、２つの
内部回路間で信号を正しく転送するためにはオフチップ
・ドライバによる増幅が必要となるほど大きいからであ
る。すなわち、このようなノイズ・レベルは誤ったスイ
ッチングを誘発する環境をもたらす。さらに、高性能、
高速ＶＬＳ Ｉシステムでは、反射により引き起こされ
る「リンギング」効果は許容できない遅延を引き起こす
ので、反射によるノイズは重要である。従って、この反
射ノイズを大幅に低減しなびればならない。チップ、モ
ジュール、ボード等を使用する通常の回路実装では、論
理回路密度の関数として必要とされる入出力の数はレッ
ト（Ｒｅｎ、ｔ）の法則により規定される。レットの法
則は経験的な公式であり、要素（すなわち、ボード、モ
ジュール）を含む集積回路の論理回路全体がより大きな
要素内のより小さな単位（すなわち、チップ）に再分割
され、そのより小さな単位が、そのより小さな単位の入
力および出力（Ｉ １０）を互いに配線することにより
相互接続される場合に、業界で利用されるものである。
レットの法則は、より小さな単位（チップ等）に含まれ
る内部回路を十分に使用する（または１．その所望の部
分を使用する）ために必要とされるＩｌｏの数を決定す
るため業界で用いられる。レットの法則は、Ｇ、ラバッ
ト（Ｒａｂｂａｔ ）により編集された本「ＶＬＳＩに
おけるハードウェアおよびソフトウェアの概念（）ｌａ
ｒｄｗａｒｅ ａｎｄ Ｓｏｆｔｗａｒｅ Ｃｏｎｃｅ
ｐｔｓ ｉｎ ＶＬＳＩ）Ｊ、１９８３年、Ｉ）１）、
１１０−１１１；ランドマン（Ｌａｎｄｍａｎ）等によ
るＩＥＥＥ）ランザクシ日ンズ・オン・コンピューター
ズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃ
ｏｍｐｕｔｅｒｓ） ）１９７１年１２月における「論
理グラフの分割のためのピン対ブロックの関係について
（Ｏｎ ａ Ｐｉｎ ＶｅｒｓｕｓＢｌｏｃｋ Ｒｅ１
ａｔｉｏｎｓｈｉｐ ｆｏｒ Ｐａｒｔｉｔｉｏｎｓ
ｏｆ ＬｏｇｉｃＧｒａｐｈｓ） Ｊ ；および米国特
許第４３９８２０８号等の種々の刊行物に記載されてい
る。レットの法則の式は次のように簡単に記述すること
ができる。
る内部回路を十分に使用する（または１．その所望の部
分を使用する）ために必要とされるＩｌｏの数を決定す
るため業界で用いられる。レットの法則は、Ｇ、ラバッ
ト（Ｒａｂｂａｔ ）により編集された本「ＶＬＳＩに
おけるハードウェアおよびソフトウェアの概念（）ｌａ
ｒｄｗａｒｅ ａｎｄ Ｓｏｆｔｗａｒｅ Ｃｏｎｃｅ
ｐｔｓ ｉｎ ＶＬＳＩ）Ｊ、１９８３年、Ｉ）１）、
１１０−１１１；ランドマン（Ｌａｎｄｍａｎ）等によ
るＩＥＥＥ）ランザクシ日ンズ・オン・コンピューター
ズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃ
ｏｍｐｕｔｅｒｓ） ）１９７１年１２月における「論
理グラフの分割のためのピン対ブロックの関係について
（Ｏｎ ａ Ｐｉｎ ＶｅｒｓｕｓＢｌｏｃｋ Ｒｅ１
ａｔｉｏｎｓｈｉｐ ｆｏｒ Ｐａｒｔｉｔｉｏｎｓ
ｏｆ ＬｏｇｉｃＧｒａｐｈｓ） Ｊ ；および米国特
許第４３９８２０８号等の種々の刊行物に記載されてい
る。レットの法則の式は次のように簡単に記述すること
ができる。
必要とされるｌ１０＝Ｋ ［Ｃ］Ｒ（式１）Ｋ＝より小
さな単位の回路を使用する確率に直接関係した定数。Ｋ
の範囲は、０．１と０．９の間の使用の確率に対してほ
ぼ１．０と４゜０の間である。Ｋの値は、回路実装者が
使用する特定の配線規則によって決まる経験的なデータ
から得られる。
さな単位の回路を使用する確率に直接関係した定数。Ｋ
の範囲は、０．１と０．９の間の使用の確率に対してほ
ぼ１．０と４゜０の間である。Ｋの値は、回路実装者が
使用する特定の配線規則によって決まる経験的なデータ
から得られる。
Ｃ＝より小さい単位内の論理回路の数。
Ｒ＝レットの指数。レットの指数は経験的に得られ、設
計効率および経験等の要因に依存する。
計効率および経験等の要因に依存する。
レットの指数の通常の値はほぼ、０．５７と０．６１の
間にある。
間にある。
入出力が各々オフチップ・ドライバおよびレシーバと共
に動作する現在入手可能なチップでは、必要とされるド
ライバおよびレシーバの数はレットの法則により規定さ
れる。
に動作する現在入手可能なチップでは、必要とされるド
ライバおよびレシーバの数はレットの法則により規定さ
れる。
上記の点から見て、チップ上のドライバおよびレシーバ
に対する必要性をなくすか、または大幅に低減すること
ができるパッケージは、有用なデータ処理が行なわれる
内部回路の数と接近の度合を増大させるためにチップ領
域を有効に使用することを可能にし、また回路の一層の
接近とドライバ遅延の排除によって処理または速度を増
大させ、さらに、一層簡単なチップ冷却手段を使用でき
るようにチップの必要電力を減少させることであろう。
に対する必要性をなくすか、または大幅に低減すること
ができるパッケージは、有用なデータ処理が行なわれる
内部回路の数と接近の度合を増大させるためにチップ領
域を有効に使用することを可能にし、また回路の一層の
接近とドライバ遅延の排除によって処理または速度を増
大させ、さらに、一層簡単なチップ冷却手段を使用でき
るようにチップの必要電力を減少させることであろう。
そのようなパッケージはまた、ウェハΦスケール集積構
造をエミュレートする（即ち、機能的、性能的にはウェ
ハ・スケールの集積構造に匹敵するような集積構造（模
擬的なウェハ・スケール集積構造）を実現する）ことが
できるであろう。何故ならば、ドライバおよびレシーバ
の排除または最少化は、内部回路の各グループを（通常
、各グループは個別の半導体構造で実施される）、ウェ
ハ・スケール集積構造に集積された回路グループのよう
に機能的に動作させるからである。
造をエミュレートする（即ち、機能的、性能的にはウェ
ハ・スケールの集積構造に匹敵するような集積構造（模
擬的なウェハ・スケール集積構造）を実現する）ことが
できるであろう。何故ならば、ドライバおよびレシーバ
の排除または最少化は、内部回路の各グループを（通常
、各グループは個別の半導体構造で実施される）、ウェ
ハ・スケール集積構造に集積された回路グループのよう
に機能的に動作させるからである。
他のウェハ・スケール集積設計は、「ｖＬＳＩ科学技術
に関する第３回国際シンポジウムの議事録（Ｐｒｏｃｅ
ｅｄｉｎｇｓ ｏｆ ｔｈｅ ３ｒｄ Ｉｎｔｅｒｎａ
ｔｉｏｎａｌＳｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
５ｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇ
ｙ） Ｊ（１９８５年）に発表された「ウェハ・スケ
ール集積のための厚膜マイクロ伝送線相互接続（Ｔｈｉ
ｃｋ Ｆｉｌｍ Ｍｉｃｒｏ Ｔｒａｎｓｍｉｓｓｉｏ
ｎ ＬｉｎｅＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ ｆｏ
ｒ Ｗａｆｅｒ ＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ
） Ｊにベルゲンダール（Ｂｅｒｇｅｎｄａｈｌ）等に
より記載されている。ベルゲンダール等の参考文献は、
ウェハ・スケール集積レベルにおける通常の薄膜相互接
続と関連した信号伝播手段について記載している。ベル
ゲンダール等は、現状における薄膜金属線がいかに受は
入れ難いほど遅いかを示し、特定の形状の厚膜線がいか
にすぐれた電気的性能を実現することができるかを記載
している。薄膜線に関連した高密度をもたらすことがで
きないことに加えて、この参考文献は、ウェハ・スケー
ル集積構造に電力を供給するために電力分配方式をいか
に実現するかについても述べていない。さらに、この参
考文献は、同時的なスイッチング・ノイズ、結合ノイズ
により引き起こされる問題、さらには実質的にドライバ
またはレシーバを持たないウェハ・スケール集積パッケ
ージで必要とされる低いノイズ・レベルを得ることにつ
いても述べていない。
に関する第３回国際シンポジウムの議事録（Ｐｒｏｃｅ
ｅｄｉｎｇｓ ｏｆ ｔｈｅ ３ｒｄ Ｉｎｔｅｒｎａ
ｔｉｏｎａｌＳｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
５ｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇ
ｙ） Ｊ（１９８５年）に発表された「ウェハ・スケ
ール集積のための厚膜マイクロ伝送線相互接続（Ｔｈｉ
ｃｋ Ｆｉｌｍ Ｍｉｃｒｏ Ｔｒａｎｓｍｉｓｓｉｏ
ｎ ＬｉｎｅＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ ｆｏ
ｒ Ｗａｆｅｒ ＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ
） Ｊにベルゲンダール（Ｂｅｒｇｅｎｄａｈｌ）等に
より記載されている。ベルゲンダール等の参考文献は、
ウェハ・スケール集積レベルにおける通常の薄膜相互接
続と関連した信号伝播手段について記載している。ベル
ゲンダール等は、現状における薄膜金属線がいかに受は
入れ難いほど遅いかを示し、特定の形状の厚膜線がいか
にすぐれた電気的性能を実現することができるかを記載
している。薄膜線に関連した高密度をもたらすことがで
きないことに加えて、この参考文献は、ウェハ・スケー
ル集積構造に電力を供給するために電力分配方式をいか
に実現するかについても述べていない。さらに、この参
考文献は、同時的なスイッチング・ノイズ、結合ノイズ
により引き起こされる問題、さらには実質的にドライバ
またはレシーバを持たないウェハ・スケール集積パッケ
ージで必要とされる低いノイズ・レベルを得ることにつ
いても述べていない。
上記の点を考慮すると、当技術では、低い歩留まりまた
は高い冗長性の必要に苦しむことなくウェハ・スケール
集積構造の高回路密度、高性能特性をもたらすことがで
きる集積回路実装構造の必要性がある。高性能バイポー
ラ・アプリケ−シロンのためウェハ・スケール集積性能
をエミュレートし、回路電力を低減し、したがって、冷
却の必要性を低減する必要性も存在する。インピーダン
ス制御され、かつ下側にある基板上に装着された個別の
半導体セグメント内に集積された複数の相互接続された
内部回路を有する集積回路実装構造を提供する必要性も
ある。個別の半導体セグメントの各々が、各個別セグメ
ント間の信号伝送のためのドライバおよびレシーバを実
質的に持たないか、または最小限度の数だけ（すなわち
、レットの法則により予測されるものよりも実質的に小
さい数だけ）有することが必要である。（しかし、異な
る下側基板上の集積回路間の通信のためには、レットの
法則に従った通常の数のドライバおよびレシーバが必要
とされる。）複数の電源から大量の電流を回路に供給し
、かつ低インダクタンス、低抵抗の電力分配を行なうこ
ともこのパッケージでは必要である。パッケージは、低
い結合ノイズ、ＤＣ降下、デルタＩノイズ、さらに、反
射により引き起こされるノイズ分を低減するための整合
されたインピーダンスを有さねばならない。
は高い冗長性の必要に苦しむことなくウェハ・スケール
集積構造の高回路密度、高性能特性をもたらすことがで
きる集積回路実装構造の必要性がある。高性能バイポー
ラ・アプリケ−シロンのためウェハ・スケール集積性能
をエミュレートし、回路電力を低減し、したがって、冷
却の必要性を低減する必要性も存在する。インピーダン
ス制御され、かつ下側にある基板上に装着された個別の
半導体セグメント内に集積された複数の相互接続された
内部回路を有する集積回路実装構造を提供する必要性も
ある。個別の半導体セグメントの各々が、各個別セグメ
ント間の信号伝送のためのドライバおよびレシーバを実
質的に持たないか、または最小限度の数だけ（すなわち
、レットの法則により予測されるものよりも実質的に小
さい数だけ）有することが必要である。（しかし、異な
る下側基板上の集積回路間の通信のためには、レットの
法則に従った通常の数のドライバおよびレシーバが必要
とされる。）複数の電源から大量の電流を回路に供給し
、かつ低インダクタンス、低抵抗の電力分配を行なうこ
ともこのパッケージでは必要である。パッケージは、低
い結合ノイズ、ＤＣ降下、デルタＩノイズ、さらに、反
射により引き起こされるノイズ分を低減するための整合
されたインピーダンスを有さねばならない。
下側にある基板が、その上にある各個別の半導体セグメ
ントの熱膨張係数にほぼ一致する必要もある。
ントの熱膨張係数にほぼ一致する必要もある。
Ｃ０発明が解決しようとする問題点
本発明の主な目的は、冗長方式を必要とすることなく高
い製造歩留まりを可能にしながら、高回路密度、高速特
性のウェハ・スケール集積をもたらすことができる集積
回路実装構造を提供することにある。
い製造歩留まりを可能にしながら、高回路密度、高速特
性のウェハ・スケール集積をもたらすことができる集積
回路実装構造を提供することにある。
もう１つの目的は、必要な回路電力を低減し、したがっ
て、冷却の必要性を低減する。ことにある。
て、冷却の必要性を低減する。ことにある。
もう１つの目的は、最少量のドライバおよびレシーバを
何する個別の半導体セグメント内に複数の内部回路を集
積させることにある。
何する個別の半導体セグメント内に複数の内部回路を集
積させることにある。
もう１つの目的は、パッケージ内で低い電気的ノイズ・
レベルを得ることにある。
レベルを得ることにある。
さらにもう１つの目的は、個別の半導体セグメントの熱
膨張係数を、セグメントが装着されている基板の熱膨張
係数に一致させることにある。
膨張係数を、セグメントが装着されている基板の熱膨張
係数に一致させることにある。
Ｄ０問題点を解決するための手段
本発明は、基板と、基板上に設けられた、複数の導電層
を含む配線構造体と、配線構造体の上部の導電層に結合
された、互いに近接して配置された個別の半導体セグメ
ントと、半導体セグメントの下の位置を含む、基板位置
に設けられた複数のフィードスルーと、半導体セグメン
ト内の内部回路に対する接続を与えるように導電層及び
フィードスルーを相互接続する手段とを有する集積回路
実装構造体を提供するものである。
を含む配線構造体と、配線構造体の上部の導電層に結合
された、互いに近接して配置された個別の半導体セグメ
ントと、半導体セグメントの下の位置を含む、基板位置
に設けられた複数のフィードスルーと、半導体セグメン
ト内の内部回路に対する接続を与えるように導電層及び
フィードスルーを相互接続する手段とを有する集積回路
実装構造体を提供するものである。
Ｅ、実施例
本発明のウェハ壷スケール集積をエミュレートするため
の好ましい構造は、モジュールまたはインターポーザの
形にすることができる構造を含む。
の好ましい構造は、モジュールまたはインターポーザの
形にすることができる構造を含む。
好ましくはシリコン、ガラスまたはセラミックである基
板がその上に導電層と絶縁層を交互に有する。内部回路
（すなわち、論理回路）が個別の半導体セグメント内に
集積され、これらのセグメントは最小限のすなわち、通
常のチップに対してレットの法則により要求されるより
もはるかに少ないドライバおよびレシーバをその中に含
む。個別の半導体セグメントは近接して配置され、最も
上の導電層に電気的に接続される。
板がその上に導電層と絶縁層を交互に有する。内部回路
（すなわち、論理回路）が個別の半導体セグメント内に
集積され、これらのセグメントは最小限のすなわち、通
常のチップに対してレットの法則により要求されるより
もはるかに少ないドライバおよびレシーバをその中に含
む。個別の半導体セグメントは近接して配置され、最も
上の導電層に電気的に接続される。
導電層の多くはパターン化された配線手段であり、パッ
ケージ内の最低の論理的しきい値電圧よりも実質的に小
さいノイズ電圧レベルをパッケージ内で維持するように
なされている。この静かな電気的環境は、レントの法則
により要求されるよりもはるかに少ない複数のドライバ
およびレシーバを有することを可能にする。配線手段は
次のような特徴を有するミー一信号線が少なくとも１本
の電力線により互いに分離された共面の電力および信号
線、および非常に低いインダクタンスの電力分配を与え
る３次元電力面。基板を貫通する電力および信号バイア
も、増強された電力分配をもたらすことにより、高性能
の一因となる。このパッケージの低ノイズ雰囲気では、
オフ・インターポーザ通信のため、またはインターポー
ザまたはモジュールにおける特別の長い経路のためにの
みドライバが必要とされる。モジュールという用語は、
本明細書で説明するウェハ・スケール集積エミュレーシ
ｅン構造が１つのキャップ付き基板で独立しているとき
にさらに適当であり、インターポーザという用語は、複
数の個別の半導体セグメントが組み合わされて非常に大
きなチップまたはウェハを機能的にエミュレートシ、複
数のインターポーザがもっと大きな基板上で組み合わさ
れてもっと大きなキャップ付きのモジュールを形成する
ときにさらに適当であることに留意されたい。
ケージ内の最低の論理的しきい値電圧よりも実質的に小
さいノイズ電圧レベルをパッケージ内で維持するように
なされている。この静かな電気的環境は、レントの法則
により要求されるよりもはるかに少ない複数のドライバ
およびレシーバを有することを可能にする。配線手段は
次のような特徴を有するミー一信号線が少なくとも１本
の電力線により互いに分離された共面の電力および信号
線、および非常に低いインダクタンスの電力分配を与え
る３次元電力面。基板を貫通する電力および信号バイア
も、増強された電力分配をもたらすことにより、高性能
の一因となる。このパッケージの低ノイズ雰囲気では、
オフ・インターポーザ通信のため、またはインターポー
ザまたはモジュールにおける特別の長い経路のためにの
みドライバが必要とされる。モジュールという用語は、
本明細書で説明するウェハ・スケール集積エミュレーシ
ｅン構造が１つのキャップ付き基板で独立しているとき
にさらに適当であり、インターポーザという用語は、複
数の個別の半導体セグメントが組み合わされて非常に大
きなチップまたはウェハを機能的にエミュレートシ、複
数のインターポーザがもっと大きな基板上で組み合わさ
れてもっと大きなキャップ付きのモジュールを形成する
ときにさらに適当であることに留意されたい。
ウェハ・スケール集積モジュールまたはインターポーザ
のための別の実施例では、基板はシリコンから作られ、
オフ・インターポーザ通信または特別の長い経路のため
必要とされるあらゆるドライバが基板自体に形成される
。従って、個別の半導体セグメントではドライバは全く
必要とされないであろう。ドライバ遅延が最小にされ、
密度が増大されるので、ドライバおよびレシーバを最小
限にすることは機械速度の向上に寄与する。ドライバお
よびレシーバの減少はまた、冷却の必要性を低減し、生
産的データ処理の大部分が行なわれる内部回路に対して
割り当てることが可能な面積を増大、させる。ＶＬＳＩ
システム用の中央プロセッサは、下側にあるモジュール
上に複数のインターポーザを組み合わせることにより構
成することができる。インターポーザ間の接続は一般に
はデカルコマニアにより行なわれる。
のための別の実施例では、基板はシリコンから作られ、
オフ・インターポーザ通信または特別の長い経路のため
必要とされるあらゆるドライバが基板自体に形成される
。従って、個別の半導体セグメントではドライバは全く
必要とされないであろう。ドライバ遅延が最小にされ、
密度が増大されるので、ドライバおよびレシーバを最小
限にすることは機械速度の向上に寄与する。ドライバお
よびレシーバの減少はまた、冷却の必要性を低減し、生
産的データ処理の大部分が行なわれる内部回路に対して
割り当てることが可能な面積を増大、させる。ＶＬＳＩ
システム用の中央プロセッサは、下側にあるモジュール
上に複数のインターポーザを組み合わせることにより構
成することができる。インターポーザ間の接続は一般に
はデカルコマニアにより行なわれる。
１１歳
第１図を参照すると、コンピュータ・システムの中央プ
ロセッサ１が、複数の集積回路担持構造体９を組み合わ
せることにより構成されている。
ロセッサ１が、複数の集積回路担持構造体９を組み合わ
せることにより構成されている。
第２図は、各構造体８の詳細を示すものである。
第２図を参照すると、各集積回路実装構造体９の好まし
い形はインターポーザである（すなわち、インターポー
ザは、２つの他の構造体、例えば、チップと多層セラミ
ックΦモジュールの間に配置される構造体である）。以
下において、インターポーザとしての集積回路実装構造
体９を検討するが、集積回路実装構造体９が独立のモジ
ュール等である場合にも、これらの教示が適用されるこ
とを理解されたい。インターポーザ・ベース１０は一般
的には、セラミック、ガラス、ガラス・セラミック等の
磨かれた上部表面を有する材料、モリブデン、タングス
テンまたはＣｕ Ｉ ｎＣｕ等の低膨張金属、または、
以下に説明する熱膨張整合の理由から好ましくはシリコ
ンである半導体から成る。ベース１０と相互接続層およ
び絶縁層の両方の頂部には、複数の個別の半導体セグメ
ント３２（すなわち、高性能バイポーラ回路Ｉ２Ｌ、Ｅ
ＣＬ等）が装着され、各個別の半導体セグメント３２は
複数の内部集積回路から成る。好ましい形態では、半導
体セグメントの各々には最小限のドライバおよびレシー
バがあるが、半導体セグメント３２に含まれる回路の圧
倒的大多数は内部回路である。オフチップ通信およびイ
ンターポーザ上における臨時の長い配線路に対して最小
限のドライバおよびレシーバがある。それにもかかわら
ず、本発明を用いれば、各半導体セグメント３２のため
必要とされるドライバおよびレシーバの数は、通常のチ
ップに必要なものよりもはるかに少ない。
い形はインターポーザである（すなわち、インターポー
ザは、２つの他の構造体、例えば、チップと多層セラミ
ックΦモジュールの間に配置される構造体である）。以
下において、インターポーザとしての集積回路実装構造
体９を検討するが、集積回路実装構造体９が独立のモジ
ュール等である場合にも、これらの教示が適用されるこ
とを理解されたい。インターポーザ・ベース１０は一般
的には、セラミック、ガラス、ガラス・セラミック等の
磨かれた上部表面を有する材料、モリブデン、タングス
テンまたはＣｕ Ｉ ｎＣｕ等の低膨張金属、または、
以下に説明する熱膨張整合の理由から好ましくはシリコ
ンである半導体から成る。ベース１０と相互接続層およ
び絶縁層の両方の頂部には、複数の個別の半導体セグメ
ント３２（すなわち、高性能バイポーラ回路Ｉ２Ｌ、Ｅ
ＣＬ等）が装着され、各個別の半導体セグメント３２は
複数の内部集積回路から成る。好ましい形態では、半導
体セグメントの各々には最小限のドライバおよびレシー
バがあるが、半導体セグメント３２に含まれる回路の圧
倒的大多数は内部回路である。オフチップ通信およびイ
ンターポーザ上における臨時の長い配線路に対して最小
限のドライバおよびレシーバがある。それにもかかわら
ず、本発明を用いれば、各半導体セグメント３２のため
必要とされるドライバおよびレシーバの数は、通常のチ
ップに必要なものよりもはるかに少ない。
通常のチップは内部回路、ドライバおよびレシーバから
成り、所定の数の内部回路にとって必要なドライバおよ
びレシーバと回路使用はレントの法′則により決定され
る。たとえば、各単位（すなわち、チップ）が１２００
０個の回路を有する９個の小さい単位（すなわち、３×
３個の通常のチップ・アレイ）を有する通常のインター
ポーザまたはモジュールを想定すると、通常のチップに
とって必要とされる全Ｉ１０は、完全な回路使用の５０
％の可能性（Ｋ＝２．４）と、レットの指数＝０．５７
を仮定すると、以下のようになる。
成り、所定の数の内部回路にとって必要なドライバおよ
びレシーバと回路使用はレントの法′則により決定され
る。たとえば、各単位（すなわち、チップ）が１２００
０個の回路を有する９個の小さい単位（すなわち、３×
３個の通常のチップ・アレイ）を有する通常のインター
ポーザまたはモジュールを想定すると、通常のチップに
とって必要とされる全Ｉ１０は、完全な回路使用の５０
％の可能性（Ｋ＝２．４）と、レットの指数＝０．５７
を仮定すると、以下のようになる。
レットの法則によりチップ当り必要とされるＩｌｏは、
２．４ （１２，０００）Ｏ・５７＝５０７Ｉ１０（チ
ップ当り）に等しい。９個のチップがあるので、通常の
モジュールまたはインターポーザにとって４５６３個の
Ｉｌｏが必要とされるであろう。通常のチップに対して
は、はぼ全ての出力がドライバを必要とし、はぼ全ての
入力がレシーバを必要とし、したがって、８個のチップ
に対して約４５６３個のドライバおよびレシーバが必要
とされるであろう。
２．４ （１２，０００）Ｏ・５７＝５０７Ｉ１０（チ
ップ当り）に等しい。９個のチップがあるので、通常の
モジュールまたはインターポーザにとって４５６３個の
Ｉｌｏが必要とされるであろう。通常のチップに対して
は、はぼ全ての出力がドライバを必要とし、はぼ全ての
入力がレシーバを必要とし、したがって、８個のチップ
に対して約４５６３個のドライバおよびレシーバが必要
とされるであろう。
しかし、９Ｘ１２，０００回路のより小さい単位（すな
わち、本発明における個別の半導体セグメント３２）が
相互接続されてより大きな１０８゜０００個の回路機能
エンティティを形成し、インタポーザまたはモジュール
構造内の配線がより小さい単位上の配線に電気的にほぼ
類似しており、インターポーザ上の回路間の通信にドラ
イバ増幅が必要とされないようにパッケージ内のノイズ
畳レベルが十分に低くなっているウェハ・スケール集積
型構造内に９個のより小さい単位が実装されるときは、
構造体Ｉ１０の総数は以下のようになる。
わち、本発明における個別の半導体セグメント３２）が
相互接続されてより大きな１０８゜０００個の回路機能
エンティティを形成し、インタポーザまたはモジュール
構造内の配線がより小さい単位上の配線に電気的にほぼ
類似しており、インターポーザ上の回路間の通信にドラ
イバ増幅が必要とされないようにパッケージ内のノイズ
畳レベルが十分に低くなっているウェハ・スケール集積
型構造内に９個のより小さい単位が実装されるときは、
構造体Ｉ１０の総数は以下のようになる。
２．４ （１０８，０００）０・５７＝１７７５Ｉ１０
（インターポーザまたはモジュール構造当り）したがっ
て、そのような構造を使用すれば、９個のチップに対し
て必要なドライバおよびレシーバは、１７７５個だけで
ある。したがって、９個の通常の１２，０００回路チッ
プを含む通常のパッケージで必要とされるドライバおよ
びレシーバの数と、９Ｘ１２，０００回路の半導体セグ
メント３２を含むウェハ・スケール集積構造をエミュレ
ートするインターポーザまたはモジュールの間の差は次
の通りである。
（インターポーザまたはモジュール構造当り）したがっ
て、そのような構造を使用すれば、９個のチップに対し
て必要なドライバおよびレシーバは、１７７５個だけで
ある。したがって、９個の通常の１２，０００回路チッ
プを含む通常のパッケージで必要とされるドライバおよ
びレシーバの数と、９Ｘ１２，０００回路の半導体セグ
メント３２を含むウェハ・スケール集積構造をエミュレ
ートするインターポーザまたはモジュールの間の差は次
の通りである。
通常のパンケージにおける
通常のチップに対して必要
とされるドライバ／レター
バの数とウェハ・スケール
集積エミュレーション・
パッケージにおいて必要と
されるドライバ／レシーバ
（上記例において）
したがって、パッケージで必要とされるドライバおよび
レシーバの全体的減少を示す要因に対する一般的な式は
次のように表わすことができる。
レシーバの全体的減少を示す要因に対する一般的な式は
次のように表わすことができる。
通常のパッケージで
必要とされるドライ
ウニ″。８ケー″集積 に［ΣＣ，］Ｒ＝ （ΣＣ，）
Ｒエミュレーシヨン・ （式２）パッ
ケージに対して 必要とされるドライ バ／レシーバの数 但し、Ｃｌ１１は実装構造上のｍ個のチップの各々にお
ける論理回路の数に等しい。
Ｒエミュレーシヨン・ （式２）パッ
ケージに対して 必要とされるドライ バ／レシーバの数 但し、Ｃｌ１１は実装構造上のｍ個のチップの各々にお
ける論理回路の数に等しい。
各小単位に対するドライバ／レシーバの減少を知るため
、通常のチップに対してレットの法則により通常必要と
されるドライバおよびレシーバの数を、次のように、式
２により計算された係数で除算する。
、通常のチップに対してレットの法則により通常必要と
されるドライバおよびレシーバの数を、次のように、式
２により計算された係数で除算する。
上記例から、通常の１２，０００回路チップに対する和
では、５０％の配線確率が所望され、レットの指数＝０
．５７であるときは、５０７個のドライバ／レシーバが
必要とされる。
では、５０％の配線確率が所望され、レットの指数＝０
．５７であるときは、５０７個のドライバ／レシーバが
必要とされる。
本発明のウェハ・スケール集積エミュレーシロン・パッ
ケージが使用されるときは、加重平均ベースで必要とさ
れるドライバ／レシーバの数ハ５０７／２．５＝２０２
ドライバ／レシーバ（小単位当り）となる。
ケージが使用されるときは、加重平均ベースで必要とさ
れるドライバ／レシーバの数ハ５０７／２．５＝２０２
ドライバ／レシーバ（小単位当り）となる。
各小単位におけるこれらの約２０２個のドライバ／レシ
ーバの大部分はオフ・インターポーザ信号通信用である
。
ーバの大部分はオフ・インターポーザ信号通信用である
。
合計１０８，０００個の回路に等しい１２，０００個の
論理回路を各々存する９個の同等のチップまたは半導体
セグメント３２のグループを設ける代りに、別の例とし
て、各構造体９に、次のようなさまざまな回路数を有す
る９個のチップまたは半導体セグメントを設ける。
論理回路を各々存する９個の同等のチップまたは半導体
セグメント３２のグループを設ける代りに、別の例とし
て、各構造体９に、次のようなさまざまな回路数を有す
る９個のチップまたは半導体セグメントを設ける。
９．０００回路のもの２個
１ｓ、ｏｏｏ回路のもの２個
１５．０００回路のもの２個
ｅ、ｏｏｏ回路のもの２個
１２．０００回路のもの１個
レットの指数＝０．５７と仮定すると、９個の通常のチ
ップに対してレットの法則（式１参照）にしたがって必
要とされるドライバおよびレシーバの合計数はほぼ４４
８３になるであろう。式２を適用すると、本発明の９個
の半導体セグメントの全てに対するドライバ／レシーバ
はほぼ２．５分の１に減少する。ドライバおよびレシー
バの数の減少は、半導体セグメント３２間の相互接続が
単一のセグメント上の相互接続に類似するようになった
電気的環境を有する構造上で半導体セグメント３２を相
互接続することにより可能であり、パッケージ内の全体
的ノイズΦレベル（すなわち、結合ノイズ、デルタ！ノ
イズ、反射、ＤＣ降下およびランダム・ノイズ）は非常
に低いレベルにあるので、パッケージ内の回路が誤って
スイッチングされることはない。
ップに対してレットの法則（式１参照）にしたがって必
要とされるドライバおよびレシーバの合計数はほぼ４４
８３になるであろう。式２を適用すると、本発明の９個
の半導体セグメントの全てに対するドライバ／レシーバ
はほぼ２．５分の１に減少する。ドライバおよびレシー
バの数の減少は、半導体セグメント３２間の相互接続が
単一のセグメント上の相互接続に類似するようになった
電気的環境を有する構造上で半導体セグメント３２を相
互接続することにより可能であり、パッケージ内の全体
的ノイズΦレベル（すなわち、結合ノイズ、デルタ！ノ
イズ、反射、ＤＣ降下およびランダム・ノイズ）は非常
に低いレベルにあるので、パッケージ内の回路が誤って
スイッチングされることはない。
このウェハ・スケール集積エミュレーシ１ン・パッケー
ジに存在する非常に静かな電気的環境はドライバ／レシ
ーバの総数のそのような減少にとっての絶対要件である
。第２図に示し、以下に説明する構造は、各インターポ
ーザ９が大きなウェハ・スケール集積チップまたはウェ
ハを電気的にエミュレートすることができるようになっ
たそのような環境をもたらし、対応する減少された数の
ドライバおよびレシーバを各半導体セグメント３２上に
有する。パッケージ内の非常に静かな環境のため、この
構造は高い論理しきい値電圧対ノイズ比を有する。この
構造はまた、低い静電容量および抵抗を有するので、た
とえパッケージ内の最低の論理しきい値電圧レベルを考
慮しても、大部分の場合、ドライバ増幅は必要とされな
い。
ジに存在する非常に静かな電気的環境はドライバ／レシ
ーバの総数のそのような減少にとっての絶対要件である
。第２図に示し、以下に説明する構造は、各インターポ
ーザ９が大きなウェハ・スケール集積チップまたはウェ
ハを電気的にエミュレートすることができるようになっ
たそのような環境をもたらし、対応する減少された数の
ドライバおよびレシーバを各半導体セグメント３２上に
有する。パッケージ内の非常に静かな環境のため、この
構造は高い論理しきい値電圧対ノイズ比を有する。この
構造はまた、低い静電容量および抵抗を有するので、た
とえパッケージ内の最低の論理しきい値電圧レベルを考
慮しても、大部分の場合、ドライバ増幅は必要とされな
い。
第２図を参照すると、モノリシック集積回路構造の性能
が得られるように、個別の半導体セグメント３２は互い
に十分接近して配置されねばならない。好ましくは、半
導体セグメントは半導体セグメントの寸法よりも１桁小
さい、ミリメートル以下の間隔で配置され、小さな（好
ましくは約１−３ミル）はんだボール３４でインターポ
ーザ９の頂部に装着される。この実施例における個別の
半導体セグメント３２は主として内部回路と最小限の数
のドライバおよびレシーバから成る。個別の半導体セグ
メント３２上の大部分のドライバおよびレシーバは、イ
ンターポーザ９上で必要とされる臨時の長い配線路か、
またはオフ・インターポーザ信号通信のいずれかのため
のものである。個別の半導体セグメント３２上には非常
に微細な配線２７があり、半導体セグメント３２内の周
域的配線に対しては１−２ミクロンの範囲にあることが
□好ましい。個別の半導体セグメント３２ははんだボー
ル３４および薄膜配線層１７．１９．２３．２５を介し
て互いに結合される。これらの配線層は任意の導電性材
料、好ましくは銅から成ることが可能である。導電性線
路間およびその周囲の絶縁体４４は、好ましくは、低誘
電率の材料であり、最も好ましくは、ポリイミドである
。はんだボールは、半導体セグメント３２上の内部回路
とインターポーザ９の配線との間のインピーダンスがほ
ぼ一定であって、内部回路グループが実質的にドライバ
およびレシーバを伴わずにインターポーザと通信できる
ようにするように、小さくなければならない。好ましい
形態では、はんだボール３４は１−３ミルの直径である
。この寸法範囲では、はんだ接合は薄膜スタッドまたは
金属充填バイアに電気的に類似しており、したがって、
半導体セグメント間の配線路が電気的に連続であるよう
に見えるようにする一因となっている。半導体セグメン
ト３２の内部回路の大部分は配線層２３および２５によ
り互いに配線され、これらの配線層の配線はＸおよびＹ
方向にそれぞれ延びることが好ましい。配線レベル２３
および２５の下には基準面２１があり、基準面２１はそ
の上の配線２３．２５およびその下の配線１７．１９に
対する基準として働き、さらに、上部配線レベルにおけ
るＸおよびＹ配線２３．２５をその下のＸおよびＹ配線
１７．１９から遮蔽する。基準面２１の下には、好まし
くはＸおよびＹ方向にそれぞれ延びる長距離接続配線層
１７および１９がある。長距離配線は、信号をインター
ポーザ９の周辺に向かわせるための、さらにオフ・イン
ターポーザ通信のための高導電度の配線路をもたらす。
が得られるように、個別の半導体セグメント３２は互い
に十分接近して配置されねばならない。好ましくは、半
導体セグメントは半導体セグメントの寸法よりも１桁小
さい、ミリメートル以下の間隔で配置され、小さな（好
ましくは約１−３ミル）はんだボール３４でインターポ
ーザ９の頂部に装着される。この実施例における個別の
半導体セグメント３２は主として内部回路と最小限の数
のドライバおよびレシーバから成る。個別の半導体セグ
メント３２上の大部分のドライバおよびレシーバは、イ
ンターポーザ９上で必要とされる臨時の長い配線路か、
またはオフ・インターポーザ信号通信のいずれかのため
のものである。個別の半導体セグメント３２上には非常
に微細な配線２７があり、半導体セグメント３２内の周
域的配線に対しては１−２ミクロンの範囲にあることが
□好ましい。個別の半導体セグメント３２ははんだボー
ル３４および薄膜配線層１７．１９．２３．２５を介し
て互いに結合される。これらの配線層は任意の導電性材
料、好ましくは銅から成ることが可能である。導電性線
路間およびその周囲の絶縁体４４は、好ましくは、低誘
電率の材料であり、最も好ましくは、ポリイミドである
。はんだボールは、半導体セグメント３２上の内部回路
とインターポーザ９の配線との間のインピーダンスがほ
ぼ一定であって、内部回路グループが実質的にドライバ
およびレシーバを伴わずにインターポーザと通信できる
ようにするように、小さくなければならない。好ましい
形態では、はんだボール３４は１−３ミルの直径である
。この寸法範囲では、はんだ接合は薄膜スタッドまたは
金属充填バイアに電気的に類似しており、したがって、
半導体セグメント間の配線路が電気的に連続であるよう
に見えるようにする一因となっている。半導体セグメン
ト３２の内部回路の大部分は配線層２３および２５によ
り互いに配線され、これらの配線層の配線はＸおよびＹ
方向にそれぞれ延びることが好ましい。配線レベル２３
および２５の下には基準面２１があり、基準面２１はそ
の上の配線２３．２５およびその下の配線１７．１９に
対する基準として働き、さらに、上部配線レベルにおけ
るＸおよびＹ配線２３．２５をその下のＸおよびＹ配線
１７．１９から遮蔽する。基準面２１の下には、好まし
くはＸおよびＹ方向にそれぞれ延びる長距離接続配線層
１７および１９がある。長距離配線は、信号をインター
ポーザ９の周辺に向かわせるための、さらにオフ・イン
ターポーザ通信のための高導電度の配線路をもたらす。
配線層１７の下には下方基準面１５がある。上記配線層
の間の垂直相互接続１４は一般的には、通常の薄膜バイ
ア技術により作られる。このパッケージがドライバおよ
びレシーバなしでｒオン・インターポーザ」信号伝送の
大部分を実行するためには、デバイスに対する論理しき
い値電圧レベルがパッケージ内の全体的ノイズ書レベル
よりもはるかに高いことが必要である。考慮すべき重要
な要素は結合ノイズ、線路抵抗（すなわち、ＤＣ降下）
、デルタＩノイズおよび反射の影響である゛。非常に低
いノイズ・レベルをもたらす好ましい配線構造についで
以下に説明する。大部分のドライバおよびレシーバなし
で動作するために必要とされる電気的環境に対する寄与
に加えて、これらの配線構造は製造が容易であり、高い
歩留まりをもたらす。
の間の垂直相互接続１４は一般的には、通常の薄膜バイ
ア技術により作られる。このパッケージがドライバおよ
びレシーバなしでｒオン・インターポーザ」信号伝送の
大部分を実行するためには、デバイスに対する論理しき
い値電圧レベルがパッケージ内の全体的ノイズ書レベル
よりもはるかに高いことが必要である。考慮すべき重要
な要素は結合ノイズ、線路抵抗（すなわち、ＤＣ降下）
、デルタＩノイズおよび反射の影響である゛。非常に低
いノイズ・レベルをもたらす好ましい配線構造についで
以下に説明する。大部分のドライバおよびレシーバなし
で動作するために必要とされる電気的環境に対する寄与
に加えて、これらの配線構造は製造が容易であり、高い
歩留まりをもたらす。
好ましい薄膜配線の特定の寸法はインターポーザ９、導
電性材料、所望される特定のアプリケージジンおよび密
度の関数であることに留意されたい。約１インチ平方と
５インチ平方の間の寸法を有し、高性能バイポーラ回路
を支持し、銅配線および非常に高い密度（すなわち、１
０ミクロン・ピッチで５ミクロンの線）を有するインタ
ーポーザに対して次の寸法が適用されることが好ましい
。
電性材料、所望される特定のアプリケージジンおよび密
度の関数であることに留意されたい。約１インチ平方と
５インチ平方の間の寸法を有し、高性能バイポーラ回路
を支持し、銅配線および非常に高い密度（すなわち、１
０ミクロン・ピッチで５ミクロンの線）を有するインタ
ーポーザに対して次の寸法が適用されることが好ましい
。
Ｘ−Ｙ配線層２５．２３は一般的には、約３−１０ミク
ロン程度の幅、好ましくは約５ミクロンの幅で、約３−
１０ミクロンの高さ、好ましくは４−５ミクロンの高さ
である。第４図を参照すると、層２５．２３上の線全体
に渡って伝わる信号が増幅のためのドライバを必要とし
ないためには、各層上の配線がそれぞれ選択的信号線４
７．４７Ａおよび電力線４５．４５Ａ１４Ｂ、４θＡ１
４８．４８Ａを含み、同じ平面上の隣接する２本の信号
線４７．４７Ａの間に電力線４５．４５Ａ、４８．４８
Ａ、４８．４８Ａが間挿されて、直接隣接しないのが好
ましい。層２５．２３では、各線４７．４７Ａは信号線
を表わし、線４５．４５Ａ、４８．４６Ａ１４８．４８
Ａの各々は電力線（通常は異なる電圧レベルの）を表わ
す。線４５Ａ１４６Ａ１４７Ａ１４８ＡはＸ配線層２３
上にあり、一方、線４５．４Ｂ、４７．４８はＹ配線層
２５上にある。これらの線は所望のどのような電圧レベ
ルでもよく、さらに、全て同じ電圧レベルでもよいが、
好ましい実施例では、パッケージは、３つの異なる動作
電圧を存する高性能バイポーラ・デバイス用である。各
層２５．２３上の交互の信号線および電力線に加えて、
３次元電力面が静かな電気的環境の一因となる。３次元
電力面は層２３および２５からの複数の相互接続された
ＸおよびＹ電力線を含み、これは第４図に最もよく示さ
れている。
ロン程度の幅、好ましくは約５ミクロンの幅で、約３−
１０ミクロンの高さ、好ましくは４−５ミクロンの高さ
である。第４図を参照すると、層２５．２３上の線全体
に渡って伝わる信号が増幅のためのドライバを必要とし
ないためには、各層上の配線がそれぞれ選択的信号線４
７．４７Ａおよび電力線４５．４５Ａ１４Ｂ、４θＡ１
４８．４８Ａを含み、同じ平面上の隣接する２本の信号
線４７．４７Ａの間に電力線４５．４５Ａ、４８．４８
Ａ、４８．４８Ａが間挿されて、直接隣接しないのが好
ましい。層２５．２３では、各線４７．４７Ａは信号線
を表わし、線４５．４５Ａ、４８．４６Ａ１４８．４８
Ａの各々は電力線（通常は異なる電圧レベルの）を表わ
す。線４５Ａ１４６Ａ１４７Ａ１４８ＡはＸ配線層２３
上にあり、一方、線４５．４Ｂ、４７．４８はＹ配線層
２５上にある。これらの線は所望のどのような電圧レベ
ルでもよく、さらに、全て同じ電圧レベルでもよいが、
好ましい実施例では、パッケージは、３つの異なる動作
電圧を存する高性能バイポーラ・デバイス用である。各
層２５．２３上の交互の信号線および電力線に加えて、
３次元電力面が静かな電気的環境の一因となる。３次元
電力面は層２３および２５からの複数の相互接続された
ＸおよびＹ電力線を含み、これは第４図に最もよく示さ
れている。
Ｘ方向配線レベル２３上の同じ電圧レベル（すなわち、
電圧レベル１）の電圧線のほぼ全てはＹ方向配線レベル
２５上の同じ電圧レベル（すなわち、この場合も電圧レ
ベル１）の電力線のほぼ全てと相互接続される。他の電
圧レベルの電力線も同じ方法で相互接続される。配線層
２５および２３上の電力線４５．４５Ａ１４Ｂ、４８Ａ
１４８．４８Ａは３つの電圧レベル、すなわち、それぞ
れ電圧１、電圧２および電圧３における電力線を表わす
。したがって、Ｘ配線層２３のほぼ全ての電力線４５Ａ
はＹ配線層２５のほぼ全ての電力線４５と相互接続され
、層２３のほぼ全ての電力線４６Ａは層２５のほぼ全て
の電力線４６と相互接続され以下同様である。交互の信
号および電力線と組み合わされて、３次元電力面は実質
的に結合ノイズをもたらさず、全体として非常に低いノ
イズと低抵抗の電力分配をもたらすので、各インターポ
ーザ９上の半導体セグメント３２の大部分の間にはドラ
イバおよびレシーバはなくてもよい。′この構造は高性
能アプリケージジン、一般的には、内部回路のための複
数の動作電圧レベルを必要とするバイポーラ・アプリケ
ージ冒ンまたはバイポーラ／ＣＭＯ８結合アプリケ−シ
ロンにおいてウェハ優スケール集積性能を実現する。高
性能および上記利点を得るためには、周辺部からの配電
は許容できない。許容できない主な理由は、比較的大き
な実装構造の周辺から電力が分配されねばならない場合
は、高速回路の高レベルの集積を実現することができな
いからである。したがって、半導体セグメント上のデバ
イスに伝えられる電力の大部分は、好ましくは半導体セ
グメント３２の各々の下側に配置された電力バイアのエ
リアΦアレイの形で伝えられる。それらの電力バイアは
誘導性の配線長を短くシ、本発明の配線手段との組合せ
で電力分配機能を向上させ、ノイズおよび電力要件を低
減させる。好ましい形態では、複数の信号フィードスル
ー２４および電力フィードスルー１８が基板１０に設け
られる。基板１０がシリコンから成る好ましい実施例で
は、はぼ全ての電力フィードスルー１６のアレイか、ま
たは電力フィードスルー１６および信号フィードスルー
２４の両方のアレイが、このパッケージ構造の残りの要
素について説明している以下の記載に従って形成される
。
電圧レベル１）の電圧線のほぼ全てはＹ方向配線レベル
２５上の同じ電圧レベル（すなわち、この場合も電圧レ
ベル１）の電力線のほぼ全てと相互接続される。他の電
圧レベルの電力線も同じ方法で相互接続される。配線層
２５および２３上の電力線４５．４５Ａ１４Ｂ、４８Ａ
１４８．４８Ａは３つの電圧レベル、すなわち、それぞ
れ電圧１、電圧２および電圧３における電力線を表わす
。したがって、Ｘ配線層２３のほぼ全ての電力線４５Ａ
はＹ配線層２５のほぼ全ての電力線４５と相互接続され
、層２３のほぼ全ての電力線４６Ａは層２５のほぼ全て
の電力線４６と相互接続され以下同様である。交互の信
号および電力線と組み合わされて、３次元電力面は実質
的に結合ノイズをもたらさず、全体として非常に低いノ
イズと低抵抗の電力分配をもたらすので、各インターポ
ーザ９上の半導体セグメント３２の大部分の間にはドラ
イバおよびレシーバはなくてもよい。′この構造は高性
能アプリケージジン、一般的には、内部回路のための複
数の動作電圧レベルを必要とするバイポーラ・アプリケ
ージ冒ンまたはバイポーラ／ＣＭＯ８結合アプリケ−シ
ロンにおいてウェハ優スケール集積性能を実現する。高
性能および上記利点を得るためには、周辺部からの配電
は許容できない。許容できない主な理由は、比較的大き
な実装構造の周辺から電力が分配されねばならない場合
は、高速回路の高レベルの集積を実現することができな
いからである。したがって、半導体セグメント上のデバ
イスに伝えられる電力の大部分は、好ましくは半導体セ
グメント３２の各々の下側に配置された電力バイアのエ
リアΦアレイの形で伝えられる。それらの電力バイアは
誘導性の配線長を短くシ、本発明の配線手段との組合せ
で電力分配機能を向上させ、ノイズおよび電力要件を低
減させる。好ましい形態では、複数の信号フィードスル
ー２４および電力フィードスルー１８が基板１０に設け
られる。基板１０がシリコンから成る好ましい実施例で
は、はぼ全ての電力フィードスルー１６のアレイか、ま
たは電力フィードスルー１６および信号フィードスルー
２４の両方のアレイが、このパッケージ構造の残りの要
素について説明している以下の記載に従って形成される
。
電力フィードスルー１６のアレイ、または好ましい電力
１６および信号１４フイードスルーの組み合わせに加え
て、半導体セグメント３２が互いに接近することが必要
とされる。高性能アプリケーシヨンに対しては、半導体
セグメント３２は半導体セグメントの寸法よりも１相手
さい間隔で（し゛ ンガ壁の配列のように）配置さ
れるのが好ましい。
１６および信号１４フイードスルーの組み合わせに加え
て、半導体セグメント３２が互いに接近することが必要
とされる。高性能アプリケーシヨンに対しては、半導体
セグメント３２は半導体セグメントの寸法よりも１相手
さい間隔で（し゛ ンガ壁の配列のように）配置さ
れるのが好ましい。
このことは密度および速度を増大させると共に、異なる
半導体セグメント３２上の内部回路間のドライバレス通
信を増強する。
半導体セグメント３２上の内部回路間のドライバレス通
信を増強する。
多（の高性能アプリケージ１ンはまた、各インターポー
ザまたはモジュール９の末端における半導体セグメント
上の回路間の信号通信を必要とする。場合によっては、
ドライバが必要となる。しかし、その数はレットの法則
により要求されるよりもはるかに少ない。低ノイズの配
線手段、近接配置された半導体セグメント３２、フィー
ドスルー１６．２４にかかわらず、インターポーザまた
はモジュール９の末端における回路間の長距離通信のた
め、層２３および２５の配線に対する配線が必要とされ
る。長距離接続配線１７および１９は通常はＸ−Ｙ配線
対である。これらの線は、銅の導体と上述の寸法を想定
すると、約１０−２０ミクロンの幅と、約１０−２０ミ
クロンの高さであることが望ましい。このことは、イン
ターポーザ９が隣接のインターポーザか、またはこれら
のインターポーザが装着されている基板１０に接続され
る場合、あるいは特別の長いオン・インタ−ポーザが用
いられる場合に、長い伝送路に適した導電率をもたらす
。
ザまたはモジュール９の末端における半導体セグメント
上の回路間の信号通信を必要とする。場合によっては、
ドライバが必要となる。しかし、その数はレットの法則
により要求されるよりもはるかに少ない。低ノイズの配
線手段、近接配置された半導体セグメント３２、フィー
ドスルー１６．２４にかかわらず、インターポーザまた
はモジュール９の末端における回路間の長距離通信のた
め、層２３および２５の配線に対する配線が必要とされ
る。長距離接続配線１７および１９は通常はＸ−Ｙ配線
対である。これらの線は、銅の導体と上述の寸法を想定
すると、約１０−２０ミクロンの幅と、約１０−２０ミ
クロンの高さであることが望ましい。このことは、イン
ターポーザ９が隣接のインターポーザか、またはこれら
のインターポーザが装着されている基板１０に接続され
る場合、あるいは特別の長いオン・インタ−ポーザが用
いられる場合に、長い伝送路に適した導電率をもたらす
。
上述のように、基板１０はシリコンであることが好まし
い。基板１０がシリコンである主な理由は、半導体セグ
メント３２上の小さなはんだボールは応力に対して非常
に敏感であり、半導体セグメント３２と基板１０の間の
熱膨張係数の不一致による障害を生じ易い。はんだボー
ルが小さくなればなるほど、熱誘導応力が接続障害を生
じる可能性が大きくなる。半導体セグメント３２の大部
分はシリコンから作られているので、基板１０がシリコ
ン・セグメント３２に一致した場合は、小さなはんだボ
ールは、加熱および冷却期間中における半導体セグメン
トの熱的状態変化の際にほとんど問題を生じない。イン
ターポーザ９の底部には、好ましくは５−１５ミルの範
囲にある大きなはんだボール３０があることが好ましい
。
い。基板１０がシリコンである主な理由は、半導体セグ
メント３２上の小さなはんだボールは応力に対して非常
に敏感であり、半導体セグメント３２と基板１０の間の
熱膨張係数の不一致による障害を生じ易い。はんだボー
ルが小さくなればなるほど、熱誘導応力が接続障害を生
じる可能性が大きくなる。半導体セグメント３２の大部
分はシリコンから作られているので、基板１０がシリコ
ン・セグメント３２に一致した場合は、小さなはんだボ
ールは、加熱および冷却期間中における半導体セグメン
トの熱的状態変化の際にほとんど問題を生じない。イン
ターポーザ９の底部には、好ましくは５−１５ミルの範
囲にある大きなはんだボール３０があることが好ましい
。
電力および信号フィードスルー１６および２４はそれぞ
れベース１０を貫通して形成され、金属で満たされる。
れベース１０を貫通して形成され、金属で満たされる。
しかし、ベース基板１０として半導体が使用されず、基
板が誘電体、たとえば、セラミックから成る実施例では
、バイアは単純な金属充填バイアでよいことに留意され
たい。しかし、シリコン等の半導体が使用されている好
ましい実施例では、半導体本体中の金属バイアを通って
伝わるとき信号は通常減衰するので、以下に説明する電
力および信号フィードスルー１８．２４が必要となる。
板が誘電体、たとえば、セラミックから成る実施例では
、バイアは単純な金属充填バイアでよいことに留意され
たい。しかし、シリコン等の半導体が使用されている好
ましい実施例では、半導体本体中の金属バイアを通って
伝わるとき信号は通常減衰するので、以下に説明する電
力および信号フィードスルー１８．２４が必要となる。
電力バイア１６に対しては、半導体、すなわち、シリコ
ンからの分離はほとんど必要ではなく、シたがって、金
属とシリコンの間には誘電体はほとんど必要ない。事実
、半導体ベース１０が強くドープされている場合は、組
み合わされた電力フィードスルーと半導体本体１０（強
くドープされていれば）は電源減結合コンデンサとして
働くので、性能の見地からは、絶縁を少なくすることが
望ましい。したがって、金属１８が通常の手段（すなわ
ち、めっき、化学蒸着法（ｃＶＤ）、選択的タングステ
ンＣＶＤ１など）により孔を介して堆積され、金属を取
り巻く層２０は窒化物または酸化物等の薄い誘電体とな
る。誘電層２０を取り巻く層２２は、電力バイア１６の
どれかが互いに短絡するのを防ぐための接合分離拡散で
あることが好ましい。接合分離は通常の手段により実現
される。たとえば、Ｎ型バルク嗜シリコン基板１０を有
する場合は、層２２は孔におけるＰ拡散であり、Ｎ型バ
ルク・シリコン基板はパッケージ内の最も正の電圧レベ
ルで電力を供給される。信号フィードスルー２４に関し
ては、電力バイアについて説明したのと基本的に同様な
接合分離５３および薄い酸化物または窒化物の誘電体層
２８がある。しかし、さらに、信号を失わないために、
厚い低膨張誘電体５１、すなわち低膨張ポリイミドが金
属２６を取り巻いている。バイア２４は単一バイアであ
るので、通過する電流は比較的小さく、金属２６の直径
は金属１８よりも小さくてよい。すなわち、金属１８の
好ましい直径は約４−１０ミルであり、一方、金属２６
の好ましい直径は約２−５ミルである。金属１８．２８
はタングステンまたはインパール等の低膨−金属である
ことが好ましい。
ンからの分離はほとんど必要ではなく、シたがって、金
属とシリコンの間には誘電体はほとんど必要ない。事実
、半導体ベース１０が強くドープされている場合は、組
み合わされた電力フィードスルーと半導体本体１０（強
くドープされていれば）は電源減結合コンデンサとして
働くので、性能の見地からは、絶縁を少なくすることが
望ましい。したがって、金属１８が通常の手段（すなわ
ち、めっき、化学蒸着法（ｃＶＤ）、選択的タングステ
ンＣＶＤ１など）により孔を介して堆積され、金属を取
り巻く層２０は窒化物または酸化物等の薄い誘電体とな
る。誘電層２０を取り巻く層２２は、電力バイア１６の
どれかが互いに短絡するのを防ぐための接合分離拡散で
あることが好ましい。接合分離は通常の手段により実現
される。たとえば、Ｎ型バルク嗜シリコン基板１０を有
する場合は、層２２は孔におけるＰ拡散であり、Ｎ型バ
ルク・シリコン基板はパッケージ内の最も正の電圧レベ
ルで電力を供給される。信号フィードスルー２４に関し
ては、電力バイアについて説明したのと基本的に同様な
接合分離５３および薄い酸化物または窒化物の誘電体層
２８がある。しかし、さらに、信号を失わないために、
厚い低膨張誘電体５１、すなわち低膨張ポリイミドが金
属２６を取り巻いている。バイア２４は単一バイアであ
るので、通過する電流は比較的小さく、金属２６の直径
は金属１８よりも小さくてよい。すなわち、金属１８の
好ましい直径は約４−１０ミルであり、一方、金属２６
の好ましい直径は約２−５ミルである。金属１８．２８
はタングステンまたはインパール等の低膨−金属である
ことが好ましい。
シリコン・ベース１０の下側に、電力面１１が示されて
いる。機能的には、これらの面は基板１０の上側または
下側のいずれにあってもよいが、ベース基板はゆがむ恐
れが少ないので、構造上の観点から、これらの面はベー
ス基板の下側にあることが一層効率的である。これらの
電力面は半導体セグメント３２上の集積回路のための周
域的電力面である。電力面の電圧レベルは、バイポーラ
・アプリケージジンで使用される通常の電圧のいずれで
もよい。好ましくは、半導体セグメント３２に接近して
複数の薄い金属コンデンサ１３がある。
いる。機能的には、これらの面は基板１０の上側または
下側のいずれにあってもよいが、ベース基板はゆがむ恐
れが少ないので、構造上の観点から、これらの面はベー
ス基板の下側にあることが一層効率的である。これらの
電力面は半導体セグメント３２上の集積回路のための周
域的電力面である。電力面の電圧レベルは、バイポーラ
・アプリケージジンで使用される通常の電圧のいずれで
もよい。好ましくは、半導体セグメント３２に接近して
複数の薄い金属コンデンサ１３がある。
これらはパッケージと一体のプレーナ薄膜コンデンサで
あり、個々のバイア１８における電源をパッケージ内の
電力面のどれかに対して減結合する。
あり、個々のバイア１８における電源をパッケージ内の
電力面のどれかに対して減結合する。
各コンデンサは、好ましくは、一層の金属から成り、コ
ンデンサの各々はリフトオフ等の通常の薄膜技術で作成
される。適当な薄膜コンデンサの一例が米国特許第４４
７１４０５号に記載されている。コンデンサはウェハ・
スケール集積回路に非常に接近して配置され、スイッチ
ング・ドライバと電源減結合コンデンサの間には短い誘
導性接続 ゛があるので、このパッケージのウェハ・
スケール集積能力に寄与する。薄膜コンデンサと電力面
の何れかとの間の誘電体４２は比較的高誘電性の材料で
あり、したがって、電源間に高い静電容量を生じる。誘
電体４２の一例は、約１０および２０の間の誘電率を有
する窒化物である。金属充填バイア１２は、電力面１１
を貫通する細い充填バイアである。大きなはんだボール
３０はインターポーザを支持基板８（第１図参照）に接
合する。支持基板８ははんだ接合可能な任意の適当な材
料でよいが、好ましくは、基板はセラミック材または多
層セラミック基板等の実装型基板から成る。
ンデンサの各々はリフトオフ等の通常の薄膜技術で作成
される。適当な薄膜コンデンサの一例が米国特許第４４
７１４０５号に記載されている。コンデンサはウェハ・
スケール集積回路に非常に接近して配置され、スイッチ
ング・ドライバと電源減結合コンデンサの間には短い誘
導性接続 ゛があるので、このパッケージのウェハ・
スケール集積能力に寄与する。薄膜コンデンサと電力面
の何れかとの間の誘電体４２は比較的高誘電性の材料で
あり、したがって、電源間に高い静電容量を生じる。誘
電体４２の一例は、約１０および２０の間の誘電率を有
する窒化物である。金属充填バイア１２は、電力面１１
を貫通する細い充填バイアである。大きなはんだボール
３０はインターポーザを支持基板８（第１図参照）に接
合する。支持基板８ははんだ接合可能な任意の適当な材
料でよいが、好ましくは、基板はセラミック材または多
層セラミック基板等の実装型基板から成る。
この好ましい構造は、半導体セグメント３２のクラスタ
が現存するどのＶＬＳ Ｉデバイスよりもはるかに大き
い非常に大きな集積回路グループのように働くことを可
能にする。セグメント３２の数と各セグメントの回路密
度に応じて、主として、通常のモジュールまたはインタ
ーポーザ上のドライバおよびレシーバ・スイッチングと
通常関連する遅延がなく、さらに半導体セグメント３２
と通信する高速内部回路と同じインターポーザ９上の別
の半導体セグメント３２と通信する高速内部回路の間に
は非常に小さな相違しかないという理由で、高速信号伝
送を伴う高密度ウェハ・スケール集積構造をエミュレー
トすることができる。上述のように相互接続された半導
体セグメント３２は実質的にウェハ・スケール集積構造
の性能をもたらす。上記性能および動作については、以
下の好ましい実施例の動作の項で説明する。
が現存するどのＶＬＳ Ｉデバイスよりもはるかに大き
い非常に大きな集積回路グループのように働くことを可
能にする。セグメント３２の数と各セグメントの回路密
度に応じて、主として、通常のモジュールまたはインタ
ーポーザ上のドライバおよびレシーバ・スイッチングと
通常関連する遅延がなく、さらに半導体セグメント３２
と通信する高速内部回路と同じインターポーザ９上の別
の半導体セグメント３２と通信する高速内部回路の間に
は非常に小さな相違しかないという理由で、高速信号伝
送を伴う高密度ウェハ・スケール集積構造をエミュレー
トすることができる。上述のように相互接続された半導
体セグメント３２は実質的にウェハ・スケール集積構造
の性能をもたらす。上記性能および動作については、以
下の好ましい実施例の動作の項で説明する。
第８図は、インターポーザに対する別の実施例を示す。
この実施例では、オフ・インターポーザ・ドライバが半
導体セグメント３２１自体の上に配置されず、その代わ
りに、オフ・インターポーザΦドライバ４９°がシリコ
ン基板１０’の周辺に配置され、シリコン基板自体に組
み込まれている。
導体セグメント３２１自体の上に配置されず、その代わ
りに、オフ・インターポーザΦドライバ４９°がシリコ
ン基板１０’の周辺に配置され、シリコン基板自体に組
み込まれている。
ドライバおよびレシーバなしにはインターポーザ配線が
処理することができない特別の長いオン０インターポー
ザ配線またはオフ・インターポーザ通信に必要なドライ
バは、通常のフォトリングラフィ、エツチング、ドーピ
ング、メタライゼーションおよび誘電性付着等の通常の
半導体処理手段により半導体ベース１０’に形成される
。この実施例では、長距離接続配線１７１および１θ“
はもはや最初の実施例におけるほど高導電性である必要
はない。何故ならば、ドライバはオフ−インターポーザ
転送媒体（すなわち、第１図に示し、以下に説明するデ
カルコマニア）に一層接近して＆ｉされ、ドライバ４９
°以後に移動・する距離は相当小さく、シたがって、１
０ないし１５ミクロンの厚みの範囲にあった線は相当薄
くてもよい（すなわち、好ましくは、３−１０ミクロン
の範囲）からである。オフ暢インターポーザードライバ
４９１がシリコン１０”内にあるときは、長距離接続配
線１７”、１９°はそれぞれＸ及びＹ方向に延び、次に
シリコン１０１内に下り、次に、シリコン内のドライバ
４９°から駆動されることによりインターポーザを離れ
て、配線層、すなわち、２３゛、２５’、１７°、１９
゛を介して配線層２５°、２３“の周辺部分に向かい、
（すなわち、配線層２５°の周辺部分を表わす第１図の
線３３を参照）、デカルコマニア２９．３１に向かう。
処理することができない特別の長いオン０インターポー
ザ配線またはオフ・インターポーザ通信に必要なドライ
バは、通常のフォトリングラフィ、エツチング、ドーピ
ング、メタライゼーションおよび誘電性付着等の通常の
半導体処理手段により半導体ベース１０’に形成される
。この実施例では、長距離接続配線１７１および１θ“
はもはや最初の実施例におけるほど高導電性である必要
はない。何故ならば、ドライバはオフ−インターポーザ
転送媒体（すなわち、第１図に示し、以下に説明するデ
カルコマニア）に一層接近して＆ｉされ、ドライバ４９
°以後に移動・する距離は相当小さく、シたがって、１
０ないし１５ミクロンの厚みの範囲にあった線は相当薄
くてもよい（すなわち、好ましくは、３−１０ミクロン
の範囲）からである。オフ暢インターポーザードライバ
４９１がシリコン１０”内にあるときは、長距離接続配
線１７”、１９°はそれぞれＸ及びＹ方向に延び、次に
シリコン１０１内に下り、次に、シリコン内のドライバ
４９°から駆動されることによりインターポーザを離れ
て、配線層、すなわち、２３゛、２５’、１７°、１９
゛を介して配線層２５°、２３“の周辺部分に向かい、
（すなわち、配線層２５°の周辺部分を表わす第１図の
線３３を参照）、デカルコマニア２９．３１に向かう。
好ましくは、デカルコマニア２９．３１ははんだボール
５２により配線部分３３に接続される。第１図の配線３
３は、線１７．１９．２３．２５または１７’１１９’
、２３“、２５１のいずれかの部分の上面図を表わし、
それらの部分でそれらの線は半導体セグメント３２の下
側の領域を離れてデカルコマニア２９．３１に延びるこ
とに留意されたい。第１図に示すように、この配線がと
ることができる多くの異なる経路がある。信号入力をデ
カルコマニア３１に運ぶ配線が、同じ信号をデカルコマ
ニアから運び去る配線と同じ方向に延びるように、配線
３３は構成されている。この構成は、デカルコマニア３
１．２９上における信号の交差を全く必要としないので
、デカルコマニア３１．２９に必要なものをルベルの信
号配線３５のみとすることを可能にする。
５２により配線部分３３に接続される。第１図の配線３
３は、線１７．１９．２３．２５または１７’１１９’
、２３“、２５１のいずれかの部分の上面図を表わし、
それらの部分でそれらの線は半導体セグメント３２の下
側の領域を離れてデカルコマニア２９．３１に延びるこ
とに留意されたい。第１図に示すように、この配線がと
ることができる多くの異なる経路がある。信号入力をデ
カルコマニア３１に運ぶ配線が、同じ信号をデカルコマ
ニアから運び去る配線と同じ方向に延びるように、配線
３３は構成されている。この構成は、デカルコマニア３
１．２９上における信号の交差を全く必要としないので
、デカルコマニア３１．２９に必要なものをルベルの信
号配線３５のみとすることを可能にする。
第１図を参照すると、複数のインターポーザ９が基板８
に装着されている。基板８は、好ましくは、ウェハース
ケール集積等価インターポーザ（すなわち、各インター
ポーザはウェハ・スケール集積、即ち大きなチップまた
はウェハをエミユレートする）が互いに集められるよう
になった多層セラミック基板である。インターポーザ９
の間の信号配線の大部分はデカルコマニア２９．３１の
相互接続における薄膜線３５を通して行なわれる。デカ
ルコマニア２９．３１は高伝送線速度を与える低誘電率
の柔軟材料（すなわち、好ましくはポリイミド）から成
る。薄膜配線は通常は誘電体に埋め込まれ、配線は基本
的には信号配線３５と遮蔽用の接地線４１から成る。イ
ンターポーザ９の大部分ははんだボール３０により下側
の基板８に接合される。隣接インターポーザ間またはそ
の次に接近した隣接インターポーザ間におけるインター
ポーザ同志の接続はデカルコマニア３１を介して行なわ
れ、信号線ははんだボール３０、配線２３．２５、およ
び１７．１９（適用可能であれば）を介して半導体セグ
メント３２からデカルコマニアにファンアウトされ、さ
らにはんだボール５２を介して薄膜金属信号配線３５内
へファンアウトされ、次に信号は次のインターポーザに
転送される。したがって、あるインターポーザ９上のあ
る半導体セグメント３２から別のインターポーザ上の別
のインターポーザに伝送される信号の大部分はデカルコ
マニアを介して高い導電性を有する薄膜内で行なわれる
。インターポーザ上の配線３３は、デカルコマニア自体
が単一レベルの金属のみを必要とするようにインターポ
ーザ９を出る信号を構成することが好ましり、シたがっ
て、デカルコマニア上にはＸ−Ｙ交差は全くないので、
信号が半導体セグメント３２を出るときは、受信インタ
ーポーザ上で信号が既にそれらの行先を整列するように
、デカルコマニアに到達前に必要な交差が行なわれる。
に装着されている。基板８は、好ましくは、ウェハース
ケール集積等価インターポーザ（すなわち、各インター
ポーザはウェハ・スケール集積、即ち大きなチップまた
はウェハをエミユレートする）が互いに集められるよう
になった多層セラミック基板である。インターポーザ９
の間の信号配線の大部分はデカルコマニア２９．３１の
相互接続における薄膜線３５を通して行なわれる。デカ
ルコマニア２９．３１は高伝送線速度を与える低誘電率
の柔軟材料（すなわち、好ましくはポリイミド）から成
る。薄膜配線は通常は誘電体に埋め込まれ、配線は基本
的には信号配線３５と遮蔽用の接地線４１から成る。イ
ンターポーザ９の大部分ははんだボール３０により下側
の基板８に接合される。隣接インターポーザ間またはそ
の次に接近した隣接インターポーザ間におけるインター
ポーザ同志の接続はデカルコマニア３１を介して行なわ
れ、信号線ははんだボール３０、配線２３．２５、およ
び１７．１９（適用可能であれば）を介して半導体セグ
メント３２からデカルコマニアにファンアウトされ、さ
らにはんだボール５２を介して薄膜金属信号配線３５内
へファンアウトされ、次に信号は次のインターポーザに
転送される。したがって、あるインターポーザ９上のあ
る半導体セグメント３２から別のインターポーザ上の別
のインターポーザに伝送される信号の大部分はデカルコ
マニアを介して高い導電性を有する薄膜内で行なわれる
。インターポーザ上の配線３３は、デカルコマニア自体
が単一レベルの金属のみを必要とするようにインターポ
ーザ９を出る信号を構成することが好ましり、シたがっ
て、デカルコマニア上にはＸ−Ｙ交差は全くないので、
信号が半導体セグメント３２を出るときは、受信インタ
ーポーザ上で信号が既にそれらの行先を整列するように
、デカルコマニアに到達前に必要な交差が行なわれる。
このことは、インターポーザで必要とされるフィードス
ルーの全数を最少にし、さらに、この配線構造は伝送線
のもう１つの高密度Ｘ−Ｙ対を構成するので、下側にあ
る多層セラミック・モジュールにおける配線を大幅に減
少させる。デカルコマニア２９は、信号がインターポー
ザからインターポーザに移動する代りに、インターポー
ザから下側にある基板８に移動して、基板経路から離れ
た周辺接続をもたらす点以外は、デカルコマニア３１と
同様である。したがって、デカルコマニアは実質的にイ
ンターポーザ間の通信をもたらし、さらに、多層セラミ
ック８またはインターポーザ９におけるもう１つのＸ−
Ｙ配線対の必要性をなくす特別なレベルの高密度配線を
もたらす。
ルーの全数を最少にし、さらに、この配線構造は伝送線
のもう１つの高密度Ｘ−Ｙ対を構成するので、下側にあ
る多層セラミック・モジュールにおける配線を大幅に減
少させる。デカルコマニア２９は、信号がインターポー
ザからインターポーザに移動する代りに、インターポー
ザから下側にある基板８に移動して、基板経路から離れ
た周辺接続をもたらす点以外は、デカルコマニア３１と
同様である。したがって、デカルコマニアは実質的にイ
ンターポーザ間の通信をもたらし、さらに、多層セラミ
ック８またはインターポーザ９におけるもう１つのＸ−
Ｙ配線対の必要性をなくす特別なレベルの高密度配線を
もたらす。
信号フィードスルー２４はインターポーザ９間の信号の
ための経路をもたらし、さらにインターポーザ９と下側
のモジュール８の間の経路をもたらす。これらの経路は
一般には、長い配線路が必要とされる場合に使用される
ので、下側にあるモジュールのより高い導電率の配線を
使用することができる。このパッケージの独特の薄膜構
造のために、パッケージ内のノイズ電圧レベルはパッケ
ージ内の最低の論理しきい値電圧と比較して非常に低く
、半導体セグメント３２上の高密度集積回路は、各イン
ターポーザ９内のドライバの増幅を実質的に伴わずに、
または、最少数の、すなわち、レットの法則により要求
されるよりもはるかに少ないドライバおよびレシーバを
用いて高速で機能することができる。動作についての以
下の項で、この現象についてさらに詳細に説明する。
ための経路をもたらし、さらにインターポーザ９と下側
のモジュール８の間の経路をもたらす。これらの経路は
一般には、長い配線路が必要とされる場合に使用される
ので、下側にあるモジュールのより高い導電率の配線を
使用することができる。このパッケージの独特の薄膜構
造のために、パッケージ内のノイズ電圧レベルはパッケ
ージ内の最低の論理しきい値電圧と比較して非常に低く
、半導体セグメント３２上の高密度集積回路は、各イン
ターポーザ９内のドライバの増幅を実質的に伴わずに、
または、最少数の、すなわち、レットの法則により要求
されるよりもはるかに少ないドライバおよびレシーバを
用いて高速で機能することができる。動作についての以
下の項で、この現象についてさらに詳細に説明する。
見立
上記構造の項で述べたように、本発明は、ウェハ・スケ
ール集積をエミュレートする高密度、高速実装構造を提
供する。大部分の信号転送をドライバおよびレシーバな
しに行なうことによりウェハ・スケール集積をエミュレ
ートすることにおける動作および成功は、動作中の本発
明の以下の固有の特徴から生じる。
ール集積をエミュレートする高密度、高速実装構造を提
供する。大部分の信号転送をドライバおよびレシーバな
しに行なうことによりウェハ・スケール集積をエミュレ
ートすることにおける動作および成功は、動作中の本発
明の以下の固有の特徴から生じる。
このパフケージは、ドライバおよびレシーバを通過する
ことに関連したステージングまたはスイッチング遅延が
ない限り、大規模ウェハ・スケール集積型チップおよび
ウェハに関連した速度を実現する。さらに、完全なウェ
ハ・スケール集積構造（これは現在の技術レベルでは困
難である）を用いることなくウェハ拳スケールの集積密
度が可能である。さらに、冗長方式は必要とされない。
ことに関連したステージングまたはスイッチング遅延が
ない限り、大規模ウェハ・スケール集積型チップおよび
ウェハに関連した速度を実現する。さらに、完全なウェ
ハ・スケール集積構造（これは現在の技術レベルでは困
難である）を用いることなくウェハ拳スケールの集積密
度が可能である。さらに、冗長方式は必要とされない。
半導体セグメント３２が互いに接近して配置され、一方
、半導体セグメント間で高密度薄膜相互接続が行なわれ
るので、各インターポーザ９上で高密度が得られる。小
さなはんだボール３４を使用して半導体セグメント３２
とインターポーザ９の間で相互接続を行なうことができ
るので、各半導体セグメント３２からの高い入出力密度
が可能である。たとえはんだボール３４が、好ましい実
施例により必要とされるように１−３ミルの直径であっ
ても、好ましいシリコン・ベース１０と半導体セグメン
ト３２の間の熱膨張係数の一致により、はんだボール密
度を非常に高くすることが可能となる。
、半導体セグメント間で高密度薄膜相互接続が行なわれ
るので、各インターポーザ９上で高密度が得られる。小
さなはんだボール３４を使用して半導体セグメント３２
とインターポーザ９の間で相互接続を行なうことができ
るので、各半導体セグメント３２からの高い入出力密度
が可能である。たとえはんだボール３４が、好ましい実
施例により必要とされるように１−３ミルの直径であっ
ても、好ましいシリコン・ベース１０と半導体セグメン
ト３２の間の熱膨張係数の一致により、はんだボール密
度を非常に高くすることが可能となる。
密度の利点に加えて、各半導体セグメント３２上の大量
の入出力も機械速度の増大の一因となっている。はんだ
ボール３４の数の増大による入出力の増大は半導体セグ
メント上の内部回路の有用性を増大させ、このことは、
所定の機能を実行するため必要とされる半導体セグメン
トの数を減少させる。半導体セグメントと同じ基本技術
により゛ 製造されたもっと多数の通常のチップと同じ
機能を、少ない数の半導体セグメントで実行することが
できるので、各半導体セグメント３２、さらに、それに
応じて各インターポーザ９上で、集積回路間の一層多く
の相互作用が行なわれることが可能である。
の入出力も機械速度の増大の一因となっている。はんだ
ボール３４の数の増大による入出力の増大は半導体セグ
メント上の内部回路の有用性を増大させ、このことは、
所定の機能を実行するため必要とされる半導体セグメン
トの数を減少させる。半導体セグメントと同じ基本技術
により゛ 製造されたもっと多数の通常のチップと同じ
機能を、少ない数の半導体セグメントで実行することが
できるので、各半導体セグメント３２、さらに、それに
応じて各インターポーザ９上で、集積回路間の一層多く
の相互作用が行なわれることが可能である。
小さなはんだボール３４はまた、最も上の配線層２５と
半導体セグメント３２上の回路の間の相互接続に関連す
る全静電容量を減少させるので、速度を増大させる。速
度の増大に加えて、減少された全静電容量は、ドライバ
およびレシーバヲ用いない信号伝送を可能にする重要な
要素である。
半導体セグメント３２上の回路の間の相互接続に関連す
る全静電容量を減少させるので、速度を増大させる。速
度の増大に加えて、減少された全静電容量は、ドライバ
およびレシーバヲ用いない信号伝送を可能にする重要な
要素である。
何故ならば、さもなければドライバが克服しなければな
らない電気的不連続性および反射を生じる大きな静電容
量が伝送線内にもたらされないからである。
らない電気的不連続性および反射を生じる大きな静電容
量が伝送線内にもたらされないからである。
機械速度（減少された遅延時間等を介した）は実質的に
ドライバ／レシーバのないオン拳インターポーザ通信を
介して改善される。このことは、インターポーザ上にお
ける非常に静かな電気的環境によって可能となる。結合
ノイズ、デルタ■ノイズ、ＤＣ降下、および反射による
ノイズは主として次の理由で減少する。１）電力線が信
号線を互いに遮蔽してノイズを減少するように、それぞ
れ電力線および信号線４７．４５．４Ｂ、４８および４
７ ａ １４５ ａ Ｎ ４８ ａ Ｎ ４８ ａが交
互に形成された共平面配線レベル２５および２３が設け
られている。２）インターポーザ９全体に渡る電力分配
は、種々の電力および接地接続をインターポーザの底部
から、メタライゼーション層１１．１３に、そしてフィ
ードスルー１６を介して電力線４５．４８．４８に分配
することによって行なわれる。メタライ上−２１フ層Ｉ
Ｌ１３は相互に容量性であり、フィードスルー１６は３
次元の強く結合された低インダクタンス重力分配面を形
成する電力線４５．４８．４８の分配構造に対して付加
的容量を与える。低インダクタンス電力分配は、パッケ
ージ内のノイズ全体を最小にする場合に重要な要素であ
る。
ドライバ／レシーバのないオン拳インターポーザ通信を
介して改善される。このことは、インターポーザ上にお
ける非常に静かな電気的環境によって可能となる。結合
ノイズ、デルタ■ノイズ、ＤＣ降下、および反射による
ノイズは主として次の理由で減少する。１）電力線が信
号線を互いに遮蔽してノイズを減少するように、それぞ
れ電力線および信号線４７．４５．４Ｂ、４８および４
７ ａ １４５ ａ Ｎ ４８ ａ Ｎ ４８ ａが交
互に形成された共平面配線レベル２５および２３が設け
られている。２）インターポーザ９全体に渡る電力分配
は、種々の電力および接地接続をインターポーザの底部
から、メタライゼーション層１１．１３に、そしてフィ
ードスルー１６を介して電力線４５．４８．４８に分配
することによって行なわれる。メタライ上−２１フ層Ｉ
Ｌ１３は相互に容量性であり、フィードスルー１６は３
次元の強く結合された低インダクタンス重力分配面を形
成する電力線４５．４８．４８の分配構造に対して付加
的容量を与える。低インダクタンス電力分配は、パッケ
ージ内のノイズ全体を最小にする場合に重要な要素であ
る。
上記要素の全てが結合して、集積回路信号のための非常
に低ノイズの環境をもたらす電力分配を可能にする。こ
の低ノイズ環境は、パッケージ内の最低の論理しきい値
電圧よりも実質的に小さいノイズ働レベルをもたらす。
に低ノイズの環境をもたらす電力分配を可能にする。こ
の低ノイズ環境は、パッケージ内の最低の論理しきい値
電圧よりも実質的に小さいノイズ働レベルをもたらす。
上記構造および動作は、圧倒的多数のオン・インターポ
ーザ信号をドライバおよびレシーバなしに伝送すること
を可能にする。このことは、各インターポーザがウェハ
・スケール集積チップまたはウェハをエミュレートする
ための基礎である。
ーザ信号をドライバおよびレシーバなしに伝送すること
を可能にする。このことは、各インターポーザがウェハ
・スケール集積チップまたはウェハをエミュレートする
ための基礎である。
オフ・インターポーザ信号の重要な部分がデカルコマニ
ア２９．３１を介して伝送される。電気的実装では、イ
ンピーダンスの不連続性があるときに信号の反射が生じ
る。インピーダンスの不連続性がない場合は、反射は最
少になされ、接地面がデカルコマニアに組み込まれてい
る場合は、インターポーザおよびデカルコマニアのパッ
ケージ全体は電気的に連続になされる。デカルコマニア
は電気的にインターポーザとインピーダンス整合し、し
たがって、インターポーザと電気的に連続であり、反射
またはノイズがほとんど発生しない媒体をもたらす。
ア２９．３１を介して伝送される。電気的実装では、イ
ンピーダンスの不連続性があるときに信号の反射が生じ
る。インピーダンスの不連続性がない場合は、反射は最
少になされ、接地面がデカルコマニアに組み込まれてい
る場合は、インターポーザおよびデカルコマニアのパッ
ケージ全体は電気的に連続になされる。デカルコマニア
は電気的にインターポーザとインピーダンス整合し、し
たがって、インターポーザと電気的に連続であり、反射
またはノイズがほとんど発生しない媒体をもたらす。
モジュール８上の複数のインターポーザ９から成るプロ
セッサ１またはその一部分の性能は、ハイエンド・メイ
ンフレーム中央処理装置（すなわち、１８−２０ｎｓの
範囲のサイクル時間を有する）ｐ計算能力を約５インチ
平方のモジュール上に実装するのに十分な速度と密度を
もたらす。これは近似的に、基板にプラグ接続されたセ
ラミック・モジュール上に通常の集積回路チップが装着
された、最新技術の熱伝導モジュールから成る中央処理
装置の１／３０に等しい面積である。実装のレベル、多
数の基板およびケーブル遅延を除去することは、本発明
の教示に従って製造されるプロセッサ１のサイクル・タ
イムを相当減少させる。
セッサ１またはその一部分の性能は、ハイエンド・メイ
ンフレーム中央処理装置（すなわち、１８−２０ｎｓの
範囲のサイクル時間を有する）ｐ計算能力を約５インチ
平方のモジュール上に実装するのに十分な速度と密度を
もたらす。これは近似的に、基板にプラグ接続されたセ
ラミック・モジュール上に通常の集積回路チップが装着
された、最新技術の熱伝導モジュールから成る中央処理
装置の１／３０に等しい面積である。実装のレベル、多
数の基板およびケーブル遅延を除去することは、本発明
の教示に従って製造されるプロセッサ１のサイクル・タ
イムを相当減少させる。
Ｆ０発明の効果
本発明によれば、個別の半導体セグメントを用いて実質
的にウェハ・スケールの集積構造を実現でき、従ってチ
ップ面積を消費し電力消費の大きなオフチップ・ドライ
バ／レシーバの使用を大幅に減らすことが可能となる。
的にウェハ・スケールの集積構造を実現でき、従ってチ
ップ面積を消費し電力消費の大きなオフチップ・ドライ
バ／レシーバの使用を大幅に減らすことが可能となる。
従って、チップ面積を有効に利用して集積密度を高め、
消費電力を減らし、動作速度を高めることが可能になる
。
消費電力を減らし、動作速度を高めることが可能になる
。
第１図は、本発明に基づく相互接続された実装構造のア
センブリの上面図である。 第２図は、本発明の回路実装構造の好ましい実施例の詳
細な正面図である。 第３図は、ドライバがシリコン書ベース基板ニ形成され
た本発明の回路実装構造の別の実施例の正面図である。 第４図は、第２図および第３図に示す配線手段の部分の
部分的拡大図である。 １・・・・中央プロセッサ、８・・・・モジニール、９
・・・・回路実装構造、１０・・・・ベース、１７．１
９．２３．２５・・・・薄膜配線層、３２・・・・半導
体セグメント。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
センブリの上面図である。 第２図は、本発明の回路実装構造の好ましい実施例の詳
細な正面図である。 第３図は、ドライバがシリコン書ベース基板ニ形成され
た本発明の回路実装構造の別の実施例の正面図である。 第４図は、第２図および第３図に示す配線手段の部分の
部分的拡大図である。 １・・・・中央プロセッサ、８・・・・モジニール、９
・・・・回路実装構造、１０・・・・ベース、１７．１
９．２３．２５・・・・薄膜配線層、３２・・・・半導
体セグメント。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
Claims (1)
- 【特許請求の範囲】 （ａ）基板と、 （ｂ）上記基板上に設けられた、複数の導電層を含む配
線構造体と、 （ｃ）上記配線構造体の上部の導電層に結合された、互
いに近接して配置された個別の半導体セグメントと、 （ｄ）上記半導体セグメントの下の位置を含む、上記基
板の位置に設けられた複数のフィードスルーと、 （ｅ）上記半導体セグメント内の内部回路に対する接続
を与えるように上記導電層及びフィードスルーを相互接
続する手段と、 を有する集積回路実装構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/929,946 US4811082A (en) | 1986-11-12 | 1986-11-12 | High performance integrated circuit packaging structure |
| US929946 | 1986-11-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63129655A true JPS63129655A (ja) | 1988-06-02 |
| JP2575734B2 JP2575734B2 (ja) | 1997-01-29 |
Family
ID=25458729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62232738A Expired - Lifetime JP2575734B2 (ja) | 1986-11-12 | 1987-09-18 | 集積回路実装構造体 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4811082A (ja) |
| EP (1) | EP0267360B1 (ja) |
| JP (1) | JP2575734B2 (ja) |
| DE (1) | DE3781370T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172093A (en) * | 1990-11-22 | 1992-12-15 | Fujitsu Ten Limited | Alarming system |
| JPH0794666A (ja) * | 1993-03-01 | 1995-04-07 | Univ Arkansas | マルチチップモジュール |
| JP2003503855A (ja) * | 1999-06-28 | 2003-01-28 | インテル・コーポレーション | インターポーザおよびその製造方法 |
| WO2014002663A1 (ja) * | 2012-06-29 | 2014-01-03 | 株式会社日立製作所 | インターポーザ、プリント基板及び半導体装置 |
Families Citing this family (317)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917707A (en) | 1993-11-16 | 1999-06-29 | Formfactor, Inc. | Flexible contact structure with an electrically conductive shell |
| JPS63245952A (ja) * | 1987-04-01 | 1988-10-13 | Hitachi Ltd | マルチチップモジュ−ル構造体 |
| US5191224A (en) * | 1987-04-22 | 1993-03-02 | Hitachi, Ltd. | Wafer scale of full wafer memory system, packaging method thereof, and wafer processing method employed therein |
| US4922325A (en) * | 1987-10-02 | 1990-05-01 | American Telephone And Telegraph Company | Multilayer ceramic package with high frequency connections |
| US4843191A (en) * | 1987-11-27 | 1989-06-27 | American Telephone And Telegraph Company, At&T Bell Laboratories | Interconnection technique using dielectric layers |
| US4888665A (en) * | 1988-02-19 | 1989-12-19 | Microelectronics And Computer Technology Corporation | Customizable circuitry |
| US4926241A (en) * | 1988-02-19 | 1990-05-15 | Microelectronics And Computer Technology Corporation | Flip substrate for chip mount |
| US5081561A (en) * | 1988-02-19 | 1992-01-14 | Microelectronics And Computer Technology Corporation | Customizable circuitry |
| US5039628A (en) * | 1988-02-19 | 1991-08-13 | Microelectronics & Computer Technology Corporation | Flip substrate for chip mount |
| JPH01313969A (ja) * | 1988-06-13 | 1989-12-19 | Hitachi Ltd | 半導体装置 |
| US4972253A (en) * | 1988-06-27 | 1990-11-20 | Digital Equipment Corporation | Programmable ceramic high performance custom package |
| US5122475A (en) * | 1988-09-30 | 1992-06-16 | Harris Corporation | Method of making a high speed, high density semiconductor memory package with chip level repairability |
| US5014114A (en) * | 1988-09-30 | 1991-05-07 | Harris Corporation | High speed, high density semiconductor memory package with chip level repairability |
| JP2592308B2 (ja) * | 1988-09-30 | 1997-03-19 | 株式会社日立製作所 | 半導体パッケージ及びそれを用いたコンピュータ |
| US4933741A (en) * | 1988-11-14 | 1990-06-12 | Motorola, Inc. | Multifunction ground plane |
| US4987295A (en) * | 1989-03-31 | 1991-01-22 | General Electric Company | Multichip imager with improved optical performance near the butt region |
| US5072075A (en) * | 1989-06-28 | 1991-12-10 | Digital Equipment Corporation | Double-sided hybrid high density circuit board and method of making same |
| US5468681A (en) * | 1989-08-28 | 1995-11-21 | Lsi Logic Corporation | Process for interconnecting conductive substrates using an interposer having conductive plastic filled vias |
| US5299730A (en) * | 1989-08-28 | 1994-04-05 | Lsi Logic Corporation | Method and apparatus for isolation of flux materials in flip-chip manufacturing |
| US5489804A (en) * | 1989-08-28 | 1996-02-06 | Lsi Logic Corporation | Flexible preformed planar structures for interposing between a chip and a substrate |
| US5504035A (en) * | 1989-08-28 | 1996-04-02 | Lsi Logic Corporation | Process for solder ball interconnecting a semiconductor device to a substrate using a noble metal foil embedded interposer substrate |
| US5834799A (en) * | 1989-08-28 | 1998-11-10 | Lsi Logic | Optically transmissive preformed planar structures |
| US5049978A (en) * | 1990-09-10 | 1991-09-17 | General Electric Company | Conductively enclosed hybrid integrated circuit assembly using a silicon substrate |
| US5258330A (en) * | 1990-09-24 | 1993-11-02 | Tessera, Inc. | Semiconductor chip assemblies with fan-in leads |
| US5148265A (en) * | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies with fan-in leads |
| US5148266A (en) * | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies having interposer and flexible lead |
| US7198969B1 (en) * | 1990-09-24 | 2007-04-03 | Tessera, Inc. | Semiconductor chip assemblies, methods of making same and components for same |
| US5679977A (en) * | 1990-09-24 | 1997-10-21 | Tessera, Inc. | Semiconductor chip assemblies, methods of making same and components for same |
| US20010030370A1 (en) * | 1990-09-24 | 2001-10-18 | Khandros Igor Y. | Microelectronic assembly having encapsulated wire bonding leads |
| DE4100238A1 (de) * | 1991-01-07 | 1992-07-09 | Philips Patentverwaltung | Viellagenplatine, insbesondere fuer hochfrequenz |
| US5177594A (en) * | 1991-01-09 | 1993-01-05 | International Business Machines Corporation | Semiconductor chip interposer module with engineering change wiring and distributed decoupling capacitance |
| EP0516866A1 (en) * | 1991-05-03 | 1992-12-09 | International Business Machines Corporation | Modular multilayer interwiring structure |
| JP3547146B2 (ja) * | 1991-06-10 | 2004-07-28 | 日本特殊陶業株式会社 | 集積回路用パッケージ |
| US5278442A (en) * | 1991-07-15 | 1994-01-11 | Prinz Fritz B | Electronic packages and smart structures formed by thermal spray deposition |
| JP3014503B2 (ja) * | 1991-08-05 | 2000-02-28 | 日本特殊陶業株式会社 | 集積回路用パッケージ |
| JP3173059B2 (ja) * | 1991-09-30 | 2001-06-04 | 株式会社日立製作所 | 多層配線ディジタル装置 |
| US5311058A (en) * | 1991-11-29 | 1994-05-10 | Trw Inc. | Integrated circuit power distribution system |
| US5198965A (en) * | 1991-12-18 | 1993-03-30 | International Business Machines Corporation | Free form packaging of specific functions within a computer system |
| US5302851A (en) * | 1991-12-19 | 1994-04-12 | International Business Machines Corporation | Circuit assembly with polyimide insulator |
| US5229917A (en) * | 1992-07-24 | 1993-07-20 | The United States Of America As Represented By The Secretary Of The Air Force | VLSI integration into a 3-D WSI dual composite module |
| US5854534A (en) * | 1992-08-05 | 1998-12-29 | Fujitsu Limited | Controlled impedence interposer substrate |
| DE69330450T2 (de) * | 1992-08-05 | 2001-11-08 | Fujitsu Ltd | Dreidimensionaler Multichipmodul |
| US5508938A (en) * | 1992-08-13 | 1996-04-16 | Fujitsu Limited | Special interconnect layer employing offset trace layout for advanced multi-chip module packages |
| US5386627A (en) * | 1992-09-29 | 1995-02-07 | International Business Machines Corporation | Method of fabricating a multi-layer integrated circuit chip interposer |
| US5285018A (en) * | 1992-10-02 | 1994-02-08 | International Business Machines Corporation | Power and signal distribution in electronic packaging |
| US5305186A (en) * | 1993-01-27 | 1994-04-19 | International Business Machines Corporation | Power carrier with selective thermal performance |
| US5338970A (en) * | 1993-03-24 | 1994-08-16 | Intergraph Corporation | Multi-layered integrated circuit package with improved high frequency performance |
| US5414298A (en) * | 1993-03-26 | 1995-05-09 | Tessera, Inc. | Semiconductor chip assemblies and components with pressure contact |
| JP3260941B2 (ja) * | 1993-06-18 | 2002-02-25 | 株式会社日立製作所 | 多層配線基板および多層配線基板の製造方法 |
| JP3461204B2 (ja) * | 1993-09-14 | 2003-10-27 | 株式会社東芝 | マルチチップモジュール |
| US5820014A (en) | 1993-11-16 | 1998-10-13 | Form Factor, Inc. | Solder preforms |
| US20020053734A1 (en) | 1993-11-16 | 2002-05-09 | Formfactor, Inc. | Probe card assembly and kit, and methods of making same |
| AU685615B2 (en) * | 1994-03-21 | 1998-01-22 | Intel Corporation | Method and apparatus for integrated circuit voltage regulation |
| GB2288286A (en) * | 1994-03-30 | 1995-10-11 | Plessey Semiconductors Ltd | Ball grid array arrangement |
| DE69529040T2 (de) * | 1994-09-22 | 2003-04-17 | Nippon Telegraph & Telephone | Monolitische integrierte Schaltung hoher Frequenz |
| US5530288A (en) * | 1994-10-12 | 1996-06-25 | International Business Machines Corporation | Passive interposer including at least one passive electronic component |
| US5635761A (en) * | 1994-12-14 | 1997-06-03 | International Business Machines, Inc. | Internal resistor termination in multi-chip module environments |
| JP3160198B2 (ja) * | 1995-02-08 | 2001-04-23 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | デカップリング・コンデンサが形成された半導体基板及びこれの製造方法 |
| US5572736A (en) * | 1995-03-31 | 1996-11-05 | International Business Machines Corporation | Method and apparatus for reducing bus noise and power consumption |
| TW520816U (en) * | 1995-04-24 | 2003-02-11 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| US5765279A (en) * | 1995-05-22 | 1998-06-16 | Fujitsu Limited | Methods of manufacturing power supply distribution structures for multichip modules |
| US5807766A (en) * | 1995-09-21 | 1998-09-15 | Mcbride; Donald G. | Process for attaching a silicon chip to a circuit board using a block of encapsulated wires and the block of wires manufactured by the process |
| JPH09152979A (ja) * | 1995-09-28 | 1997-06-10 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US5770889A (en) * | 1995-12-29 | 1998-06-23 | Lsi Logic Corporation | Systems having advanced pre-formed planar structures |
| US5994152A (en) | 1996-02-21 | 1999-11-30 | Formfactor, Inc. | Fabricating interconnects and tips using sacrificial substrates |
| US8033838B2 (en) | 1996-02-21 | 2011-10-11 | Formfactor, Inc. | Microelectronic contact structure |
| US6000126A (en) * | 1996-03-29 | 1999-12-14 | General Dynamics Information Systems, Inc. | Method and apparatus for connecting area grid arrays to printed wire board |
| US5817530A (en) * | 1996-05-20 | 1998-10-06 | Micron Technology, Inc. | Use of conductive lines on the back side of wafers and dice for semiconductor interconnects |
| US5789807A (en) * | 1996-10-15 | 1998-08-04 | International Business Machines Corporation | On-chip power distribution for improved decoupling |
| US5937276A (en) * | 1996-12-13 | 1999-08-10 | Tessera, Inc. | Bonding lead structure with enhanced encapsulation |
| US5815427A (en) * | 1997-04-02 | 1998-09-29 | Micron Technology, Inc. | Modular memory circuit and method for forming same |
| US6096576A (en) * | 1997-09-02 | 2000-08-01 | Silicon Light Machines | Method of producing an electrical interface to an integrated circuit device having high density I/O count |
| DE19742829A1 (de) * | 1997-09-27 | 1999-04-01 | Philips Patentverwaltung | HF-Gehäuse |
| TW383482B (en) * | 1998-02-13 | 2000-03-01 | United Microelectronics Corp | Multi-layered metal wiring structure for reducing simultaneous switching noise |
| US6104082A (en) * | 1998-04-24 | 2000-08-15 | International Business Machines Corporation | Metallization structure for altering connections |
| US6303986B1 (en) | 1998-07-29 | 2001-10-16 | Silicon Light Machines | Method of and apparatus for sealing an hermetic lid to a semiconductor die |
| US6586835B1 (en) * | 1998-08-31 | 2003-07-01 | Micron Technology, Inc. | Compact system module with built-in thermoelectric cooling |
| US6111756A (en) * | 1998-09-11 | 2000-08-29 | Fujitsu Limited | Universal multichip interconnect systems |
| US5994766A (en) * | 1998-09-21 | 1999-11-30 | Vlsi Technology, Inc. | Flip chip circuit arrangement with redistribution layer that minimizes crosstalk |
| US6483736B2 (en) | 1998-11-16 | 2002-11-19 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US6222246B1 (en) * | 1999-01-08 | 2001-04-24 | Intel Corporation | Flip-chip having an on-chip decoupling capacitor |
| US6274937B1 (en) * | 1999-02-01 | 2001-08-14 | Micron Technology, Inc. | Silicon multi-chip module packaging with integrated passive components and method of making |
| JP3465617B2 (ja) | 1999-02-15 | 2003-11-10 | カシオ計算機株式会社 | 半導体装置 |
| US6483714B1 (en) | 1999-02-24 | 2002-11-19 | Kyocera Corporation | Multilayered wiring board |
| JP2001102479A (ja) | 1999-09-27 | 2001-04-13 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| US6414850B1 (en) * | 2000-01-11 | 2002-07-02 | Cisco Technology, Inc. | Method and apparatus for decoupling ball grid array devices |
| US6535398B1 (en) * | 2000-03-07 | 2003-03-18 | Fujitsu Limited | Multichip module substrates with buried discrete capacitors and components and methods for making |
| US6888750B2 (en) * | 2000-04-28 | 2005-05-03 | Matrix Semiconductor, Inc. | Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication |
| US8575719B2 (en) | 2000-04-28 | 2013-11-05 | Sandisk 3D Llc | Silicon nitride antifuse for use in diode-antifuse memory arrays |
| US6657136B1 (en) | 2000-06-30 | 2003-12-02 | Cisco Technology, Inc. | Termination board for mounting on circuit board |
| US6847066B2 (en) * | 2000-08-11 | 2005-01-25 | Oki Electric Industry Co., Ltd. | Semiconductor device |
| EP2323164B1 (en) | 2000-08-14 | 2015-11-25 | SanDisk 3D LLC | Multilevel memory array and method for making same |
| JP2002110865A (ja) * | 2000-09-27 | 2002-04-12 | Toshiba Corp | 回路装置 |
| US6630725B1 (en) | 2000-10-06 | 2003-10-07 | Motorola, Inc. | Electronic component and method of manufacture |
| JP4462758B2 (ja) * | 2000-12-27 | 2010-05-12 | 京セラ株式会社 | 高周波用配線基板 |
| US6649451B1 (en) | 2001-02-02 | 2003-11-18 | Matrix Semiconductor, Inc. | Structure and method for wafer comprising dielectric and semiconductor |
| US7352199B2 (en) | 2001-02-20 | 2008-04-01 | Sandisk Corporation | Memory card with enhanced testability and methods of making and using the same |
| US6897514B2 (en) * | 2001-03-28 | 2005-05-24 | Matrix Semiconductor, Inc. | Two mask floating gate EEPROM and method of making |
| US6707591B2 (en) | 2001-04-10 | 2004-03-16 | Silicon Light Machines | Angled illumination for a single order light modulator based projection system |
| US6593644B2 (en) * | 2001-04-19 | 2003-07-15 | International Business Machines Corporation | System of a package fabricated on a semiconductor or dielectric wafer with wiring on one face, vias extending through the wafer, and external connections on the opposing face |
| US6987661B1 (en) | 2001-06-19 | 2006-01-17 | Amkor Technology, Inc. | Integrated circuit substrate having embedded passive components and methods therefor |
| US7334326B1 (en) | 2001-06-19 | 2008-02-26 | Amkor Technology, Inc. | Method for making an integrated circuit substrate having embedded passive components |
| US6930256B1 (en) | 2002-05-01 | 2005-08-16 | Amkor Technology, Inc. | Integrated circuit substrate having laser-embedded conductive patterns and method therefor |
| US6782205B2 (en) | 2001-06-25 | 2004-08-24 | Silicon Light Machines | Method and apparatus for dynamic equalization in wavelength division multiplexing |
| US6747781B2 (en) | 2001-06-25 | 2004-06-08 | Silicon Light Machines, Inc. | Method, apparatus, and diffuser for reducing laser speckle |
| US6627822B2 (en) * | 2001-06-27 | 2003-09-30 | Intel Corporation | Electronic assembly with separate power and signal connections |
| US6593624B2 (en) | 2001-09-25 | 2003-07-15 | Matrix Semiconductor, Inc. | Thin film transistors with vertically offset drain regions |
| US6843421B2 (en) | 2001-08-13 | 2005-01-18 | Matrix Semiconductor, Inc. | Molded memory module and method of making the module absent a substrate support |
| US6841813B2 (en) * | 2001-08-13 | 2005-01-11 | Matrix Semiconductor, Inc. | TFT mask ROM and method for making same |
| US6525953B1 (en) | 2001-08-13 | 2003-02-25 | Matrix Semiconductor, Inc. | Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication |
| US6829092B2 (en) | 2001-08-15 | 2004-12-07 | Silicon Light Machines, Inc. | Blazed grating light valve |
| US6624485B2 (en) | 2001-11-05 | 2003-09-23 | Matrix Semiconductor, Inc. | Three-dimensional, mask-programmed read only memory |
| US7018878B2 (en) * | 2001-11-07 | 2006-03-28 | Matrix Semiconductor, Inc. | Metal structures for integrated circuits and methods for making the same |
| US6762489B2 (en) | 2001-11-20 | 2004-07-13 | International Business Machines Corporation | Jogging structure for wiring translation between grids with non-integral pitch ratios in chip carrier modules |
| US6800238B1 (en) | 2002-01-15 | 2004-10-05 | Silicon Light Machines, Inc. | Method for domain patterning in low coercive field ferroelectrics |
| US6731011B2 (en) * | 2002-02-19 | 2004-05-04 | Matrix Semiconductor, Inc. | Memory module having interconnected and stacked integrated circuits |
| US6853049B2 (en) | 2002-03-13 | 2005-02-08 | Matrix Semiconductor, Inc. | Silicide-silicon oxide-semiconductor antifuse device and method of making |
| US6831371B1 (en) | 2002-03-16 | 2004-12-14 | Amkor Technology, Inc. | Integrated circuit substrate having embedded wire conductors and method therefor |
| US7633765B1 (en) | 2004-03-23 | 2009-12-15 | Amkor Technology, Inc. | Semiconductor package including a top-surface metal layer for implementing circuit features |
| US7399661B2 (en) * | 2002-05-01 | 2008-07-15 | Amkor Technology, Inc. | Method for making an integrated circuit substrate having embedded back-side access conductors and vias |
| US7028400B1 (en) | 2002-05-01 | 2006-04-18 | Amkor Technology, Inc. | Integrated circuit substrate having laser-exposed terminals |
| US20080043447A1 (en) * | 2002-05-01 | 2008-02-21 | Amkor Technology, Inc. | Semiconductor package having laser-embedded terminals |
| US9691635B1 (en) | 2002-05-01 | 2017-06-27 | Amkor Technology, Inc. | Buildup dielectric layer having metallization pattern semiconductor package fabrication method |
| US7670962B2 (en) | 2002-05-01 | 2010-03-02 | Amkor Technology, Inc. | Substrate having stiffener fabrication method |
| US6930257B1 (en) | 2002-05-01 | 2005-08-16 | Amkor Technology, Inc. | Integrated circuit substrate having laminated laser-embedded circuit layers |
| US7548430B1 (en) | 2002-05-01 | 2009-06-16 | Amkor Technology, Inc. | Buildup dielectric and metallization process and semiconductor package |
| US6728023B1 (en) | 2002-05-28 | 2004-04-27 | Silicon Light Machines | Optical device arrays with optimized image resolution |
| US6767751B2 (en) | 2002-05-28 | 2004-07-27 | Silicon Light Machines, Inc. | Integrated driver process flow |
| US6822797B1 (en) | 2002-05-31 | 2004-11-23 | Silicon Light Machines, Inc. | Light modulator structure for producing high-contrast operation using zero-order light |
| US6829258B1 (en) | 2002-06-26 | 2004-12-07 | Silicon Light Machines, Inc. | Rapidly tunable external cavity laser |
| US6737675B2 (en) | 2002-06-27 | 2004-05-18 | Matrix Semiconductor, Inc. | High density 3D rail stack arrays |
| US6813059B2 (en) | 2002-06-28 | 2004-11-02 | Silicon Light Machines, Inc. | Reduced formation of asperities in contact micro-structures |
| US6714337B1 (en) | 2002-06-28 | 2004-03-30 | Silicon Light Machines | Method and device for modulating a light beam and having an improved gamma response |
| US20040105244A1 (en) * | 2002-08-06 | 2004-06-03 | Ilyas Mohammed | Lead assemblies with offset portions and microelectronic assemblies with leads having offset portions |
| US6801354B1 (en) | 2002-08-20 | 2004-10-05 | Silicon Light Machines, Inc. | 2-D diffraction grating for substantially eliminating polarization dependent losses |
| US6712480B1 (en) | 2002-09-27 | 2004-03-30 | Silicon Light Machines | Controlled curvature of stressed micro-structures |
| EP1573812A1 (en) * | 2002-12-10 | 2005-09-14 | Koninklijke Philips Electronics N.V. | High density package interconnect power and ground strap and method therefor |
| JP2004214258A (ja) * | 2002-12-27 | 2004-07-29 | Renesas Technology Corp | 半導体モジュール |
| US6806997B1 (en) | 2003-02-28 | 2004-10-19 | Silicon Light Machines, Inc. | Patterned diffractive light modulator ribbon for PDL reduction |
| US6829077B1 (en) | 2003-02-28 | 2004-12-07 | Silicon Light Machines, Inc. | Diffractive light modulator with dynamically rotatable diffraction plane |
| US7146596B2 (en) * | 2003-08-29 | 2006-12-05 | International Business Machines Corporation | Integrated circuit chip having a ringed wiring layer interposed between a contact layer and a wiring grid |
| KR100784454B1 (ko) * | 2003-11-07 | 2007-12-11 | 신꼬오덴기 고교 가부시키가이샤 | 전자 장치 및 그 제조 방법 |
| US11081370B2 (en) | 2004-03-23 | 2021-08-03 | Amkor Technology Singapore Holding Pte. Ltd. | Methods of manufacturing an encapsulated semiconductor device |
| US10811277B2 (en) | 2004-03-23 | 2020-10-20 | Amkor Technology, Inc. | Encapsulated semiconductor package |
| US7145238B1 (en) | 2004-05-05 | 2006-12-05 | Amkor Technology, Inc. | Semiconductor package and substrate having multi-level vias |
| US8826531B1 (en) | 2005-04-05 | 2014-09-09 | Amkor Technology, Inc. | Method for making an integrated circuit substrate having laminated laser-embedded circuit layers |
| US7675151B1 (en) * | 2005-06-01 | 2010-03-09 | Rockwell Collins, Inc. | Silicon-based packaging for electronic devices |
| JP4591693B2 (ja) * | 2005-06-24 | 2010-12-01 | 日本電気株式会社 | 解析方法、解析装置およびプログラム |
| US7402912B2 (en) * | 2005-12-15 | 2008-07-22 | International Business Machines Corporation | Method and power control structure for managing plurality of voltage islands |
| US20070279885A1 (en) * | 2006-05-31 | 2007-12-06 | Basavanhally Nagesh R | Backages with buried electrical feedthroughs |
| US7589398B1 (en) | 2006-10-04 | 2009-09-15 | Amkor Technology, Inc. | Embedded metal features structure |
| WO2008050694A1 (fr) * | 2006-10-23 | 2008-05-02 | Tsunemi Tokuhara | Feuille de communication sous forme de ruban et dispositif de traitement d'information comprenant cette feuille de communication sous forme de ruban |
| US7550857B1 (en) | 2006-11-16 | 2009-06-23 | Amkor Technology, Inc. | Stacked redistribution layer (RDL) die assembly package |
| US7750250B1 (en) | 2006-12-22 | 2010-07-06 | Amkor Technology, Inc. | Blind via capture pad structure |
| US7752752B1 (en) | 2007-01-09 | 2010-07-13 | Amkor Technology, Inc. | Method of fabricating an embedded circuit pattern |
| US8232183B2 (en) * | 2007-05-04 | 2012-07-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process and apparatus for wafer-level flip-chip assembly |
| US7982137B2 (en) * | 2007-06-27 | 2011-07-19 | Hamilton Sundstrand Corporation | Circuit board with an attached die and intermediate interposer |
| US8323771B1 (en) | 2007-08-15 | 2012-12-04 | Amkor Technology, Inc. | Straight conductor blind via capture pad structure and fabrication method |
| US8492263B2 (en) * | 2007-11-16 | 2013-07-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protected solder ball joints in wafer level chip-scale packaging |
| US8637883B2 (en) * | 2008-03-19 | 2014-01-28 | Cree, Inc. | Low index spacer layer in LED devices |
| US8334170B2 (en) * | 2008-06-27 | 2012-12-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for stacking devices |
| US7851346B2 (en) * | 2008-07-21 | 2010-12-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bonding metallurgy for three-dimensional interconnect |
| US8932906B2 (en) | 2008-08-19 | 2015-01-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through silicon via bonding structure |
| US8097525B2 (en) * | 2008-08-29 | 2012-01-17 | International Business Machines Corporation | Vertical through-silicon via for a semiconductor structure |
| US9524945B2 (en) | 2010-05-18 | 2016-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with L-shaped non-metal sidewall protection structure |
| US7943421B2 (en) * | 2008-12-05 | 2011-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Component stacking using pre-formed adhesive films |
| US8872329B1 (en) | 2009-01-09 | 2014-10-28 | Amkor Technology, Inc. | Extended landing pad substrate package structure and method |
| US9117828B2 (en) * | 2009-03-27 | 2015-08-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of handling a thin wafer |
| US7960827B1 (en) | 2009-04-09 | 2011-06-14 | Amkor Technology, Inc. | Thermal via heat spreader package and method |
| US8623753B1 (en) | 2009-05-28 | 2014-01-07 | Amkor Technology, Inc. | Stackable protruding via package and method |
| US8222538B1 (en) | 2009-06-12 | 2012-07-17 | Amkor Technology, Inc. | Stackable via package and method |
| US8377816B2 (en) * | 2009-07-30 | 2013-02-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming electrical connections |
| US8841766B2 (en) | 2009-07-30 | 2014-09-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with non-metal sidewall protection structure |
| US8471154B1 (en) | 2009-08-06 | 2013-06-25 | Amkor Technology, Inc. | Stackable variable height via package and method |
| US8324738B2 (en) | 2009-09-01 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned protection layer for copper post structure |
| US8803332B2 (en) * | 2009-09-11 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Delamination resistance of stacked dies in die saw |
| US8796561B1 (en) | 2009-10-05 | 2014-08-05 | Amkor Technology, Inc. | Fan out build up substrate stackable package and method |
| US8288657B2 (en) * | 2009-10-12 | 2012-10-16 | International Business Machines Corporation | Noise coupling reduction and impedance discontinuity control in high-speed ceramic modules |
| US8659155B2 (en) | 2009-11-05 | 2014-02-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming copper pillar bumps |
| US8937381B1 (en) | 2009-12-03 | 2015-01-20 | Amkor Technology, Inc. | Thin stackable package and method |
| US9691734B1 (en) | 2009-12-07 | 2017-06-27 | Amkor Technology, Inc. | Method of forming a plurality of electronic component packages |
| KR101308970B1 (ko) * | 2009-12-21 | 2013-09-17 | 한국전자통신연구원 | 불요 전자파 및 노이즈 억제를 위한 다층 인쇄 회로 기판 |
| US8536462B1 (en) | 2010-01-22 | 2013-09-17 | Amkor Technology, Inc. | Flex circuit package and method |
| US8299616B2 (en) * | 2010-01-29 | 2012-10-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | T-shaped post for semiconductor devices |
| US10297550B2 (en) * | 2010-02-05 | 2019-05-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D IC architecture with interposer and interconnect structure for bonding dies |
| US8610270B2 (en) * | 2010-02-09 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and semiconductor assembly with lead-free solder |
| US8803319B2 (en) | 2010-02-11 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pillar structure having a non-planar surface for semiconductor devices |
| US8318596B2 (en) | 2010-02-11 | 2012-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pillar structure having a non-planar surface for semiconductor devices |
| US8519537B2 (en) * | 2010-02-26 | 2013-08-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D semiconductor package interposer with die cavity |
| US9385095B2 (en) | 2010-02-26 | 2016-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D semiconductor package interposer with die cavity |
| US8378480B2 (en) * | 2010-03-04 | 2013-02-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy wafers in 3DIC package assemblies |
| US8482611B2 (en) * | 2010-03-23 | 2013-07-09 | Pelco, Inc. | Surveillance camera |
| US8455995B2 (en) | 2010-04-16 | 2013-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | TSVs with different sizes in interposers for bonding dies |
| US8441124B2 (en) | 2010-04-29 | 2013-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with non-metal sidewall protection structure |
| US8716867B2 (en) | 2010-05-12 | 2014-05-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming interconnect structures using pre-ink-printed sheets |
| US8674513B2 (en) | 2010-05-13 | 2014-03-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structures for substrate |
| US9142533B2 (en) | 2010-05-20 | 2015-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate interconnections having different sizes |
| US8300423B1 (en) | 2010-05-25 | 2012-10-30 | Amkor Technology, Inc. | Stackable treated via package and method |
| US8294276B1 (en) | 2010-05-27 | 2012-10-23 | Amkor Technology, Inc. | Semiconductor device and fabricating method thereof |
| US8901736B2 (en) | 2010-05-28 | 2014-12-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strength of micro-bump joints |
| US9018758B2 (en) | 2010-06-02 | 2015-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with non-metal sidewall spacer and metal top cap |
| US8426961B2 (en) | 2010-06-25 | 2013-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded 3D interposer structure |
| US8241963B2 (en) | 2010-07-13 | 2012-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Recessed pillar structure |
| US8581418B2 (en) | 2010-07-21 | 2013-11-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-die stacking using bumps with different sizes |
| US8629568B2 (en) | 2010-07-30 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device cover mark |
| US8338229B1 (en) | 2010-07-30 | 2012-12-25 | Amkor Technology, Inc. | Stackable plasma cleaned via package and method |
| US8717775B1 (en) | 2010-08-02 | 2014-05-06 | Amkor Technology, Inc. | Fingerprint sensor package and method |
| US8540506B2 (en) | 2010-08-16 | 2013-09-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor molding chamber |
| US8546254B2 (en) | 2010-08-19 | 2013-10-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming copper pillar bumps using patterned anodes |
| US8541262B2 (en) | 2010-09-02 | 2013-09-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Die edge contacts for semiconductor devices |
| US9343436B2 (en) | 2010-09-09 | 2016-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked package and method of manufacturing the same |
| US8936966B2 (en) | 2012-02-08 | 2015-01-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging methods for semiconductor devices |
| US8105875B1 (en) | 2010-10-14 | 2012-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Approach for bonding dies onto interposers |
| US9064879B2 (en) | 2010-10-14 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging methods and structures using a die attach film |
| US8338945B2 (en) | 2010-10-26 | 2012-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Molded chip interposer structure and methods |
| US8337657B1 (en) | 2010-10-27 | 2012-12-25 | Amkor Technology, Inc. | Mechanical tape separation package and method |
| US8482134B1 (en) | 2010-11-01 | 2013-07-09 | Amkor Technology, Inc. | Stackable package and method |
| US9748154B1 (en) | 2010-11-04 | 2017-08-29 | Amkor Technology, Inc. | Wafer level fan out semiconductor device and manufacturing method thereof |
| US8525318B1 (en) | 2010-11-10 | 2013-09-03 | Amkor Technology, Inc. | Semiconductor device and fabricating method thereof |
| US8557629B1 (en) | 2010-12-03 | 2013-10-15 | Amkor Technology, Inc. | Semiconductor device having overlapped via apertures |
| US8535961B1 (en) | 2010-12-09 | 2013-09-17 | Amkor Technology, Inc. | Light emitting diode (LED) package and method |
| US8797057B2 (en) * | 2011-02-11 | 2014-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Testing of semiconductor chips with microbumps |
| US9721872B1 (en) | 2011-02-18 | 2017-08-01 | Amkor Technology, Inc. | Methods and structures for increasing the allowable die size in TMV packages |
| US9013011B1 (en) | 2011-03-11 | 2015-04-21 | Amkor Technology, Inc. | Stacked and staggered die MEMS package and method |
| KR101140113B1 (ko) | 2011-04-26 | 2012-04-30 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 |
| US8860117B2 (en) | 2011-04-28 | 2014-10-14 | Micron Technology, Inc. | Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods |
| US8803269B2 (en) * | 2011-05-05 | 2014-08-12 | Cisco Technology, Inc. | Wafer scale packaging platform for transceivers |
| US8664760B2 (en) | 2011-05-30 | 2014-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Connector design for packaging integrated circuits |
| US8610285B2 (en) | 2011-05-30 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D IC packaging structures and methods with a metal pillar |
| US8501590B2 (en) | 2011-07-05 | 2013-08-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and methods for dicing interposer assembly |
| US8580683B2 (en) | 2011-09-27 | 2013-11-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and methods for molding die on wafer interposers |
| US8476770B2 (en) | 2011-07-07 | 2013-07-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and methods for forming through vias |
| US8647796B2 (en) | 2011-07-27 | 2014-02-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Photoactive compound gradient photoresist |
| US8754514B2 (en) | 2011-08-10 | 2014-06-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-chip wafer level package |
| US20130040423A1 (en) | 2011-08-10 | 2013-02-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of Multi-Chip Wafer Level Packaging |
| US8557684B2 (en) | 2011-08-23 | 2013-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional integrated circuit (3DIC) formation process |
| US8963334B2 (en) | 2011-08-30 | 2015-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Die-to-die gap control for semiconductor structure and method |
| US9418876B2 (en) | 2011-09-02 | 2016-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of three dimensional integrated circuit assembly |
| US8531032B2 (en) | 2011-09-02 | 2013-09-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thermally enhanced structure for multi-chip device |
| US9245773B2 (en) | 2011-09-02 | 2016-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device packaging methods and structures thereof |
| US9530761B2 (en) | 2011-09-02 | 2016-12-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package systems including passive electrical components |
| US9390060B2 (en) | 2011-09-02 | 2016-07-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging methods, material dispensing methods and apparatuses, and automated measurement systems |
| US8653674B1 (en) | 2011-09-15 | 2014-02-18 | Amkor Technology, Inc. | Electronic component package fabrication method and structure |
| US8633598B1 (en) | 2011-09-20 | 2014-01-21 | Amkor Technology, Inc. | Underfill contacting stacking balls package fabrication method and structure |
| US9219016B2 (en) | 2011-09-28 | 2015-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure design for 3DIC testing |
| US8872312B2 (en) | 2011-09-30 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | EMI package and method for making same |
| US10475759B2 (en) | 2011-10-11 | 2019-11-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit structure having dies with connectors of different sizes |
| US8878182B2 (en) | 2011-10-12 | 2014-11-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Probe pad design for 3DIC package yield analysis |
| US9029962B1 (en) | 2011-10-12 | 2015-05-12 | Amkor Technology, Inc. | Molded cavity substrate MEMS package fabrication method and structure |
| US8518753B2 (en) | 2011-11-15 | 2013-08-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Assembly method for three dimensional integrated circuit |
| US8779599B2 (en) | 2011-11-16 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packages including active dies and dummy dies and methods for forming the same |
| US8759118B2 (en) | 2011-11-16 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Plating process and structure |
| US8629043B2 (en) | 2011-11-16 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for de-bonding carriers |
| US8772929B2 (en) | 2011-11-16 | 2014-07-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package for three dimensional integrated circuit |
| US8779588B2 (en) | 2011-11-29 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump structures for multi-chip packaging |
| US8643148B2 (en) | 2011-11-30 | 2014-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Chip-on-Wafer structures and methods for forming the same |
| US8653658B2 (en) | 2011-11-30 | 2014-02-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Planarized bumps for underfill control |
| US8557631B2 (en) | 2011-12-01 | 2013-10-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interposer wafer bonding method and apparatus |
| US8536573B2 (en) | 2011-12-02 | 2013-09-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Plating process and structure |
| US8558229B2 (en) | 2011-12-07 | 2013-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Passivation layer for packaged chip |
| US8828848B2 (en) | 2011-12-16 | 2014-09-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Die structure and method of fabrication thereof |
| US8871568B2 (en) | 2012-01-06 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packages and method of forming the same |
| US8518796B2 (en) | 2012-01-09 | 2013-08-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor die connection system and method |
| US8691706B2 (en) | 2012-01-12 | 2014-04-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing substrate warpage in semiconductor processing |
| US9620430B2 (en) | 2012-01-23 | 2017-04-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Sawing underfill in packaging processes |
| US8698308B2 (en) | 2012-01-31 | 2014-04-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump structural designs to minimize package defects |
| US9406500B2 (en) | 2012-02-08 | 2016-08-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Flux residue cleaning system and method |
| US9230932B2 (en) | 2012-02-09 | 2016-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect crack arrestor structure and methods |
| US8975183B2 (en) | 2012-02-10 | 2015-03-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Process for forming semiconductor structure |
| US8900922B2 (en) | 2012-02-16 | 2014-12-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fine-pitch package-on-package structures and methods for forming the same |
| US8816495B2 (en) | 2012-02-16 | 2014-08-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structures and formation methods of packages with heat sinks |
| US9646942B2 (en) | 2012-02-23 | 2017-05-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for controlling bump height variation |
| US8953336B2 (en) | 2012-03-06 | 2015-02-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Surface metal wiring structure for an IC substrate |
| US8962392B2 (en) | 2012-03-13 | 2015-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Underfill curing method using carrier |
| US9006004B2 (en) | 2012-03-23 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Probing chips during package formation |
| US9391000B2 (en) | 2012-04-11 | 2016-07-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for forming silicon-based hermetic thermal solutions |
| US9034695B2 (en) | 2012-04-11 | 2015-05-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated thermal solutions for packaging integrated circuits |
| US9425136B2 (en) | 2012-04-17 | 2016-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conical-shaped or tier-shaped pillar connections |
| US9646923B2 (en) | 2012-04-17 | 2017-05-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices |
| US9299674B2 (en) | 2012-04-18 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump-on-trace interconnect |
| US9515036B2 (en) | 2012-04-20 | 2016-12-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for solder connections |
| US8741691B2 (en) | 2012-04-20 | 2014-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating three dimensional integrated circuit |
| US9576830B2 (en) | 2012-05-18 | 2017-02-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for adjusting wafer warpage |
| US9583365B2 (en) | 2012-05-25 | 2017-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming interconnects for three dimensional integrated circuit |
| US8964474B2 (en) | 2012-06-15 | 2015-02-24 | Micron Technology, Inc. | Architecture for 3-D NAND memory |
| US8970035B2 (en) | 2012-08-31 | 2015-03-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump structures for semiconductor package |
| US9111817B2 (en) | 2012-09-18 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump structure and method of forming same |
| US8628990B1 (en) | 2012-09-27 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Image device and methods of forming the same |
| US9799592B2 (en) | 2013-11-19 | 2017-10-24 | Amkor Technology, Inc. | Semicondutor device with through-silicon via-less deep wells |
| KR101366461B1 (ko) | 2012-11-20 | 2014-02-26 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
| KR102214856B1 (ko) * | 2012-12-21 | 2021-02-09 | 에이치디 마이크로시스템즈 가부시키가이샤 | 폴리이미드 전구체, 그 폴리이미드 전구체를 포함하는 감광성 수지 조성물, 그것을 사용한 패턴 경화막의 제조 방법 및 반도체 장치 |
| US10725379B2 (en) | 2012-12-21 | 2020-07-28 | Hitachi Chemical Dupont Microsystems, Ltd. | Polymide precursor resin composition |
| USD759022S1 (en) * | 2013-03-13 | 2016-06-14 | Nagrastar Llc | Smart card interface |
| USD758372S1 (en) * | 2013-03-13 | 2016-06-07 | Nagrastar Llc | Smart card interface |
| US9070644B2 (en) | 2013-03-15 | 2015-06-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging mechanisms for dies with different sizes of connectors |
| US9646894B2 (en) | 2013-03-15 | 2017-05-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging mechanisms for dies with different sizes of connectors |
| KR101488590B1 (ko) | 2013-03-29 | 2015-01-30 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
| KR101607981B1 (ko) | 2013-11-04 | 2016-03-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지 |
| US9768090B2 (en) | 2014-02-14 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate design for semiconductor packages and method of forming same |
| US10056267B2 (en) | 2014-02-14 | 2018-08-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate design for semiconductor packages and method of forming same |
| US9935090B2 (en) | 2014-02-14 | 2018-04-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate design for semiconductor packages and method of forming same |
| US10026671B2 (en) | 2014-02-14 | 2018-07-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate design for semiconductor packages and method of forming same |
| US9653443B2 (en) | 2014-02-14 | 2017-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thermal performance structure for semiconductor packages and method of forming same |
| JP6356450B2 (ja) | 2014-03-20 | 2018-07-11 | 株式会社東芝 | 半導体装置および電子回路装置 |
| US10411086B2 (en) * | 2014-04-07 | 2019-09-10 | Semiconductor Components Industries, Llc | High voltage capacitor and method |
| US9627395B2 (en) | 2015-02-11 | 2017-04-18 | Sandisk Technologies Llc | Enhanced channel mobility three-dimensional memory structure and method of making thereof |
| US9564416B2 (en) | 2015-02-13 | 2017-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structures and methods of forming the same |
| US9613931B2 (en) | 2015-04-30 | 2017-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out stacked system in package (SIP) having dummy dies and methods of making the same |
| US9886193B2 (en) | 2015-05-15 | 2018-02-06 | International Business Machines Corporation | Architecture and implementation of cortical system, and fabricating an architecture using 3D wafer scale integration |
| US9478495B1 (en) | 2015-10-26 | 2016-10-25 | Sandisk Technologies Llc | Three dimensional memory device containing aluminum source contact via structure and method of making thereof |
| US9679650B1 (en) | 2016-05-06 | 2017-06-13 | Micron Technology, Inc. | 3D NAND memory Z-decoder |
| US9960328B2 (en) | 2016-09-06 | 2018-05-01 | Amkor Technology, Inc. | Semiconductor device and manufacturing method thereof |
| KR102191374B1 (ko) * | 2016-11-22 | 2020-12-16 | 한국전자통신연구원 | 광 송신 모듈 |
| US10643936B2 (en) * | 2017-05-31 | 2020-05-05 | Dyi-chung Hu | Package substrate and package structure |
| US10916507B2 (en) | 2018-12-04 | 2021-02-09 | International Business Machines Corporation | Multiple chip carrier for bridge assembly |
| US11450381B2 (en) | 2019-08-21 | 2022-09-20 | Micron Technology, Inc. | Multi-deck memory device including buffer circuitry under array |
| US11647582B1 (en) | 2020-08-26 | 2023-05-09 | Ian Getreu | Rapid implementation of high-temperature analog interface electronics |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558096A (en) * | 1978-06-30 | 1980-01-21 | Ibm | Ic package |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4667220A (en) * | 1984-04-27 | 1987-05-19 | Trilogy Computer Development Partners, Ltd. | Semiconductor chip module interconnection system |
-
1986
- 1986-11-12 US US06/929,946 patent/US4811082A/en not_active Expired - Lifetime
-
1987
- 1987-05-05 EP EP87106477A patent/EP0267360B1/en not_active Expired
- 1987-05-05 DE DE8787106477T patent/DE3781370T2/de not_active Expired - Fee Related
- 1987-09-18 JP JP62232738A patent/JP2575734B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558096A (en) * | 1978-06-30 | 1980-01-21 | Ibm | Ic package |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172093A (en) * | 1990-11-22 | 1992-12-15 | Fujitsu Ten Limited | Alarming system |
| JPH0794666A (ja) * | 1993-03-01 | 1995-04-07 | Univ Arkansas | マルチチップモジュール |
| JP2003503855A (ja) * | 1999-06-28 | 2003-01-28 | インテル・コーポレーション | インターポーザおよびその製造方法 |
| WO2014002663A1 (ja) * | 2012-06-29 | 2014-01-03 | 株式会社日立製作所 | インターポーザ、プリント基板及び半導体装置 |
| JP2014011284A (ja) * | 2012-06-29 | 2014-01-20 | Hitachi Ltd | インターポーザ、プリント基板及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0267360A3 (en) | 1988-11-09 |
| US4811082A (en) | 1989-03-07 |
| DE3781370T2 (de) | 1993-04-01 |
| EP0267360A2 (en) | 1988-05-18 |
| JP2575734B2 (ja) | 1997-01-29 |
| DE3781370D1 (de) | 1992-10-01 |
| EP0267360B1 (en) | 1992-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63129655A (ja) | 集積回路実装構造体 | |
| EP0393220B1 (en) | Integrated circuit package | |
| US4866507A (en) | Module for packaging semiconductor integrated circuit chips on a base substrate | |
| US5426566A (en) | Multichip integrated circuit packages and systems | |
| JP3758678B2 (ja) | 高性能集積回路パッケージ | |
| JP4592122B2 (ja) | パッケージ層の数を削減したフリップチップ・パッケージ | |
| US6222276B1 (en) | Through-chip conductors for low inductance chip-to-chip integration and off-chip connections | |
| JP4163421B2 (ja) | 半導体チップパッケージ | |
| US5347428A (en) | Module comprising IC memory stack dedicated to and structurally combined with an IC microprocessor chip | |
| US5903050A (en) | Semiconductor package having capacitive extension spokes and method for making the same | |
| US4670770A (en) | Integrated circuit chip-and-substrate assembly | |
| US9870982B2 (en) | Distributed on-chip decoupling apparatus and method using package interconnect | |
| CN111418060A (zh) | 具有正交的顶部互连层的、面对面安装的ic裸片 | |
| WO1992003844A1 (en) | Multilayer integrated circuit module | |
| CN111211111B (zh) | 一种互连器及封装结构 | |
| US5914533A (en) | Multilayer module with thinfilm redistribution area | |
| TWI255678B (en) | Optimized conductor routing for multiple components on a printed circuit board | |
| JP2002270722A (ja) | 電気的接続構造体及び半導体チップパッケージ | |
| JPH04290258A (ja) | マルチチップモジュール | |
| US7176575B2 (en) | Input/output routing on an electronic device | |
| Bertram | High-density, large scale interconnection for improved VLSI system performance | |
| US20240038721A1 (en) | Semiconductor devices and methods of manufacturing thereof | |
| JPH07123150B2 (ja) | ハイブリッド半導体モジュール | |
| JPH06291218A (ja) | モジュール用多層配線基板 |