JP3173059B2 - 多層配線ディジタル装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、高い密度の配線を有す
る電子装置、特にディジタル電子装置の配線の形状に関
する。
る電子装置、特にディジタル電子装置の配線の形状に関
する。
【０００２】
【従来の技術】電子装置は、小形化，複雑化，大規模化
を続けており、今後ますます、電子装置を高機能，高性
能に、使いやすく、運びやすくするために、この要求は
根強い。これらの進歩を実現するものとして、配線の微
細化の技術が大きな貢献をしている。
を続けており、今後ますます、電子装置を高機能，高性
能に、使いやすく、運びやすくするために、この要求は
根強い。これらの進歩を実現するものとして、配線の微
細化の技術が大きな貢献をしている。
【０００３】電子装置の配線は、主に、プリント基板，
セラミック基板，半導体上などに形成されるが、いずれ
の場合においても、その線幅，厚さなどの形状は、長さ
を除き、一定にして設計されるのが通常である。特に信
号配線に関しては、配線の本数が多いため、これは厳密
に守られるのが通例である。この理由は主に、この手法
により設計が簡便になるためである。
セラミック基板，半導体上などに形成されるが、いずれ
の場合においても、その線幅，厚さなどの形状は、長さ
を除き、一定にして設計されるのが通常である。特に信
号配線に関しては、配線の本数が多いため、これは厳密
に守られるのが通例である。この理由は主に、この手法
により設計が簡便になるためである。
【０００４】配線の線幅，厚さなどを一定に規格化し、
配線の通る位置を定まった間隔の格子上に配置しておけ
ば、配線の設計は、配線の経路設計と形状設計との２つ
に分けて、簡潔かつ迅速に行うことができるようにな
る。すなわち、前者の配線経路設計は、端子間を接続す
る配線が予め一定に定められた格子上のどの経路を通れ
ば多くある他の配線と交わることなく接続できるかを考
察して設計するのみで良く、後者の形状設計は、経路設
計結果に、線幅，接続端子形状，スルーホール接続の形
状などを付与して実際の各配線の形状を作成するのみで
良い。最終的な配線形状は、マスクなどに描き出され、
主にフォトリソグラフィ技術，エッチング技術などのプ
ロセス技術により実際の配線が形成される。
配線の通る位置を定まった間隔の格子上に配置しておけ
ば、配線の設計は、配線の経路設計と形状設計との２つ
に分けて、簡潔かつ迅速に行うことができるようにな
る。すなわち、前者の配線経路設計は、端子間を接続す
る配線が予め一定に定められた格子上のどの経路を通れ
ば多くある他の配線と交わることなく接続できるかを考
察して設計するのみで良く、後者の形状設計は、経路設
計結果に、線幅，接続端子形状，スルーホール接続の形
状などを付与して実際の各配線の形状を作成するのみで
良い。最終的な配線形状は、マスクなどに描き出され、
主にフォトリソグラフィ技術，エッチング技術などのプ
ロセス技術により実際の配線が形成される。
【０００５】このような配線の設計手法は広く知られて
おり、例えば「高密度表面実装技術」（トリケップス社
ＩＳＢＮ４-８８６５７-５１１）の７３ページ，１２６
ページ、「プリント基板のＣＡＥ」（山田昭彦監著、応
用技術出版社）の４ページ，５８ページ，７６ページな
どに見ることができる。
おり、例えば「高密度表面実装技術」（トリケップス社
ＩＳＢＮ４-８８６５７-５１１）の７３ページ，１２６
ページ、「プリント基板のＣＡＥ」（山田昭彦監著、応
用技術出版社）の４ページ，５８ページ，７６ページな
どに見ることができる。
【０００６】このように、配線の線幅，厚さなどを一定
に規格化し、配線の設計を２段階に分けて行なうことに
より、配線の設計作業が整理され、簡潔になって、迅速
に設計作業を行なうことができ、あるいは大規模な設計
を行なうことができて、電子産業の発展に大きく寄与し
ている。
に規格化し、配線の設計を２段階に分けて行なうことに
より、配線の設計作業が整理され、簡潔になって、迅速
に設計作業を行なうことができ、あるいは大規模な設計
を行なうことができて、電子産業の発展に大きく寄与し
ている。
【０００７】配線の微細化，高密度化により、電子装置
の、複雑化，大規模化，小形化，ひいては高機能化，高
性能化が実現されている。具体的には、配線，スルーホ
ールなどの配線形状を微細に形成できるようにするプロ
セスの技術開発が進められ、配線が微細となり、実装密
度が向上することによって、電子装置の小形化，複雑
化，大規模化，高機能化が可能となり、また、装置の小
形化により配線が短くなるために、信号が配線を通過す
る際の所用時間が短縮して、装置は高速に動作するよう
になり、性能が向上している。
の、複雑化，大規模化，小形化，ひいては高機能化，高
性能化が実現されている。具体的には、配線，スルーホ
ールなどの配線形状を微細に形成できるようにするプロ
セスの技術開発が進められ、配線が微細となり、実装密
度が向上することによって、電子装置の小形化，複雑
化，大規模化，高機能化が可能となり、また、装置の小
形化により配線が短くなるために、信号が配線を通過す
る際の所用時間が短縮して、装置は高速に動作するよう
になり、性能が向上している。
【０００８】ここで、微細配線を使用した装置設計、特
に配線の設計に際しては、配線の微細形成技術が許す範
囲で配線寸法の規格を微細化して、設計が行なわれる。
その結果、配線の寸法は一律に縮小する形となる。これ
は、装置の配線の寸法、ひいては実装密度を、均一に、
また、装置全体にわたって縮小し、配線の微細化技術の
恩恵を効果的に引き出す良い方法である。
に配線の設計に際しては、配線の微細形成技術が許す範
囲で配線寸法の規格を微細化して、設計が行なわれる。
その結果、配線の寸法は一律に縮小する形となる。これ
は、装置の配線の寸法、ひいては実装密度を、均一に、
また、装置全体にわたって縮小し、配線の微細化技術の
恩恵を効果的に引き出す良い方法である。
【０００９】このように、従来の技術によれば、配線の
線幅，厚さなどの寸法は、一定の規格に従って設計さ
れ、配線の微細化は、この規格寸法を縮小することによ
り、電子装置の小形化，複雑化，大規模化，高機能化，
高性能化を実現しょうとするものである。
線幅，厚さなどの寸法は、一定の規格に従って設計さ
れ、配線の微細化は、この規格寸法を縮小することによ
り、電子装置の小形化，複雑化，大規模化，高機能化，
高性能化を実現しょうとするものである。
【００１０】
【発明が解決しようとする課題】しかしながら、これら
従来の方法をさらに押し進めると、電気的な限界に到達
して、電子回路の良好な動作が阻害されるようになる。
これは、配線形状の微細化が、配線の断面積を減少さ
せ、電気抵抗を増大する結果となることに起因する。す
なわち、従来技術を用いた場合、配線の幅，厚さなどが
微細化されると、配線の抵抗が増大し、電子装置を正常
に動作させることができなくなる、あるいは、装置の性
能が低下する。また、材料面からこれを解決することは
現実的でない。また、従来の配線設計技術によれば、配
線の幅，厚さなどの寸法を一定に規格化して設計を行な
うために、多数ある配線のうち、特に長いものについ
て、電子装置の誤動作、性能の低下の問題を引き起こす
ものである。
従来の方法をさらに押し進めると、電気的な限界に到達
して、電子回路の良好な動作が阻害されるようになる。
これは、配線形状の微細化が、配線の断面積を減少さ
せ、電気抵抗を増大する結果となることに起因する。す
なわち、従来技術を用いた場合、配線の幅，厚さなどが
微細化されると、配線の抵抗が増大し、電子装置を正常
に動作させることができなくなる、あるいは、装置の性
能が低下する。また、材料面からこれを解決することは
現実的でない。また、従来の配線設計技術によれば、配
線の幅，厚さなどの寸法を一定に規格化して設計を行な
うために、多数ある配線のうち、特に長いものについ
て、電子装置の誤動作、性能の低下の問題を引き起こす
ものである。
【００１１】本発明の目的は、性能を保持しながら、配
線の微細化を可能とする構造により小型化かつ高機能・
高性能化を実現する電子装置を提供するにある。
線の微細化を可能とする構造により小型化かつ高機能・
高性能化を実現する電子装置を提供するにある。
【００１２】
【課題を解決するための手段】本発明は、複数の配線層
を有する多層配線ディジタル電子装置であって、各配線
層における配線の断面積を、層によって段階的に異なら
しめたことを特徴とする。また本発明は、複数の配線層
を有するディジタル用多層配線基板であって、アース層
によってはさまれた各配線層におけるＹ方向信号配線及
びＸ方向信号配線の断面積を、各層によって段階的に異
ならしめたことを特徴とする。更に本発明は、複数の配
線層を有するディジタル用半導体集積回路であって、各
配線層における配線の断面積を、層によって段階的に異
ならしめたことを特徴とする。
を有する多層配線ディジタル電子装置であって、各配線
層における配線の断面積を、層によって段階的に異なら
しめたことを特徴とする。また本発明は、複数の配線層
を有するディジタル用多層配線基板であって、アース層
によってはさまれた各配線層におけるＹ方向信号配線及
びＸ方向信号配線の断面積を、各層によって段階的に異
ならしめたことを特徴とする。更に本発明は、複数の配
線層を有するディジタル用半導体集積回路であって、各
配線層における配線の断面積を、層によって段階的に異
ならしめたことを特徴とする。
【００１３】
【作用】すなわち、配線の長さが短い場合には抵抗が小
さく、長さが長くなると抵抗が大きいことに着目して、
所望の抵抗値になるように、配線の断面積を制御して設
計することにより、配線の微細化を行なって、装置の正
常な動作、性能向上などを達成しつつ、配線の微細化を
実現するものである。
さく、長さが長くなると抵抗が大きいことに着目して、
所望の抵抗値になるように、配線の断面積を制御して設
計することにより、配線の微細化を行なって、装置の正
常な動作、性能向上などを達成しつつ、配線の微細化を
実現するものである。
【００１４】
【実施例】配線の微細化の第１の形態として、同程度の
回路規模の装置の配線を微細化して、装置全体の外形寸
法を小さくする、いわゆる装置の小形化の場合がある。
この場合、配線については、配線の幅，厚さ，長さが概
略一様に縮小することになる。プロセスを極限まで追及
して配線を微細化した場合、幅と厚さは概略同程度の寸
法となって、片方の寸法のみを微細化し続けることはで
きなくなり、例えば、厚さよりも幅が狭い、垂直に縦長
の構造の製造は究めて困難となるから、配線の幅と厚さ
は一様に縮小する。また、配線の幅が縮小して配線の密
度が向上し、ここで電子回路素子も平行して小形になれ
ば、必要な配線の長さも短くなる。このように、装置の
小形化の場合、配線の幅，厚さ，長さが一様に縮小する
モデルを考えるのがふさわしい。
回路規模の装置の配線を微細化して、装置全体の外形寸
法を小さくする、いわゆる装置の小形化の場合がある。
この場合、配線については、配線の幅，厚さ，長さが概
略一様に縮小することになる。プロセスを極限まで追及
して配線を微細化した場合、幅と厚さは概略同程度の寸
法となって、片方の寸法のみを微細化し続けることはで
きなくなり、例えば、厚さよりも幅が狭い、垂直に縦長
の構造の製造は究めて困難となるから、配線の幅と厚さ
は一様に縮小する。また、配線の幅が縮小して配線の密
度が向上し、ここで電子回路素子も平行して小形になれ
ば、必要な配線の長さも短くなる。このように、装置の
小形化の場合、配線の幅，厚さ，長さが一様に縮小する
モデルを考えるのがふさわしい。
【００１５】また、配線の微細化の第２の形態として、
配線の寸法は微細化するが、装置に収納される回路規模
が増大して、装置全体の外形寸法は同程度に留まる、い
わゆる高機能化の例がある。この場合、装置全体の寸法
は変らないのであるから、装置の端と端に配置された電
子回路間の距離は不変で、配線の最大長は不変となる。
すなわち、配線の幅と厚さは一様に縮小し、長さは一定
であるモデルを考えるのがふさわしい。
配線の寸法は微細化するが、装置に収納される回路規模
が増大して、装置全体の外形寸法は同程度に留まる、い
わゆる高機能化の例がある。この場合、装置全体の寸法
は変らないのであるから、装置の端と端に配置された電
子回路間の距離は不変で、配線の最大長は不変となる。
すなわち、配線の幅と厚さは一様に縮小し、長さは一定
であるモデルを考えるのがふさわしい。
【００１６】配線の電気抵抗Ｒは、断面積Ｓ，長さＬ，
配線材料の抵抗率ρとから、Ｒ＝ρＬ／Ｓの式で計算さ
れるが、今仮に、配線の幅ｗ，厚さｔ，長さＬを一様に
ｋ倍微細化した装置の小形化の例を考えると、すなわち
各寸法を一様に１／ｋに減少したとすると、断面積はＳ
＝ｗｔなので２乗で効き、長さは１乗であるために、配
線の抵抗はｋ倍に増大する。従って、上記のように、断
面積は微細化の度合の概略２乗で減少することになり、
配線の抵抗は、微細化の度合に比例して、増大して行く
ようになる。
配線材料の抵抗率ρとから、Ｒ＝ρＬ／Ｓの式で計算さ
れるが、今仮に、配線の幅ｗ，厚さｔ，長さＬを一様に
ｋ倍微細化した装置の小形化の例を考えると、すなわち
各寸法を一様に１／ｋに減少したとすると、断面積はＳ
＝ｗｔなので２乗で効き、長さは１乗であるために、配
線の抵抗はｋ倍に増大する。従って、上記のように、断
面積は微細化の度合の概略２乗で減少することになり、
配線の抵抗は、微細化の度合に比例して、増大して行く
ようになる。
【００１７】装置の高機能化の例の場合、配線の幅ｗ，
厚さｔがｋ倍に微細化したとすると、すなわち１／ｋに
減少したとすると、断面積はｋの２乗分の１になり、長
さＬは不変のため、配線の抵抗はｋの２乗倍と、配線の
微細化に伴って、急速に増大して行くことになる。
厚さｔがｋ倍に微細化したとすると、すなわち１／ｋに
減少したとすると、断面積はｋの２乗分の１になり、長
さＬは不変のため、配線の抵抗はｋの２乗倍と、配線の
微細化に伴って、急速に増大して行くことになる。
【００１８】このように、配線が微細化して行くと、配
線の抵抗は、微細化の度合に比例するか、それ以上の度
合で、増大して行くようになる。これらの数値のより詳
細な予測は、レンツのルールなどから導出することが可
能であるが、この結果もこの１乗ないし２乗の間とな
る。また、個々の回路や装置によって、配線の抵抗の増
大の度合が微細化の度合の１乗以下あるいは２乗の間以
上の場合もあるであろうが、配線の微細化に伴って、配
線の抵抗が増大する傾向は、断面積の減少からして、避
けられない物理的要因である。
線の抵抗は、微細化の度合に比例するか、それ以上の度
合で、増大して行くようになる。これらの数値のより詳
細な予測は、レンツのルールなどから導出することが可
能であるが、この結果もこの１乗ないし２乗の間とな
る。また、個々の回路や装置によって、配線の抵抗の増
大の度合が微細化の度合の１乗以下あるいは２乗の間以
上の場合もあるであろうが、配線の微細化に伴って、配
線の抵抗が増大する傾向は、断面積の減少からして、避
けられない物理的要因である。
【００１９】配線の電気抵抗が増大すると、電子回路の
良好な動作が阻害されるようになる。
良好な動作が阻害されるようになる。
【００２０】高速な電子回路では、配線に伝送線路が用
いられる。これは、信号波形の速度、具体的には、ディ
ジタル波形を議論するので立上り時間が、配線での伝播
遅延時間に比較して無視できないか同程度以上になる場
合に用いられる。この伝送線路では、配線の端で波形が
反射して乱れないように、終端抵抗を設ける。これは、
伝送線路の特性インピーダンスの値と同値の抵抗で、波
形を無反射で吸収するためのものである。終端抵抗は、
配線の信号送り出し側に設ける方法、いわゆる送端終端
と、信号の到達終点に設ける方法、いわゆる受端終端と
がある。
いられる。これは、信号波形の速度、具体的には、ディ
ジタル波形を議論するので立上り時間が、配線での伝播
遅延時間に比較して無視できないか同程度以上になる場
合に用いられる。この伝送線路では、配線の端で波形が
反射して乱れないように、終端抵抗を設ける。これは、
伝送線路の特性インピーダンスの値と同値の抵抗で、波
形を無反射で吸収するためのものである。終端抵抗は、
配線の信号送り出し側に設ける方法、いわゆる送端終端
と、信号の到達終点に設ける方法、いわゆる受端終端と
がある。
【００２１】受端終端の場合で考えると、配線の回路は
図２のようになる。同図において、９１は伝送線路、９
２は終端抵抗、９３は信号電圧源、Ｖｓは入力電圧、Ｖ
ｘは出力電圧を表す。配線、すなわち伝送線路の特性イ
ンピーダンスをＺとし、終端抵抗の値をＲとし、配線の
抵抗をｒとすると、無反射終端のためにＲ＝Ｚである
が、配線の入力電圧Ｖｓと出力電圧Ｖｘとの関係は、Ｖ
ｘ＝Ｖｓ・Ｚ／（Ｚ＋ｒ）となる。ここで、配線の抵抗
ｒが無視できるとすると、Ｖｘ＝Ｖｓとなり、すなわち
入力電圧と出力電圧が等しくなり、これが正常な出力電
圧である。配線の抵抗ｒが、伝送線路の特性インピーダ
ンスＺ、あるいは終端抵抗の値Ｒと等しいとすると、Ｖ
ｘ＝Ｖｓ／２となり、出力電圧Ｖｘは入力電圧Ｖｓの半
分となる。すなわち、出力電圧は正常値の半分となる。
ディジタル回路は高い電圧ＶＨと低い電圧ＶＬの２値を
出力，入力して動作するが、入力信号電圧が中間の電圧
になるとこの２値の判別が不能となって誤動作する。上
記の出力電圧が正常値の半分になる場合が、この誤動作
の条件に相当し、この信号を与えられた電子回路は誤動
作する。現実の回路では、入力電圧が半分にまで減少す
る以前に正常に動作しなくなり、またその他のノイズが
あるので、配線抵抗による電圧低下が５％ないし３０％
程度で問題となる。この状況はノイズマージンの不足と
呼ばれる。
図２のようになる。同図において、９１は伝送線路、９
２は終端抵抗、９３は信号電圧源、Ｖｓは入力電圧、Ｖ
ｘは出力電圧を表す。配線、すなわち伝送線路の特性イ
ンピーダンスをＺとし、終端抵抗の値をＲとし、配線の
抵抗をｒとすると、無反射終端のためにＲ＝Ｚである
が、配線の入力電圧Ｖｓと出力電圧Ｖｘとの関係は、Ｖ
ｘ＝Ｖｓ・Ｚ／（Ｚ＋ｒ）となる。ここで、配線の抵抗
ｒが無視できるとすると、Ｖｘ＝Ｖｓとなり、すなわち
入力電圧と出力電圧が等しくなり、これが正常な出力電
圧である。配線の抵抗ｒが、伝送線路の特性インピーダ
ンスＺ、あるいは終端抵抗の値Ｒと等しいとすると、Ｖ
ｘ＝Ｖｓ／２となり、出力電圧Ｖｘは入力電圧Ｖｓの半
分となる。すなわち、出力電圧は正常値の半分となる。
ディジタル回路は高い電圧ＶＨと低い電圧ＶＬの２値を
出力，入力して動作するが、入力信号電圧が中間の電圧
になるとこの２値の判別が不能となって誤動作する。上
記の出力電圧が正常値の半分になる場合が、この誤動作
の条件に相当し、この信号を与えられた電子回路は誤動
作する。現実の回路では、入力電圧が半分にまで減少す
る以前に正常に動作しなくなり、またその他のノイズが
あるので、配線抵抗による電圧低下が５％ないし３０％
程度で問題となる。この状況はノイズマージンの不足と
呼ばれる。
【００２２】送端終端の場合の配線の回路を図３に示
す。同図において、９１は伝送線路、９２は終端抵抗、
９３は信号電圧源、Ｖｓは入力電圧、Ｖｘは出力電圧を
表す。配線の抵抗が大きい場合、送り出された信号は、
時間の経過とともに変化し、最終的には正常値に到達す
るが、最初は正常値とは異なる経緯をたどる。信号が最
初に到達終点に達した時点では、受端終端の場合と全く
同様に出力電圧ＶｘはＶｘ＝Ｖｓ・Ｚ／（Ｚ＋ｒ）とな
る。配線の抵抗ｒが、伝送線路の特性インピーダンス
Ｚ、あるいは終端抵抗の値Ｒと等しい場合には、出力電
圧ＶｘはＶｘ＝Ｖｓ／２と、正常値の半分になり、この
信号を与えられた電子回路は正常に動作しない。出力電
圧は、信号が伝送線路の両端で反射を繰り返すごとに、
正常値に近付いて行き、最終的には正常値になるが、そ
れには時間がかかる。具体的には、配線の片道を伝播す
るのにかかる時間をｔpdとすると、入力信号が最初に出
力点到達するまでの所用時間はｔpdであり、出力点での
反射波が入力点に戻って再び出力点に現れる所用時間は
往復経路なので２ｔpdであるから、信号を送出してか
ら、ｔpd，３ｔpd，５ｔpd，７ｔpdなどの各時刻に出力
電圧は変化し、その間の時間では電圧は階段状の波形と
なって、正常値に近付いて行く。従って、最初の時刻ｔ
pdに正常な電圧が得られない場合、時刻３ｔpd、あるい
は５ｔpd、あるいはそれ以降に、この信号を与えられた
電子回路が動作するに足る電圧となる。配線の抵抗が充
分小さい場合には時刻ｔpdに正常値になるのに比較し
て、配線の抵抗が大きい場合には、少なくとも３倍の時
間がかかる。配線に伝送線路を用いるような高速な回路
では、配線の伝播に要する時間も無視できず重要である
から、これが３倍，５倍になることは装置の性能が低下
することを意味する。また、実際の回路では、先に述べ
たような時刻ｔpdから３ｔpdのようにある時刻区間で電
圧が正常値の半分になるような電圧がディジタル電子回
路に与えられると、この電子回路は高い電圧ＶＨと低い
電圧ＶＬの２値を判別できずに、この時間区間だけ誤動
作し、これが装置の動作に異常をきたす場合もある。ま
た、出力電圧の低下が５％ないし３０％程度と少ない場
合にも、ノイズマージン不足の問題が発生し得ること
は、受端終端の場合と同様である。
す。同図において、９１は伝送線路、９２は終端抵抗、
９３は信号電圧源、Ｖｓは入力電圧、Ｖｘは出力電圧を
表す。配線の抵抗が大きい場合、送り出された信号は、
時間の経過とともに変化し、最終的には正常値に到達す
るが、最初は正常値とは異なる経緯をたどる。信号が最
初に到達終点に達した時点では、受端終端の場合と全く
同様に出力電圧ＶｘはＶｘ＝Ｖｓ・Ｚ／（Ｚ＋ｒ）とな
る。配線の抵抗ｒが、伝送線路の特性インピーダンス
Ｚ、あるいは終端抵抗の値Ｒと等しい場合には、出力電
圧ＶｘはＶｘ＝Ｖｓ／２と、正常値の半分になり、この
信号を与えられた電子回路は正常に動作しない。出力電
圧は、信号が伝送線路の両端で反射を繰り返すごとに、
正常値に近付いて行き、最終的には正常値になるが、そ
れには時間がかかる。具体的には、配線の片道を伝播す
るのにかかる時間をｔpdとすると、入力信号が最初に出
力点到達するまでの所用時間はｔpdであり、出力点での
反射波が入力点に戻って再び出力点に現れる所用時間は
往復経路なので２ｔpdであるから、信号を送出してか
ら、ｔpd，３ｔpd，５ｔpd，７ｔpdなどの各時刻に出力
電圧は変化し、その間の時間では電圧は階段状の波形と
なって、正常値に近付いて行く。従って、最初の時刻ｔ
pdに正常な電圧が得られない場合、時刻３ｔpd、あるい
は５ｔpd、あるいはそれ以降に、この信号を与えられた
電子回路が動作するに足る電圧となる。配線の抵抗が充
分小さい場合には時刻ｔpdに正常値になるのに比較し
て、配線の抵抗が大きい場合には、少なくとも３倍の時
間がかかる。配線に伝送線路を用いるような高速な回路
では、配線の伝播に要する時間も無視できず重要である
から、これが３倍，５倍になることは装置の性能が低下
することを意味する。また、実際の回路では、先に述べ
たような時刻ｔpdから３ｔpdのようにある時刻区間で電
圧が正常値の半分になるような電圧がディジタル電子回
路に与えられると、この電子回路は高い電圧ＶＨと低い
電圧ＶＬの２値を判別できずに、この時間区間だけ誤動
作し、これが装置の動作に異常をきたす場合もある。ま
た、出力電圧の低下が５％ないし３０％程度と少ない場
合にも、ノイズマージン不足の問題が発生し得ること
は、受端終端の場合と同様である。
【００２３】配線として伝送線路が用いられない場合に
も、配線の抵抗が高いと、信号が配線を伝播する時間が
増大して、電子回路の性能が阻害されるようになる。伝
送線路が用いられない配線は、終端抵抗を用いない配線
として定義することができる。配線には、一般に、配線
抵抗ｒと配線容量Ｃとがあるが、両者により配線の時定
数τ＝ｒＣが形成される。この時定数τが信号の伝達速
度に影響を与える。配線に入力される信号の立上り時間
をｔr とすると、配線の出力点での立上り時間ｔr' は
ｔr'＝平方根（ｔrの２乗＋τの２乗）となる。従っ
て、配線の時定数τが、配線に入力される信号の立上り
時間ｔrと同程度以上になると、配線の出力点での立上
り時間ｔr'は入力される信号の立上り時間ｔrよりも明
かに遅くなる。それ以上に配線の時定数τが増大する
と、出力点での立上り時間ｔr'は配線の時定数τとほぼ
等しくなり、その増大と比例して増大する。立上り時間
は一般に信号の電圧振幅の１０％から９０％へ、あるい
は２０％から８０％への遷移時間を表すが、配線の通過
に要する時間、すなわち伝播遅延時間ｔpd は一般に入
出力での５０％点すなわち中点での時刻の差を表すの
で、上記の場合、配線に入力される信号の立上り時間ｔ
r と配線の出力点での立上り時間ｔr'との差の半分が、
配線の通過に要する時間、すなわち伝播遅延時間ｔpd
になる。式で表すとｔpd＝（ｔr'−ｔr）／２である。
配線の時定数τが、入力信号の立上り時間ｔr 以上に増
大すると、配線の伝播遅延時間ｔpd は信号の立上り時
間ｔr に比較して無視できなくなり、配線の時定数τに
概略比例して増大するようになる。今、配線の時定数τ
が信号の立上り時間ｔr に等しいとすると、すなわちτ
＝ｔr とすると、ｔr' ＝１.４ｔr だから、ｔpd＝０.
２ｔr となって、配線の伝播遅延時間ｔpd が、信号の
立上り時間ｔr に比較して無視できなくなる。これは、
配線の伝播遅延時間が電子回路の動作速度と比較して無
視できなくなることを意味する。一般に、電子回路の構
成要素、例えばゲート回路などの動作速度、すなわち伝
播遅延時間は、その回路の立上り時間と同程度だからで
ある。従って、配線の時定数τが増大すると、装置の性
能、特に動作速度に影響を与えるようになり、さらに、
配線の時定数τが信号の立上り時間ｔrよりも大きくな
ると、配線の伝播遅延時間ｔpd は配線の時定数τに概
略比例するようになって、装置の性能、特に動作速度を
低下させる結果となる。
も、配線の抵抗が高いと、信号が配線を伝播する時間が
増大して、電子回路の性能が阻害されるようになる。伝
送線路が用いられない配線は、終端抵抗を用いない配線
として定義することができる。配線には、一般に、配線
抵抗ｒと配線容量Ｃとがあるが、両者により配線の時定
数τ＝ｒＣが形成される。この時定数τが信号の伝達速
度に影響を与える。配線に入力される信号の立上り時間
をｔr とすると、配線の出力点での立上り時間ｔr' は
ｔr'＝平方根（ｔrの２乗＋τの２乗）となる。従っ
て、配線の時定数τが、配線に入力される信号の立上り
時間ｔrと同程度以上になると、配線の出力点での立上
り時間ｔr'は入力される信号の立上り時間ｔrよりも明
かに遅くなる。それ以上に配線の時定数τが増大する
と、出力点での立上り時間ｔr'は配線の時定数τとほぼ
等しくなり、その増大と比例して増大する。立上り時間
は一般に信号の電圧振幅の１０％から９０％へ、あるい
は２０％から８０％への遷移時間を表すが、配線の通過
に要する時間、すなわち伝播遅延時間ｔpd は一般に入
出力での５０％点すなわち中点での時刻の差を表すの
で、上記の場合、配線に入力される信号の立上り時間ｔ
r と配線の出力点での立上り時間ｔr'との差の半分が、
配線の通過に要する時間、すなわち伝播遅延時間ｔpd
になる。式で表すとｔpd＝（ｔr'−ｔr）／２である。
配線の時定数τが、入力信号の立上り時間ｔr 以上に増
大すると、配線の伝播遅延時間ｔpd は信号の立上り時
間ｔr に比較して無視できなくなり、配線の時定数τに
概略比例して増大するようになる。今、配線の時定数τ
が信号の立上り時間ｔr に等しいとすると、すなわちτ
＝ｔr とすると、ｔr' ＝１.４ｔr だから、ｔpd＝０.
２ｔr となって、配線の伝播遅延時間ｔpd が、信号の
立上り時間ｔr に比較して無視できなくなる。これは、
配線の伝播遅延時間が電子回路の動作速度と比較して無
視できなくなることを意味する。一般に、電子回路の構
成要素、例えばゲート回路などの動作速度、すなわち伝
播遅延時間は、その回路の立上り時間と同程度だからで
ある。従って、配線の時定数τが増大すると、装置の性
能、特に動作速度に影響を与えるようになり、さらに、
配線の時定数τが信号の立上り時間ｔrよりも大きくな
ると、配線の伝播遅延時間ｔpd は配線の時定数τに概
略比例するようになって、装置の性能、特に動作速度を
低下させる結果となる。
【００２４】配線の微細化が進むと、配線の抵抗が増大
することはすでに述べた。配線容量は、配線と、その配
線の近傍にある他の配線、多くの場合はアース配線とが
２つの電極になって形成される。容量Ｃを算出する式
は、Ｃ＝ε・Ｓ／ｄで、ここに、εは電極間に挟まれる
材料の誘電率、Ｓは電極の面積、ｄは電極間の距離であ
る。
することはすでに述べた。配線容量は、配線と、その配
線の近傍にある他の配線、多くの場合はアース配線とが
２つの電極になって形成される。容量Ｃを算出する式
は、Ｃ＝ε・Ｓ／ｄで、ここに、εは電極間に挟まれる
材料の誘電率、Ｓは電極の面積、ｄは電極間の距離であ
る。
【００２５】配線の幅をｗ，厚さｔ，長さＬとすると、
Ｓ＝ｗ・Ｌと近似できるので、Ｃ＝ε・ｗ・Ｌ／ｄであ
る。ここで、配線の幅ｗ，長さＬ，電極間の距離ｄが一
様に１／ｋに減少する装置が小形化する場合では、容量
は１／ｋに減少し、配線の幅ｗと電極間の距離ｄが１／
ｋに減少し、長さＬが一定に留まる装置の高機能化の場
合では容量は一定となる。一般の製造プロセスでは、配
線に使用される金属の幅，厚さなどを微細化した場合、
その間に形成する誘電体の厚さｄも同様に微細化するの
が自然で、それ以外の形状を実現するには技術的に困難
である。先に説明したように、配線の微細化が進んで
も、配線の最大長はあまり変らないのが普通である。従
って、配線が微細化されても、最大長の配線の容量は概
略変化しない。
Ｓ＝ｗ・Ｌと近似できるので、Ｃ＝ε・ｗ・Ｌ／ｄであ
る。ここで、配線の幅ｗ，長さＬ，電極間の距離ｄが一
様に１／ｋに減少する装置が小形化する場合では、容量
は１／ｋに減少し、配線の幅ｗと電極間の距離ｄが１／
ｋに減少し、長さＬが一定に留まる装置の高機能化の場
合では容量は一定となる。一般の製造プロセスでは、配
線に使用される金属の幅，厚さなどを微細化した場合、
その間に形成する誘電体の厚さｄも同様に微細化するの
が自然で、それ以外の形状を実現するには技術的に困難
である。先に説明したように、配線の微細化が進んで
も、配線の最大長はあまり変らないのが普通である。従
って、配線が微細化されても、最大長の配線の容量は概
略変化しない。
【００２６】この配線容量Ｃの変化を配線抵抗ｒの変化
と組み合わせて、配線の時定数τ＝ｒＣの変化を考え
る。配線の幅ｗ，長さＬ，電極間の距離ｄが一様に１／
ｋに減少する装置が小形化する場合では、容量は１／ｋ
に減少し、配線抵抗はｋ倍になるから、時定数は概略一
定となり、配線が微細化したのに、配線の伝播遅延時間
は改善しない。また、配線の幅ｗと電極間の距離ｄが１
／ｋに減少し、長さＬが一定に留まる装置の高機能化の
場合では容量は一定で、配線抵抗はｋの２乗倍になるか
ら、時定数はｋの２乗倍になり、配線の伝播遅延時間は
急速に増加することになる。
と組み合わせて、配線の時定数τ＝ｒＣの変化を考え
る。配線の幅ｗ，長さＬ，電極間の距離ｄが一様に１／
ｋに減少する装置が小形化する場合では、容量は１／ｋ
に減少し、配線抵抗はｋ倍になるから、時定数は概略一
定となり、配線が微細化したのに、配線の伝播遅延時間
は改善しない。また、配線の幅ｗと電極間の距離ｄが１
／ｋに減少し、長さＬが一定に留まる装置の高機能化の
場合では容量は一定で、配線抵抗はｋの２乗倍になるか
ら、時定数はｋの２乗倍になり、配線の伝播遅延時間は
急速に増加することになる。
【００２７】このように、配線の微細化が進むと、配線
の抵抗ｒの増大のため、電子装置の性能、特に動作速度
は低下するか、あるいは改善することができない状況と
なる。
の抵抗ｒの増大のため、電子装置の性能、特に動作速度
は低下するか、あるいは改善することができない状況と
なる。
【００２８】以上の課題を具体例を用いて説明する。
【００２９】従来技術になる第１の例は、平面寸法３０
ｃｍ角のセラミック多層配線基板上に、薄膜多層配線技
術を用いて、伝送線路型の配線を形成する場合である。
その断面図を図４に示す。同図において、１１はＹ方向
に走る信号配線で断面が見えており、２１はＸ方向に走
る信号配線である。これらの信号配線はアース層５０で
はさまれて伝送線路を形成している。配線を上下方向に
接続するために、スルーホール４０が設けられている。
配線の材質は銅で、抵抗率ρは２.５μΩｃｍ、伝送線
路の特性インピーダンスは５０Ω、搭載する電子回路の
関係、および他のノイズの関係から、配線の抵抗は５Ω
以下としないと回路が誤動作する状況であるとする。ま
た、この基板に要求される最大配線長は対角両端の電子
回路を縦横の直交経路を通って接続するに必要な６０ｃ
ｍとする。
ｃｍ角のセラミック多層配線基板上に、薄膜多層配線技
術を用いて、伝送線路型の配線を形成する場合である。
その断面図を図４に示す。同図において、１１はＹ方向
に走る信号配線で断面が見えており、２１はＸ方向に走
る信号配線である。これらの信号配線はアース層５０で
はさまれて伝送線路を形成している。配線を上下方向に
接続するために、スルーホール４０が設けられている。
配線の材質は銅で、抵抗率ρは２.５μΩｃｍ、伝送線
路の特性インピーダンスは５０Ω、搭載する電子回路の
関係、および他のノイズの関係から、配線の抵抗は５Ω
以下としないと回路が誤動作する状況であるとする。ま
た、この基板に要求される最大配線長は対角両端の電子
回路を縦横の直交経路を通って接続するに必要な６０ｃ
ｍとする。
【００３０】配線の抵抗Ｒの計算式Ｒ＝ρＬ／Ｓから、
長さＬ＝６０ｃｍの配線の抵抗が５Ωになる断面積は３
０００平方μｍである。これを、配線の幅と厚さが等し
い正方形の断面形状となる配線形成技術で製造するとす
ると、配線の幅ｗ厚さは約５５μｍとなる。従来の技術
では、この寸法が全ての配線に共通に適用されるので、
より微細な加工技術が開発されても、これを利用するこ
とはできない。もし利用すれば、配線の抵抗が過大とな
って、電子回路が誤動作する。
長さＬ＝６０ｃｍの配線の抵抗が５Ωになる断面積は３
０００平方μｍである。これを、配線の幅と厚さが等し
い正方形の断面形状となる配線形成技術で製造するとす
ると、配線の幅ｗ厚さは約５５μｍとなる。従来の技術
では、この寸法が全ての配線に共通に適用されるので、
より微細な加工技術が開発されても、これを利用するこ
とはできない。もし利用すれば、配線の抵抗が過大とな
って、電子回路が誤動作する。
【００３１】この構造において、配線の断面積は、配線
の長さに依らず一定である。この、配線の長さと断面積
との関係を図５に示す。また、配線の抵抗は、配線の長
さに比例する。この配線の長さと抵抗の関係を図６に示
す。
の長さに依らず一定である。この、配線の長さと断面積
との関係を図５に示す。また、配線の抵抗は、配線の長
さに比例する。この配線の長さと抵抗の関係を図６に示
す。
【００３２】ここで、薄膜多層配線板を、配線の幅５５
μｍ、隣接する金属への距離５５μｍ、他の配線層との
電気的接続を行なうスルーホールの直径５５μｍの寸法
で設計したとすると、隣接スルーホールの間隔は２２０
μｍとなって、３０ｃｍの間に１３６３本の配線配置位
置、いわゆるチャネル、を得ることができる。１配線層
当り１３６３本チャネルであるから、仮に８層の配線層
があると、合計１０９０４チャネルが得られることにな
る。隣接スルーホール間に１本の配線を配置する方法
は、いわゆる１本チャネル構造である。
μｍ、隣接する金属への距離５５μｍ、他の配線層との
電気的接続を行なうスルーホールの直径５５μｍの寸法
で設計したとすると、隣接スルーホールの間隔は２２０
μｍとなって、３０ｃｍの間に１３６３本の配線配置位
置、いわゆるチャネル、を得ることができる。１配線層
当り１３６３本チャネルであるから、仮に８層の配線層
があると、合計１０９０４チャネルが得られることにな
る。隣接スルーホール間に１本の配線を配置する方法
は、いわゆる１本チャネル構造である。
【００３３】今仮に、２本チャネル構造を採ったとする
と、すなわち、隣接スルーホール間に２本の配線を配置
したとすると、スルーホール間隔は３３０μｍになっ
て、１層当り１８１８チャネル、８層の合計で１４５４
５チャネルが得られる。
と、すなわち、隣接スルーホール間に２本の配線を配置
したとすると、スルーホール間隔は３３０μｍになっ
て、１層当り１８１８チャネル、８層の合計で１４５４
５チャネルが得られる。
【００３４】従来の技術では、上記の寸法が全ての配線
に共通に適用されるので、より微細な加工技術が開発さ
れても、配線密度をこれ以上高めること、より多くのチ
ャネル数を得ることはできない。
に共通に適用されるので、より微細な加工技術が開発さ
れても、配線密度をこれ以上高めること、より多くのチ
ャネル数を得ることはできない。
【００３５】従来技術になる第２の例は、有効寸法１０
ｍｍ角の半導体上に配線を形成する場合である。この断
面図を図７に示す。配線３１の材質はアルミで、抵抗率
ρは４μΩｃｍとし、配線の幅は１μｍ、厚さは０.２
μｍ、配線とシリコン基板との間の誘電体７０の厚さは
０.２μｍ、比誘電率は４とする。また、必要とされる
最大配線長は、概略対角長の１５ｍｍとする。搭載する
電子回路の動作速度、具体的にはゲート回路の伝播遅延
時間は１００ｐｓとする。
ｍｍ角の半導体上に配線を形成する場合である。この断
面図を図７に示す。配線３１の材質はアルミで、抵抗率
ρは４μΩｃｍとし、配線の幅は１μｍ、厚さは０.２
μｍ、配線とシリコン基板との間の誘電体７０の厚さは
０.２μｍ、比誘電率は４とする。また、必要とされる
最大配線長は、概略対角長の１５ｍｍとする。搭載する
電子回路の動作速度、具体的にはゲート回路の伝播遅延
時間は１００ｐｓとする。
【００３６】配線の抵抗率，幅，厚さから、配線の断面
積は０.２平方μｍ、配線の抵抗Ｒは２００Ω／ｍｍと
なる。また、各寸法と比誘電率などから、配線の容量は
約０.４ｐＦ／ｍｍとなる。従って配線の時定数τは８
０ｐｓ／（ｍｍ２乗）となり、配線の伝播遅延時間ｔpd
は４０ｐｓ／（ｍｍ２乗）となる。配線の伝播遅延時
間は長さによって変化するが、１ｍｍで４０ｐｓ、５ｍ
ｍで１０００ｐｓ、１０ｍｍで４０００ｐｓ、最大配線
長の１５ｍｍで９０００ｐｓとなる。配線の伝播遅延時
間ｔpd のこれらの値は、搭載する回路の伝播遅延時間
の１００ｐｓより著しく大きく、電子装置の動作速度、
すなわち性能を大きく損なっている。
積は０.２平方μｍ、配線の抵抗Ｒは２００Ω／ｍｍと
なる。また、各寸法と比誘電率などから、配線の容量は
約０.４ｐＦ／ｍｍとなる。従って配線の時定数τは８
０ｐｓ／（ｍｍ２乗）となり、配線の伝播遅延時間ｔpd
は４０ｐｓ／（ｍｍ２乗）となる。配線の伝播遅延時
間は長さによって変化するが、１ｍｍで４０ｐｓ、５ｍ
ｍで１０００ｐｓ、１０ｍｍで４０００ｐｓ、最大配線
長の１５ｍｍで９０００ｐｓとなる。配線の伝播遅延時
間ｔpd のこれらの値は、搭載する回路の伝播遅延時間
の１００ｐｓより著しく大きく、電子装置の動作速度、
すなわち性能を大きく損なっている。
【００３７】この構造において、配線の断面積は、配線
の長さに依らず一定である。この、配線の長さと断面積
との関係を図８に示す。また、配線の伝播遅延時間は、
配線の長さの２乗に比例する。この配線の長さと伝播遅
延時間の関係を図９に示す。
の長さに依らず一定である。この、配線の長さと断面積
との関係を図８に示す。また、配線の伝播遅延時間は、
配線の長さの２乗に比例する。この配線の長さと伝播遅
延時間の関係を図９に示す。
【００３８】このように、従来の技術では、配線の微細
化により、電子装置の動作速度、すなわち性能を大きく
損なう事態が発生する。
化により、電子装置の動作速度、すなわち性能を大きく
損なう事態が発生する。
【００３９】抵抗の増大を押えるための手段として、一
般に、より抵抗率の小さい材料を使用することが考えら
れるが、通常使用される銅よりも著しく抵抗率の小さい
材料は存在しない。超伝導は抵抗を画期的に減少させる
が、安定に製造可能な状況には達していないので、電子
装置の配線に利用するのは現時点では現実的でない。
般に、より抵抗率の小さい材料を使用することが考えら
れるが、通常使用される銅よりも著しく抵抗率の小さい
材料は存在しない。超伝導は抵抗を画期的に減少させる
が、安定に製造可能な状況には達していないので、電子
装置の配線に利用するのは現時点では現実的でない。
【００４０】図１は本発明の第１の実施例を示す図であ
る。
る。
【００４１】図１は、電子装置の断面を示しており、薄
膜技術を用いて配線を形成した薄膜多層基板を示してい
る。同図において、１１から１４はＹ方向に走る信号配
線で断面が見えており、２１から２４はＸ方向に走る信
号配線である。これらの信号配線はアース層５０ではさ
まれて伝送線路を形成している。配線を上下方向に接続
するために、スルーホール４０が設けられている。配線
は、伝送線路である。多層配線基板の寸法は縦横３０ｃ
ｍとしたので、必要とされる最大配線長は、対角線を縦
横の経路を通って結ぶ６０ｃｍ以上とした。
膜技術を用いて配線を形成した薄膜多層基板を示してい
る。同図において、１１から１４はＹ方向に走る信号配
線で断面が見えており、２１から２４はＸ方向に走る信
号配線である。これらの信号配線はアース層５０ではさ
まれて伝送線路を形成している。配線を上下方向に接続
するために、スルーホール４０が設けられている。配線
は、伝送線路である。多層配線基板の寸法は縦横３０ｃ
ｍとしたので、必要とされる最大配線長は、対角線を縦
横の経路を通って結ぶ６０ｃｍ以上とした。
【００４２】第１，第２層の配線１１，２１では、配線
の寸法は幅，高さとも１５μｍで材質は銅、隣接するス
ルーホールの間に２本の配線を収納する、いわゆる２本
チャネルの構造である。隣接するスルーホールの間隔は
１１０μｍ、配線の断面積は２２５平方μｍである。銅
の導電率は、この場合では２.５μΩｃｍであったの
で、配線の抵抗は１.１１Ω／ｃｍとなった。使用した
電子回路部品、および、他のノイズとの関係から、許容
される配線抵抗は５Ωであったので、配線長の許容最大
値は４.５ｃｍとなった。すなわち、配線の長さが４.５
ｃｍ以下ならば、配線の抵抗の悪影響は出ず、回路は正
常に動作する。従って、この第１，第２の配線層では、
長さが４.５ｃｍ以下の配線を収納した。多層配線基板
は３０ｃｍ四方なので、配線１層当りのチャネル本数、
すなわち、配線を収納できる位置の本数は５４５４本、
第１層と第２層の配線層で合計１０９０８本となった。
の寸法は幅，高さとも１５μｍで材質は銅、隣接するス
ルーホールの間に２本の配線を収納する、いわゆる２本
チャネルの構造である。隣接するスルーホールの間隔は
１１０μｍ、配線の断面積は２２５平方μｍである。銅
の導電率は、この場合では２.５μΩｃｍであったの
で、配線の抵抗は１.１１Ω／ｃｍとなった。使用した
電子回路部品、および、他のノイズとの関係から、許容
される配線抵抗は５Ωであったので、配線長の許容最大
値は４.５ｃｍとなった。すなわち、配線の長さが４.５
ｃｍ以下ならば、配線の抵抗の悪影響は出ず、回路は正
常に動作する。従って、この第１，第２の配線層では、
長さが４.５ｃｍ以下の配線を収納した。多層配線基板
は３０ｃｍ四方なので、配線１層当りのチャネル本数、
すなわち、配線を収納できる位置の本数は５４５４本、
第１層と第２層の配線層で合計１０９０８本となった。
【００４３】第３，第４層の配線１２，２２では、隣接
するスルーホールの間に１本の配線を収納する、いわゆ
る１本チャネルの構造で、配線の幅は３５μｍ、高さは
２０μｍ、材質は銅である。この寸法では、配線の断面
積は７００平方μｍ、配線の抵抗は０.３５７Ω／ｃｍ
となったので、配線長の許容最大値は１４ｃｍとなり、
長さが４.５ｃｍから１４ｃｍまでの配線を収納するも
のとした。実際には、第１，第２層に収納しきらなかっ
た４.５ｃｍ以下の配線も若干収納したが、最大長は１
４ｃｍ未満であった。この配線層では、１層当り２７２
７本、第３と第４の配線層で合計５４５４本のチャネル
が収納できた。
するスルーホールの間に１本の配線を収納する、いわゆ
る１本チャネルの構造で、配線の幅は３５μｍ、高さは
２０μｍ、材質は銅である。この寸法では、配線の断面
積は７００平方μｍ、配線の抵抗は０.３５７Ω／ｃｍ
となったので、配線長の許容最大値は１４ｃｍとなり、
長さが４.５ｃｍから１４ｃｍまでの配線を収納するも
のとした。実際には、第１，第２層に収納しきらなかっ
た４.５ｃｍ以下の配線も若干収納したが、最大長は１
４ｃｍ未満であった。この配線層では、１層当り２７２
７本、第３と第４の配線層で合計５４５４本のチャネル
が収納できた。
【００４４】第５，第６層の配線１３，２３は、スルー
ホールの間隔を、第１から第４までの配線層の倍の２２
０μｍとし、２本チャネルの構造とした。配線の幅は５
５μｍ、厚さは２５μｍ、断面積は１３７５平方μｍ、
配線の抵抗は０.１８２Ω／ｃｍで、配線長の許容最大
値は２７.５ｃｍとなった。従って、長さ２７.５ｃｍ未
満の、主に１４ｃｍ以上の配線を収納した。この配線層
では、１層当り２７２７本、第３と第４の配線層で合計
５４５４本のチャネルが収納できた。
ホールの間隔を、第１から第４までの配線層の倍の２２
０μｍとし、２本チャネルの構造とした。配線の幅は５
５μｍ、厚さは２５μｍ、断面積は１３７５平方μｍ、
配線の抵抗は０.１８２Ω／ｃｍで、配線長の許容最大
値は２７.５ｃｍとなった。従って、長さ２７.５ｃｍ未
満の、主に１４ｃｍ以上の配線を収納した。この配線層
では、１層当り２７２７本、第３と第４の配線層で合計
５４５４本のチャネルが収納できた。
【００４５】第７，第８層の配線１４，２４は、スルー
ホール間隔２２０μｍのところを１本チャネル構造とし
た。配線の幅は１３５μｍ、厚さは２５μｍとしたの
で、断面積は３３７５平方μｍ、配線の抵抗は０.０７
４１Ω／ｃｍで、配線長の許容最大値は６７.５ｃｍと
なった。従って、長さ６７.５ｃｍ未満の、現実には最
大配線長である６０ｃｍ以下の、主に２７.５ｃｍ以上
の配線を収納した。この配線層では、１層当り１３６３
本、第３と第４の配線層で合計２７２６本のチャネルが
収納できた。
ホール間隔２２０μｍのところを１本チャネル構造とし
た。配線の幅は１３５μｍ、厚さは２５μｍとしたの
で、断面積は３３７５平方μｍ、配線の抵抗は０.０７
４１Ω／ｃｍで、配線長の許容最大値は６７.５ｃｍと
なった。従って、長さ６７.５ｃｍ未満の、現実には最
大配線長である６０ｃｍ以下の、主に２７.５ｃｍ以上
の配線を収納した。この配線層では、１層当り１３６３
本、第３と第４の配線層で合計２７２６本のチャネルが
収納できた。
【００４６】以上、第１から第８までの８層の配線層
で、合計２４５４２本のチャネルを得ることができた。
で、合計２４５４２本のチャネルを得ることができた。
【００４７】この第１の実施例における配線の長さと配
線の断面積の関係を図１０に示す。図１０から明らかな
ように、第１の実施例においては層によって段階的に断
面積が異なり、配線の長さと断面積とが概略比例するよ
うに設計されている。また、配線の長さと抵抗の関係を
図１１に示す。本設計手法により、配線の抵抗値は全て
５Ω以下になっており、一定の抵抗値に近づいた努力の
結果が現れている。
線の断面積の関係を図１０に示す。図１０から明らかな
ように、第１の実施例においては層によって段階的に断
面積が異なり、配線の長さと断面積とが概略比例するよ
うに設計されている。また、配線の長さと抵抗の関係を
図１１に示す。本設計手法により、配線の抵抗値は全て
５Ω以下になっており、一定の抵抗値に近づいた努力の
結果が現れている。
【００４８】図１２は本発明の第２の実施例を示す図で
ある。
ある。
【００４９】図１２は、半導体集積回路の断面を示して
おり、配線のチャネル位置上に、異なる層の配線を接続
するためのスルーホールを設けることのできる、いわゆ
る０本チャネルの構造を有している。配線は、半導体６
０の上に形成されており、伝送線路ではなく、終端抵抗
を有しない。また、Ｙ方向の配線のみを表しており、断
面が見えている。配線の材料はアルミで、抵抗率は４μ
Ωｃｍである。半導体集積回路の実際に配線が配置され
る領域の平面寸法は１０ｍｍ角とした。半導体集積回路
内のゲート回路の遅延時間は１００ｐｓであったので、
配線の伝播遅延時間を１００ｐｓ以下に、すなわち配線
の時定数を２００ｐｓ以下にすることを目標とした。ま
た、必要とされる最大配線長は概略対角長の１５ｍｍと
して設計した。
おり、配線のチャネル位置上に、異なる層の配線を接続
するためのスルーホールを設けることのできる、いわゆ
る０本チャネルの構造を有している。配線は、半導体６
０の上に形成されており、伝送線路ではなく、終端抵抗
を有しない。また、Ｙ方向の配線のみを表しており、断
面が見えている。配線の材料はアルミで、抵抗率は４μ
Ωｃｍである。半導体集積回路の実際に配線が配置され
る領域の平面寸法は１０ｍｍ角とした。半導体集積回路
内のゲート回路の遅延時間は１００ｐｓであったので、
配線の伝播遅延時間を１００ｐｓ以下に、すなわち配線
の時定数を２００ｐｓ以下にすることを目標とした。ま
た、必要とされる最大配線長は概略対角長の１５ｍｍと
して設計した。
【００５０】第１層の配線３１は、チャネル間隔２μ
ｍ、配線の厚さ０.２μｍ、幅１μｍで、断面積０.２平
方μｍ、配線の抵抗は２００Ω／ｍｍであった。配線の
下の誘電体の厚さは０.２μｍであり、配線の容量は０.
４ｐＦ／ｍｍであった。従って、時定数τは配線長の関
数でτ＝８０ｐｓ／（ｍｍ２乗）となった。この配線層
では、１.６ｍｍ以下の配線が時定数１００ｐｓ以下と
なるので、長さ１.６ｍｍ以下の配線を収納することと
した。半導体上で、この配線層に５０００本のチャネル
を収納することができた。
ｍ、配線の厚さ０.２μｍ、幅１μｍで、断面積０.２平
方μｍ、配線の抵抗は２００Ω／ｍｍであった。配線の
下の誘電体の厚さは０.２μｍであり、配線の容量は０.
４ｐＦ／ｍｍであった。従って、時定数τは配線長の関
数でτ＝８０ｐｓ／（ｍｍ２乗）となった。この配線層
では、１.６ｍｍ以下の配線が時定数１００ｐｓ以下と
なるので、長さ１.６ｍｍ以下の配線を収納することと
した。半導体上で、この配線層に５０００本のチャネル
を収納することができた。
【００５１】第２層の配線３２は、チャネル間隔８μ
ｍ、配線の厚さ０.４μｍ、幅６μｍで、断面積２.４平
方μｍ、配線の抵抗は１７Ω／ｍｍであった。配線の下
の誘電体の厚さは０.６μｍであり、配線の容量は平均
０.５ｐＦ／ｍｍであった。従って、時定数τは配線長
の関数でτ＝８ｐｓ／（ｍｍ２乗）となった。この配線
層では、５ｍｍ以下の配線が時定数１００ｐｓ以下とな
るので、長さ５ｍｍ以下で、主に１.６ｍｍ以上の配線
を収納することとした。半導体上で、この配線層に１２
５０本のチャネルを収納することができた。
ｍ、配線の厚さ０.４μｍ、幅６μｍで、断面積２.４平
方μｍ、配線の抵抗は１７Ω／ｍｍであった。配線の下
の誘電体の厚さは０.６μｍであり、配線の容量は平均
０.５ｐＦ／ｍｍであった。従って、時定数τは配線長
の関数でτ＝８ｐｓ／（ｍｍ２乗）となった。この配線
層では、５ｍｍ以下の配線が時定数１００ｐｓ以下とな
るので、長さ５ｍｍ以下で、主に１.６ｍｍ以上の配線
を収納することとした。半導体上で、この配線層に１２
５０本のチャネルを収納することができた。
【００５２】第３層の配線３３は、第２の配線層と同寸
法とした。誘電体が１層増えた分だけ、配線の容量が減
少して、平均０.３５ｐＦ／ｍｍとなったので、時定数
は５.８ｐｓ／（ｍｍ２乗）となった。この配線層で
は、５.８ｍｍ以下の配線が時定数１００ｐｓ以下とな
るので、長さ５.８ｍｍ以下で、主に１.６ｍｍ以上の配
線を収納することとした。半導体上で、この配線層に１
２５０本のチャネルを収納することができた。
法とした。誘電体が１層増えた分だけ、配線の容量が減
少して、平均０.３５ｐＦ／ｍｍとなったので、時定数
は５.８ｐｓ／（ｍｍ２乗）となった。この配線層で
は、５.８ｍｍ以下の配線が時定数１００ｐｓ以下とな
るので、長さ５.８ｍｍ以下で、主に１.６ｍｍ以上の配
線を収納することとした。半導体上で、この配線層に１
２５０本のチャネルを収納することができた。
【００５３】第４層の配線３４は、チャネル間隔１４μ
ｍ、配線の厚さ１.５μｍ、幅１０μｍで、断面積１５
平方μｍ、配線の抵抗は２.７Ω／ｍｍであった。配線
の下の誘電体の厚さは１μｍであり、配線の容量は０.
３ｐＦ／ｍｍ以下であった。従って、時定数τは配線長
の関数でτ＝０.８ｐｓ／（ｍｍ２乗）となった。この
配線層では、１５.８ｍｍ以下の配線が時定数１００ｐ
ｓ以下となるので、長さ１５.８ｍｍ以下で、主に５.８
ｍｍ以上の配線を収納することとした。これで最大長の
配線を収納することができた。半導体上で、この配線層
に７１４本のチャネルを収納することができた。
ｍ、配線の厚さ１.５μｍ、幅１０μｍで、断面積１５
平方μｍ、配線の抵抗は２.７Ω／ｍｍであった。配線
の下の誘電体の厚さは１μｍであり、配線の容量は０.
３ｐＦ／ｍｍ以下であった。従って、時定数τは配線長
の関数でτ＝０.８ｐｓ／（ｍｍ２乗）となった。この
配線層では、１５.８ｍｍ以下の配線が時定数１００ｐ
ｓ以下となるので、長さ１５.８ｍｍ以下で、主に５.８
ｍｍ以上の配線を収納することとした。これで最大長の
配線を収納することができた。半導体上で、この配線層
に７１４本のチャネルを収納することができた。
【００５４】以上、第１から第４の配線層で、合計８２
１４本のチャネルを収納することができた。
１４本のチャネルを収納することができた。
【００５５】本発明になる技術を使用して、配線の幅，
厚さを単一寸法に規格化せず多様性を持たせたことによ
り、配線の伝播遅延時間を１００ｐｓ以下としながら微
細化の効果を発揮させて、８２１４本の配線を収納する
ことができた。
厚さを単一寸法に規格化せず多様性を持たせたことによ
り、配線の伝播遅延時間を１００ｐｓ以下としながら微
細化の効果を発揮させて、８２１４本の配線を収納する
ことができた。
【００５６】この第２の実施例における配線の長さと配
線の断面積の関係を図１３に示す。図１３から明らかな
ように、第２の実施例においては層によって段階的に断
面積が異なり、配線の断面積が長さの２乗に概略比例す
るように設計されている。また、配線の長さと配線の抵
抗の関係を図１４に示す。本設計手法により、配線の伝
播遅延時間は１００ｐｓ以下になっており、一定の伝播
遅延時間に近づいた努力の結果が現れている。
線の断面積の関係を図１３に示す。図１３から明らかな
ように、第２の実施例においては層によって段階的に断
面積が異なり、配線の断面積が長さの２乗に概略比例す
るように設計されている。また、配線の長さと配線の抵
抗の関係を図１４に示す。本設計手法により、配線の伝
播遅延時間は１００ｐｓ以下になっており、一定の伝播
遅延時間に近づいた努力の結果が現れている。
【００５７】
【発明の効果】以上、実施例を用いて詳細に説明したよ
うに、本発明になる技術によれば、電子装置の誤動作、
あるいは、性能低下を回避しながら、配線形成技術の微
細化の効果を発揮させることができ、装置の小形化，高
機能化，高性能化など、電子装置の進歩に貢献すること
ができる。
うに、本発明になる技術によれば、電子装置の誤動作、
あるいは、性能低下を回避しながら、配線形成技術の微
細化の効果を発揮させることができ、装置の小形化，高
機能化，高性能化など、電子装置の進歩に貢献すること
ができる。
【００５８】第１の実施例においては、搭載する電子回
路の誤動作を引き起こすことなく、配線の最小幅を５５
μｍから２０μｍへと微細化し、配線チャネル数を同じ
８層の構成で、１４５４５本から２４５４２本へと、同
じ外形寸法および層数の配線基板において、配線密度を
１.７倍に増加させる効果を実現している。
路の誤動作を引き起こすことなく、配線の最小幅を５５
μｍから２０μｍへと微細化し、配線チャネル数を同じ
８層の構成で、１４５４５本から２４５４２本へと、同
じ外形寸法および層数の配線基板において、配線密度を
１.７倍に増加させる効果を実現している。
【００５９】第２の実施例においては、電子装置の動作
速度を犠牲にすることなく、配線の微細化形成技術を利
用して、配線の伝播遅延時間を９０００ｐｓから１００
ｐｓへと、９０倍改善する効果を実現している。
速度を犠牲にすることなく、配線の微細化形成技術を利
用して、配線の伝播遅延時間を９０００ｐｓから１００
ｐｓへと、９０倍改善する効果を実現している。
【００６０】このように、本発明になる技術によれば、
電子回路の誤動作を引き起こすことなく、また、電子装
置の動作速度を犠牲にすることなく、配線の微細化形成
技術の利用が可能となって、電子装置の小形化，複雑
化，大規模化，高機能化，高性能化が実現可能となり、
電子産業の発展に貢献するものである。
電子回路の誤動作を引き起こすことなく、また、電子装
置の動作速度を犠牲にすることなく、配線の微細化形成
技術の利用が可能となって、電子装置の小形化，複雑
化，大規模化，高機能化，高性能化が実現可能となり、
電子産業の発展に貢献するものである。
【００６１】なお、第１の実施例においては、配線の断
面積が長さに概略比例するような設計を行ない、第２の
実施例においては、配線の断面積が長さの２乗に概略比
例するような設計を行なったが、本発明の本質は配線の
長さに応じて断面積を増加させることにあって、両者の
関係を１乗，２乗のような数値に制約するものではな
い。また、いずれの実施例においても、配線の層の間で
配線の幅や厚さなどの寸法を変え、同一の層の内では共
通としているが、同一の層の内に多数の寸法を混在させ
てもよく、スルーホールの寸法など他の寸法を変えても
良く、さらに、製造可能であれば、層構成を採る必要す
らない。配線の幅や厚さなどと、断面積などの間の関数
は、各具体的な適用製品の事情や要求に応じて、最も効
果的となるように決定すれば良い性質の、具体的な装置
設計上の事項である。
面積が長さに概略比例するような設計を行ない、第２の
実施例においては、配線の断面積が長さの２乗に概略比
例するような設計を行なったが、本発明の本質は配線の
長さに応じて断面積を増加させることにあって、両者の
関係を１乗，２乗のような数値に制約するものではな
い。また、いずれの実施例においても、配線の層の間で
配線の幅や厚さなどの寸法を変え、同一の層の内では共
通としているが、同一の層の内に多数の寸法を混在させ
てもよく、スルーホールの寸法など他の寸法を変えても
良く、さらに、製造可能であれば、層構成を採る必要す
らない。配線の幅や厚さなどと、断面積などの間の関数
は、各具体的な適用製品の事情や要求に応じて、最も効
果的となるように決定すれば良い性質の、具体的な装置
設計上の事項である。
【図１】本発明の第１の実施例を示す図である。
【図２】伝送線路を用いた配線の回路を示す図である。
【図３】伝送線路を用いた配線の回路を示す図である。
【図４】従来技術の配線を示す断面図である。
【図５】従来技術の配線における、配線の長さと断面
積、伝播遅延時間を示す図である。
積、伝播遅延時間を示す図である。
【図６】従来技術の配線における、配線の長さと断面
積、伝播遅延時間を示す図である。
積、伝播遅延時間を示す図である。
【図７】従来技術の配線を示す断面図である。
【図８】従来技術の配線における、配線の長さと断面
積、伝播遅延時間を示す図である。
積、伝播遅延時間を示す図である。
【図９】従来技術の配線における、配線の長さと断面
積、伝播遅延時間を示す図である。
積、伝播遅延時間を示す図である。
【図１０】本発明の実施例における、配線の長さと断面
積、伝播遅延時間を示す図である。
積、伝播遅延時間を示す図である。
【図１１】本発明の実施例における、配線の長さと断面
積、伝播遅延時間を示す図である。
積、伝播遅延時間を示す図である。
【図１２】本発明の第２の実施例を示す図である。
【図１３】本発明の実施例における、配線の長さと断面
積、伝播遅延時間を示す図である。
積、伝播遅延時間を示す図である。
【図１４】本発明の実施例における、配線の長さと断面
積、伝播遅延時間を示す図である。
積、伝播遅延時間を示す図である。
１１，１２，１３，１４…Ｙ方向配線、２１，２２，２
３，２４…Ｘ方向配線、３１，３２，３３，３４…Ｘ，
Ｙ共通配線、４０…スルーホール、５０…アース配線、
６０…半導体基板、７０…誘電体を表し、９１…伝送線
路、９２…終端抵抗、９３…信号電圧源。
３，２４…Ｘ方向配線、３１，３２，３３，３４…Ｘ，
Ｙ共通配線、４０…スルーホール、５０…アース配線、
６０…半導体基板、７０…誘電体を表し、９１…伝送線
路、９２…終端抵抗、９３…信号電圧源。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 1/02 G06F 1/18 H01L 21/82
Claims (4)
- 【請求項１】複数の配線層を有する多層配線ディジタル
装置であって、前記配線層の配線の長さに対応させて、
かつ該配線の時定数または電圧降下の増加が最小限にな
るように該配線の断面積が増加されてなるものを含むこ
とを特徴とする多層配線ディジタル装置。 - 【請求項２】前記ディジタル装置に配設された長さが２
倍以上を有する前記配線の断面積が少なくとも２倍以上
になるように増加されてなるものを含むことを特徴とす
る請求項１に記載の多層配線ディジタル装置。 - 【請求項３】前記ディジタル装置に配設された長さが２
倍以上を有する前記配線のうち、少なくとも２０％以上
の前記配線の断面積が少なくとも２倍以上になるように
増加されてなることを特徴とする請求項１に記載の多層
配線ディジタル装置。 - 【請求項４】前記配線の少なくとも一方の端部に、ディ
ジタル半導体素子が電気的に接続されてなるものを含む
ことを特徴とする請求項１に記載の多層配線ディジタル
装置。
Priority Applications (2)
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|---|---|---|---|
| JP25089891A JP3173059B2 (ja) | 1991-09-30 | 1991-09-30 | 多層配線ディジタル装置 |
| US07/953,967 US5293005A (en) | 1991-09-30 | 1992-09-29 | Electronic device having high-density wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25089891A JP3173059B2 (ja) | 1991-09-30 | 1991-09-30 | 多層配線ディジタル装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299790A JPH05299790A (ja) | 1993-11-12 |
| JP3173059B2 true JP3173059B2 (ja) | 2001-06-04 |
Family
ID=17214671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25089891A Expired - Fee Related JP3173059B2 (ja) | 1991-09-30 | 1991-09-30 | 多層配線ディジタル装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5293005A (ja) |
| JP (1) | JP3173059B2 (ja) |
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| US5527999A (en) * | 1995-02-21 | 1996-06-18 | Delco Electronics Corp. | Multilayer conductor for printed circuits |
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| JP4637512B2 (ja) * | 2003-11-13 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
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| US12046868B2 (en) * | 2018-03-08 | 2024-07-23 | Kyocera Corporation | Substrate for mounting a light-emitting element and light-emitting device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811082A (en) * | 1986-11-12 | 1989-03-07 | International Business Machines Corporation | High performance integrated circuit packaging structure |
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1991
- 1991-09-30 JP JP25089891A patent/JP3173059B2/ja not_active Expired - Fee Related
-
1992
- 1992-09-29 US US07/953,967 patent/US5293005A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5293005A (en) | 1994-03-08 |
| JPH05299790A (ja) | 1993-11-12 |
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