KR20060064651A - 집적화된 전자 칩 및 상호접속 디바이스와 그 제조프로세스 - Google Patents

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Abstract

반도체 디바이스와 마더보드에 접속시키기 위한 컨넥터를 포함하는 집적 구조물을 형성하는 방법이 설명된다. 제1층(26)은 제거 방사선에 투과성인 플레이트(23)상에 형성되고, 제2층(32)은 반도체 디바이스(31)상에 형성된다. 제1층은 결합 패드(27p)에 접속하는 제1 도체 세트(27)를 가지며, 상기 결합 패드는 마더보드에 접속하기 위해 요구되는 공간에 대응하는 제1 공간 거리의 간격을 둔다. 상기 제2 층은 상기 반도체 디바이스에 접속하는 제2 도체 세트를 갖는다. 제1층과 제2층은 상기 결합 패드의 공간보다 작은 공간을 갖는 스터드/비아 컨넥터(29,36)를 이용하여 접속된다. 상기 반도체 디바이스는 상기 제1층에 부착되고, 상기 제1 및 제2 도체 세트는 상기 스터드를 통해 접속된다. 상기 제1 층과 상기 플레이트사이의 인터페이스는 상기 플레이트를 통해 전송되는 제거 방사선(45)에 의해 제거되고, 이것에 의해 상기 플레이트를 분리한다. 컨넥터 구조물(48,48,49)이 상기 결합패드에 부착된다. 이러한 방법은 고밀도 패키징 디바이스를 절감된 비용으로 제작할 수 있게 한다.
패키징, 컨넥터, 반도체 디바이스

Description

집적화된 전자 칩 및 상호접속 디바이스와 그 제조 프로세스{Integrated Electronic Chip and Interconnect Device and Process for Making the Same}
본 발명은 고성능 반도체 디바이스(CMOS 논리 디바이스, DRAM 메모리 디바이스 및 이와 유사한 것을 포함)와 이들간의 상호접속에 관한 것이다. 좀더 구체적으로는, 본 발명은 신뢰성을 개선하고 비용을 절감하는 고밀도 칩 상호접속의 제조에 관한 것이다.
전자 디바이스는 세대가 갈수록 계속 복잡해지며 그와 동시에 이들의 디바이스 요소들은 점차 작아지고 있다. 높은 디바이스 밀도 및 복잡성으로의 이러한 경향은 디바이스 패키징 기술에 대한 특별한 문제를 나타낸다. 현재 반도체 디바이스는 다음 레벨 상호접속에 접속하기 위하여 배선 결합 패드 또는 C4 패드와 함께 제조된다; 이것은 일반적으로 제1 레벨 패키징으로 불린다.
수년동안 패키징 섹터는 많은 반도체 칩 기술에 대한 시스템 스피드를 개선하는데 주요한 제약이었다. 동시에, 디바이스의 패키징은 전체 비용에서 높은 부분을 차지한다; 현재 비용 모델링에 의하면 패키징 비용이 최종 디바이스의 전체 비용의 80% 만큼의 원인이 될 수 있다고 나타낸다.
복잡성의 실례로, 패키징 기술에 대해 문제를 나타내는 라지-스케일 칩 (large-scale chip)은 다른 기능을 갖는 다중 상호접속 칩들을 포함하는 시스템-온-칩(system-on-a chip: SOC)이다. 라지 SOC는 분리된 프로세서 또는 메모리 칩들을 다수 칩들이 결합되는 박막을 통해 칩 대 칩 상호접속이 만들어지는 트랜스퍼 및 조인(T&J) 방법을 이용하여 제조될 수 있다. 이러한 방법론의 실례가 도 1A에 도시되어 있다. 상호접속 배선을 갖는 박막 구조물이 글래스 웨이퍼 또는 플레이트상에 제조된다. 각각 배선 레벨 1a 및 2a를 갖는 박막으로 코팅된, 칩1 및 2가 스터드/비아 접속을 이용하여 상호접속 층(20)에 결합된다. 이 실례에서, 스터드(15)는 상호접속 층상에 형성되고 솔더(solder) 접속(16)을 이용하여 칩에 부착된다. 스터드는 층(10)(전형적으로 폴리이미드)내에 형성된 비아(11)에 정렬된다. 칩1 및 2의 이면(back sides)은 배킹 웨이퍼(backing wafer)(4)가 부착되도록 평탄화되고 점착층(adhesive layer)(3)으로 코팅된다. 글래스 웨이퍼 또는 플레이트는 결합된 칩과 상호접속 배선을 남기고 상호접속 층(20)으로부터 제거된다. 전기적 결합 패드(21)는 칩대칩 상호접속 층(20)상에 형성되고 그 내부에 형성되는 C4패드(22)를 갖는다. T&J 프로세스의 상세한 내용은 미국 특허등록 No.6,444,560에 나타나 있으며, 본 명세서에서 그 전체가 참조된다.
전술한 T&J 방법론에 의한 칩대칩 배치는 약 1㎛의 배치 정확도로 25㎛에서 60㎛일 수 있다. 칩1 및 2는 다른 기능을 가질 수 있으며 다른 프로세스에 의해 제조될 수 있다는 것이 주목할만 것이다. T&J 방법은 근접하여 상호접속되는 다른 디바이스들이 있는 시스템-온-칩의 제조가 가능하게 한다(도 1B 참조).
마더보드에 SOC를 접속시키기 위한 C4패드 또는 배선결합 패드의 사용은 패 드를 위해 필요한 공간(전형적 C4 피치는 적어도 150㎛이고, 일반적으로 0.5㎜에서 2.5㎜의 범위)으로 인해 배선 밀도 및 패키징된 디바이스의 대역폭에 대하여 실질적인 제한을 부과한다. 또한, 각각의 C4 접속은 약 50psec의 신호 지연을 나타낸다.
그러므로 (1) 고밀도 디바이스의 좀더 효율적인 패키징을 허용하고 (2) 비용이 절감되는 디바이스 모듈을 제조하기 위해, 상술한 T&J 방법론을 칩-대-칩 상호접속 구성에서 칩-대-패키지 집적 기술로 확장하는 것이 바람직할 것이다.
본 발명은 반도체 디바이스와 상기 반도체 디바이스를 마더보드에 접속시키기 위한 접속 구조물을 포함하는 집적 구조물과 그 제조 방법을 제공한다.
본 발명의 제1측면에 따르면, 상기 방법은 플레이트상에 제거 방사(ablating radiation)에 투과성인 제1 층을 형성하는 단계와, 상기 반도체 디바이스상에 제2 층을 형성하는 단계를 포함한다. 제1 층은 그 내부에 배치된 제1 도체 세트를 가지며 상기 제1 도체 세트는 상기 마더보드에 접속하는데 필요한 공간에 따라서 제1 공간 거리로 간격을 둔 결합 패드에 접속된다. 상기 제2 층은 그 내부에 배치되며 상기 반도체 디바이스에 접속하는 제2 도체 세트를 갖는다. 그다음 스터드가 상기 제1 층과 제2 층중 하나 위에 형성되고, 상기 제1 층과 제2 층중 다른 하나 위에 제3 층이 형성되며; 상기 스터드는 상기 제1 공간 거리보다 작은 제2 공간 거리로 간격을 둔다. 상기 제3 층내에 상기 제2 공간 거리에 따라 마찬가지로 간격을 두고 비아가 형성된다. 그다음 스터드가 상기 비아에 정렬되고, 상기 제1 도체 세트와 상기 제2 도체 세트가 상기 스터드를 통해 접속되도록 상기 반도체 디바이스가 제1 층에 부착된다. 상기 방법은 또한 플레이트를 통해 전송되는 제거 방사선을 이용하여 상기 제1 층과 상기 플레이트사이의 인터페이스를 제거하는 단계를 포함하고, 이것에 의해 상기 플레이트를 분리한다. 상기 접속 구조물은 상기 결합 패드에 부착된다. 상기 접속 구조물은 핀 그리드 어레이(pin grid array:PGA), 볼 그리드 어레이(ball grid array: BGA), C4 어레이 및 랜드 그리드 어레이(land grid array: LGA)중 하나를 형성한다.
지지 구조물 또는 스티프너(stiffener)는 상기 반도체 디바이스를 둘러싸도록 가급적 상기 제1 층에 부착되며, 상기 지지 구조물은 상기 반도체 디바이스가 상기 제1 층에 부착되기 전이나 부착된 후에 부착될 수 있다. 상기 지지 구조물은 상기 결합 패드가 차지하는 영역에 대응하는 영역을 갖는다. 상기 지지 구조물은 마더보드의 열팽창계수(thermal coefficient of expansion:TCE)와 유사하게 유리한 열팽창계수를 갖는다. 상기 반도체 디바이스와 상기 지지 구조물사이의 갭은 유기 충전 물질로 충전된다. 상기 제2 도체 세트는 전형적으로 다수의 BEOL 금속 층이다; 이러한 금속 층의 수는 상기 제1 공간 거리를 둔 상기 결합 패드의 팬아웃(fanout)하기 위해 필요한 층의 수보다 적다.
본 발명의 제2측면에 따르면, 상기 제1 층과 제2 층사이의 컨넥터가 C4 컨넥터가 되는 유사한 방법이 제공된다. 따라서, 상기 반도체 디바이스와 상기 스티프너사이의 갭외에 상기 C4 컨넥터를 둘러싸는 상기 제1 층과 상기 반도체 디바이스 사이의 갭이 존재하며 이것은 충전 물질로 충전된다.
본 발명의 또 다른 측면에 따르면, 반도체 디바이스와 상기 반도체 디바이스를 마더보드에 접속시키기 위한 컨넥터 구조물을 포함하는 집적 구조물이 제공된다. 또한, 상기 집적 구조물은 그 내부에 제1 도체 세트를 갖는 제1 층을 포함하며, 상기 제1 도체 세트는 상기 층의 하단 표면상에 배치된 결합 패드에 접속된다. 상기 결합 패드 각각은 상기 마더보드에의 접속에 필요한 공간에 일치하는 제1 공간 거리에 따라 간격을 둔다. 상기 제1 층에 접하는 제2 층이 상기 반도체 디바이스상에 배치되고 그것과 함께 접촉된다; 상기 제2 층은 그 내부에 배치되며 상기 반도체 디바이스에 접속되는 제2 도체 세트를 갖는다. 다수의 컨넥터는 상기 제1 도체 세트를 상기 제2 도체 세트에 접속시킨다; 이러한 컨넥터는 스터드/비아 컨넥터의 세트 또는 C4 컨넥터이다. 이러한 컨넥터 각각은 상기 제1 공간 거리보다 작은 제2 공간 거리에 따라 간격을 둔다. 지지 구조물 또는 스티프너가 상기 제1 층의 상단 표면에 부착되고 상기 반도체 디바이스를 둘러싸며, 상기 지지 구조물과 상기 반도체 디바이스사이의 갭은 충전 물질로 충전된다. 상기 컨넥터 구조물은 상기 결합 패드에 접속된다; 이러한 컨넥터 구조물은 핀 그리드 어레이(PGA), 볼 그리드 어레이(BGA), C4 어레이 또는 랜드 그리드 어레이(LGA)를 형성할 수 있다.
도 1A는 제1 레벨 패키징에 대한 C4 접속이 있는, 전술한 T&J 방법론을 이용한 상호접속된 칩의 개략적 단면도이다.
도 1B는 도 1A의 T&J 방법론에 일치하여 제조된 시스템-온-칩(SOC)의 개략도이다.
도 2A는 본 발명의 제1 실시예에 따라, 글래스 기판상에 형성된 상호접속 배선 층의 개략적 단면도이다.
도 2B는 칩에 배선 층을 접속하기 위해, 도 2A의 배선 층상에 형성된 스터드의 개략적 단면도이다.
도 3A는 본 발명에 따라, 그 내부에 형성된 후공정(BEOL) 금속 층이 있는 칩의 개략적 단면도이다.
도 3B는 도 2A의 배선 층상의 스터드 정렬을 위해, 그 내부에 형성된 비아를 갖는 추가적인 층이 있는 도 3A의 칩의 개략적 단면도이다.
도 4A는 본 발명의 제1 실시예에 따른, 상호접속 배선 층에 접속된 칩을 나타낸다.
도 4B는 본 발명의 제1 실시예에 따른, 상호접속 배선 층상에 배치된 스티프너가 있는 도 4A의 배열을 나타낸다.
도 4C는 상호접속 배선 층으로 부터 글래스 기판이 제거되는 제거 프로세스의 개략도이다.
도 4D는 본 발명에 따라 완성된 집적 디바이스의 개략적 단면도이다.
도 5는 그 내부에 형성된 배선 층, 스티프너와 접속 스터드가 있는 기판의 개략적 단면도이다(스티프너는 칩이 접속되기 전에 부착됨).
도 6A는 본 발명의 제2 실시예에 따른, C4 컨넥터가 있는 칩의 개략적 단면도이다.
도 6B-6F는 본 발명의 제2 실시예에 따른, 집적 디바이스의 형성 단계를 나 타내고 있다.
본 발명에 따라, 개별적 칩상의 필요한 후공정 금속 층의 수를 줄이는데 이용되며, 칩대칩 및 칩과 다음 레벨 패키징상이의 상호접속을 효율적이고 비용을 절감하는 T&J 기술이 이용된다.
제1 실시예: 스터드/비아 접속을 이용하여 배선 층에 칩을 결합
상호접속 배선(27)(바람직하게는 구리)은 투과성 기판(23)(도 2A 참조)상의 유전체 층(26)(전형적으로 폴리이미드 또는 산화물)내에 임베디드된다. 기판(23)은 전형적으로 보로-플로트 글래스(boro-float glass)와 같은 글래스로 구성되며 200 mm의 지름으로 제조과정에서 이용되는 웨이퍼 크기와 같은 크기를 가진다. 도체(27)를 포함하는 층(26)이 단일층으로 도시되었지만 종종 다중층 구조물로서 디자인되고 제조될수도 있다. 층(26)내의 배선 레벨의 수는 칩 접속에 매치시키기 위해 필요한 접속 밀도에 따라 결정되며; 전형적으로 3에서 5 금속 층이 요구된다. 구리 도체(27)는 전형적으로 Ni(Cu, Au, Co 또는 이것의 조합이 될수도 있음)로 형성되는 결합 패드(27p)에 접속한다. 결합 패드(27p)는 마더보드에의 접속을 위해 필요한 공간에 대응하는 공간을 갖는다. 예를 들면, 도체(27)가 C4 기술을 이용하여 마더보드에 접속된다면(프로세스의 이후 단계에서) C4 컨넥터들은 적어도 0.5mm 떨어질 필요가 있으며, 패드(27p)의 공간도 이와 마찬가지로 0.5mm이다. 도 2A에 도시된 바와 같이, 유전체 물질의 얇은 층이 패드(27p)를 커버해서 상기 기판(23)과 상기 패드를 분리하기 위해 제공될 수 있다.
상기 칩으로의 물리적 그리고 전기적 접속을 위해 정렬 구조물(25)이 배선 층(26)의 상단상에 형성된다(도 2B 참조). 이 실시예에서, 정렬 구조물은 상기 칩 위에 있는 다른 층상에 형성된 비아에 대한 정렬을 위해 상기 상호접속 배선 층상에 형성된 스터드를 갖는다. 컨넥터 패드(29p)는 Cu 배선의 상단 레벨에 접속시키기 위하여 형성된다. 패드(29p)는 그 위에 형성된 스터드(29)를 갖는다; 상기 스터드는 Ni, Cu, Ni-플레이티드 Cu, W 또는 다른 금속 또는 금속들의 조합으로 구성될 수 있다. 배선 층(26)의 상단 표면은 열가소성(thermoplastic) 폴리머 점착층(28)으로 코팅되고, 스터드(29)는 이 층으로부터 돌출된다. 층(28)은 후속하는 배선층(26)의 칩 결합을 위해 부착제로서의 역할을 한다. 낮은-용융점 합금 물질의 층(30)이 각각의 스터드(29)의 표면상에 형성된다;이것은 칩 결합 프로세스동안 전기적 접속의 형성을 용이하게 한다. 이 물질은 전형적으로 90/10 Pb/Sn 솔더, 2㎛ 또는 이보다 작은 두께이며; 대안적인 합금 물질은 Au/Sn 과 Sn/Ag를 포함한다. 합금 물질은 상기 층(30)이 도 2B에 도시된 바와 같이 둥그런 모양을 얻을 수 있도록 열적 리플로우 프로세스를 거칠 수 있다; 이것은 상기 칩상에 형성된 비아 구조물에 대한 스터드의 정렬을 용이하게 한다.
칩(31)은 공지된 프로세스에 따라 제조된다. 금속 배선 층(33)(유전체 층(32)에 의해 둘러싸이고 임베디드됨)이 상기 칩의 상단 표면에 형성된다. 이러한 배선 층은 일반적으로 "배선공정:back-end-of-the-line" 또는 BEOL층으로 언급된다. 이하에서 더욱 상세히 설명되는 바와 같이, 종래 기술과 달리, 칩 패키지에 대한 접속을 위한 C4 패드 또는 배선결합 패드의 감소된 면밀도(areal density)를 위 해 팬아웃하는 BEOL층을 구축할 필요가 없으며, 본 실시예에서 칩과 패키지 사이의 접속은 C4 또는 배선결합 패드 이용없이 이루어진다. 따라서, 요구되는 BEOL 금속 층(33)의 수는 일반적으로 6 또는 7로부터(팬아웃을 위해 전형적으로 요구되는 수) 3 또는 4로 감소된다(도 3A 참조). 이것은 칩 수율을 개선하고 칩 프로세싱 비용을 절감하는 효과가 있다.
마지막 금속 층은 유전체 층(35)에 의해 커버된다(도 3B 참조). 층(35)은 전형적으로 박막 패키징 프로세스에 이용되는 폴리이미드 물질이다. 층(35)은 그 내부에 형성된 비아(36)를 갖는다. 도 3B에 도시된 바와 같이, 상기 비아는 비아내 스터드(29)의 자기-정렬 배치의 높은 정확도를 위한 가이드로서 벽이 경사지게 형성될 수 있다. 비아(36) 각각의 바닥은 상기 금속 층 밑에 접속시키는 도체이다. 상기 비아의 벽의 각도는 수직에 가깝게 또는 경사지도록 수정될 수 있다. 상기 칩은 전형적으로 이 지점까지 웨이퍼 레벨에서 제조되며, 그 다음 패키지와의 결합을 위해 개별적 칩으로 분리된다.
상기 칩(31)(BEOL 배선(33)과 같이)과 상기 정렬 구조물(25)(상호접속 배선 층(26)과 같이)은 동시에 처리될 수 있다는 것을 유념해야 한다. 종래의 칩 패키지 방식과 관련하여 상기 BEOL 금속 배선 층의 수가 감소되기 때문에, 프로세싱 처리를 개선하고 비용을 절감하는 효과가 있다.
도 4A에 도시된 바와 같이, 스터드(29)가 비아(36)에 매치되도록 칩(31)이 상기 정렬 구조물에 정렬된다. 이러한 정렬은 층(35)의 표면과 접촉하기 전에 점착층(28)이 약간 "점착성(tacky)"이 있도록 적절히 높은 온도에서 수행되는 것이 바 람직하다. 이것은 칩(31)이 후속하는 결합 과정동안 이동하는 것을 방지한다.
도 4A에 도시된 바와 같이, 상호접속 영역의 크기는 일반적으로 칩 영역보다 크다. 이것은 마더보드상의 낮은 접속 밀도 때문이며, 컨넥터의 전형적 피치는 0.5mm에서 2.5mm 범위이다. 영역(40)은 칩을 둘러싸며 점착층(28)을 이용하여 상기 박막 상호접속 층의 상단에 부착되는 것과 유사하게 스티프너(또는 다수의 스티프너)로 충전된다. 도 4B에 도시된 바와 같이, 스티프너(41)는 그 중심에 칩(31)보다 약간 큰 홀을 갖는다. 기판(28a)상에 다른 디바이스(예를 들면, 분리 캐패시터)의 부착을 허용하기 위해 상기 칩에 인접하여 상기 스티프너내에 추가적인 개구부가 만들어질 수 있다. 상기 스티프너는 열가소성 폴리이미드 층(42) 또는 상단 표면상에 형성된 다른 부착제를 가지며, 그다음 뒤집혀서(flipped over) 층(28)에 부착된다. 상기 스티프너는 세라믹, 금속 또는 유기 물질로 구성될 수 있다; 상기 스티프너에 대한 물질의 선택은 기계적 강도와 필요한 신뢰성에 따라 선택될 것이다. 상기 스티프너 물질은 마더보드와 같은 열팽창계수를 갖는 것이 바람직하다. 도 4B에 도시된 바와 같이, 스티프너(41)의 두께는 상기 스티프너의 이면(41b)과 칩의 이면(31b)이 동일한 높이에 있도록 선택될 수 있다. 선택적으로, 상기 스티프너는 표면(31b)상의 열 냉각 솔더(thermal cooling solder), 열적으로 도체성인 합성물 또는 다른 열발산판(heat sink)의 배치를 보다 용이하게 하기 위하여 두껍게 만들 수 있다.
점착층(28)상의 배치후, 칩(31)과 스티프너(41)는 높은 온도 및 압력에서 적층 프로세스를 이용하여 박막 상호접속 구조물(즉, 배선층(26)과 그위의 점착층 (28)이 있는 기판(23))에 결합된다. 이용되는 특정 물질에 따라, 결합은 150℃에서 400℃의 온도, 10에서 200psi의 압력에서 수행된다. 상기 결합 과정은 상기 적층 프로세스 툴의 디자인에 따라, 풀-사이즈 글래스 기판(제조단계에서 전형적으로 이용되는 웨이퍼의 크기, 200mm에서 300mm의 지름) 또는 작게 분리된 크기(예를 들면, 100mm에서 300mm 스퀘어)상에서 수행될 수 있다. 상기 결합 과정은 솔더(30)가 플로우되게 하고 상기 비아(36)을 적어도 부분적으로 충전하고 상기 BEOL 금속 층에 전기적 접속을 일으킨다. 전기적 접속은 상기 칩(31)으로부터 금속층(330), 스터드(29)와 상호접속 배선(27)을 통해 결합 패드(27p)까지 형성된다.
그다음, 칩(31), 스티프너(41) 그리고 배선층(26)이 견고한 시스템을 형성하는 것을 확실히 하기 위해 칩과 스티프너사이의 좁은 갭(43)이 유기 물질(폴리이미드 또는 언더필 물질)로 충전된다.
그다음, 도 4C에 개략적으로 도시된 바와 같이, 적층 구조물이 레이저 제거 프로세스를 거친다. 투과성 플레이트(23)에 입사된 레이저 방사선(45)은 상기 플레이트를 침투하고 상기 플레이트와 층(26)사이의 인터페이스를 제거한다. 이것은 상기 플레이트가 제거될 수 있도록 층(26)으로부터 상기 플레이트를 분리해낸다. 상기 상호접속층 구조물내의 패드(27p)는 폴리이미드 잔여물을 제거하는 애싱(ashing) 또는 레이저에 의해 노출된다.
상기 패드가 노출된 후, 칩/스티프너/상호접속 구조물이 마더보드에 접속하기 위한 모듈을 생산하기 위해 처리된다. 이 지점에서의 구조물은 전형적으로 개별적 모듈로 분리되고 적절한 전기적 테스트를 거친다. 그다음, 도 4D에 도시된 바와 같이, 컨넥터 야금(metallurgy)이 패드(27p)상에 형성된다. 상기 컨넥터는 핀 그리드 어레이(PGA) 핀(47), 볼 그리드 어레이(BGA) 또는 C4 솔더 볼(48), 또는 랜드 그리드 어레이(LGA) 구조물(49)의 형태일 수 있다. 전술한 바와 같이, 분리 캐패시터 또는 이와같은 것을 위해, 칩(31)에 인접한, 스티프너 개구부에 공간이 제공될 수 있다; 따라서, 상기 상호접속 층의 바닥 표면(26b) 전체는 컨넥터 구조물(47, 48, 49)의 배치가 가능하다.
도 4D에서 개략적으로 도시된 바와 같이, 완성된 구조물은 종래의 배열과 비교했을때, 개선된 상호접속 밀도와 높은 신뢰성 둘다를 갖는다. 칩에 대한 컨넥터(이 실시예에서는 스터드(29))는 현재의 패키징된 디바이스에서 150㎛의 피치와 비교해서 특유한 10㎛의 피치를 갖는다. 또한, C4 신뢰성 약화로 인한 문제점을 피하도록 칩과 상호접속사이의 C4 솔더 접속이 제거된다. 게다가, 상기 스티프너 물질의 TCE가 마더보드와 매치되도록 선택된다면, 열적 스트레스 신뢰성 우려를 피할 수 있다.
칩(31)과 상호접속 배선층(26)사이의 스터드/비아 접속은 또한 도 2B와 3B에 도시된 스터드와 비아의 위치를 거꾸로함으로써 실현될 수 있다; 즉, 칩(31)의 BEOL 배선층상에 스터드가 형성될 수 있는 반면 비아가 있는 폴리이미드 층은 상호접속 배선층(26)상에 형성될 수 있다.
상기 투과성 플레이트(23)는 상기 칩에 알맞게 임의의 크기와 모양일 수 있다. 예를 들면, 각각의 칩(31)이 25mm 스퀘어이고 60mm 스퀘어 스티프너의 중심에 위치한다면, 칩의 3×3 어레이는 200mm 스퀘어 플레이트상에서 편리하게 처리될 수 있다.
칩이 부착되기 전에 상기 상호접속 층이 견고한지 확실히 하는 것이 바람직하다면, 도 5에 도시된 바와 같이, 칩 결합 프로세스 이전에 상기 스티프너(41)는 점착층(28)(상기 스티프너에 적용되는 점착층(42)을 이용하여)에 부착될 수 있다. 도 4D에 도시된 바와 같은 집적화된 구조물을 생산하기 위해, 도 4A-4C를 참조하여 설명된 바와 같이 후속하여 상기 칩은 부착되고 결합되고 상기 플레이트(23)은 제거된다.
제2 실시예: C4 접속을 이용하여 배선층에 칩을 결합
이 실시예에서, 칩(31)과 상호접속 배선(27)사이의 접속은 종래의 C4 컨넥터를 이용하여 실현된다. 도 6A에 도시된 바와 같이, 칩(61)은 유전체 층(62)내에 임베디드된 BEOL 금속 배선 층을 가지며, 최후 금속 층은 C4 솔더 볼(64)이 형성되는 패드(63)에 접속시킨다. 상호접속 배선(67)(바람직하게는 Cu)은 투과성 기판(68)상의 유전체 층(66)(전형적으로 폴리이미드 또는 산화물)내에 임베디드된다. 상기 제1 실시예(도 2A와 비교하여 도 6B 참조)에서 처럼, 상기 상호접속 배선 또한 결합 패드(67p)에 접속된다. 도 6C의 구조물을 형성하기 위해, 스티프너(41)는 그 상단의 점착층(42)과 함께 준비되고, 그다음 뒤집어져서 층(66)에 결합된다. 상기 제1 실시예에서와 같이, 상기 스티프너는 그 중심에 칩(61)보다 약간 큰 홀을 갖는다.
상기 칩은 종래의 C4 칩 결합 프로세스(도 6D)에 의해 상호접속 배선층에 결합된다. 상기 칩의 아래와 상기 C4 컨넥터 주변의 공간을 포함하는 상기 칩과 상기 스티프너사이의 갭 전체는 유기 물질(71)(도 6E)로 충전된다. 이 단계는 "갭 충전(gap fill)" 및 "C4 언더필(underfill)" 프로세스 둘다로 고려될 수 있다. 마지막으로, 상기 제1 실시예와 같이, 투과성 기판(68)이 레이저 제거 프로세스에 의해 층(66)으로부터 제거되고, 결합 패드(67p)는 노출되고, 적절한 구조물(PGA, BGA, C4 또는 LGA)이 마더보드에 접속시키기 위하여 상기 패드에 부착된다.
본 발명은 일반적으로 고성능 반도체 디바이스를 포함하는 전자 디바이스 모듈의 제조에 적용할 수 있으며, 특히 고밀도 상호접속의 제조에 관한 것이다. 본 발명은 여러가지 이점을 갖는 집적화, 고밀도, 고성능 칩 상호접속 시스템을 구축하기 위한 프로세스를 제공한다:(1)스터드/비아 접속의 이용은 현존하는 시스템과 관련되어 칩 상호접속의 피치를 감소시킨다;(2)각각의 칩은 조정가능한 TCE의 스티프너에 의해 둘러싸인다;(3)전체 칩/패키지 비용이 약 50% 감소된다;(4)칩과 상호접속은 동시에 제조될 수 있다;(5)상호접속의 바닥 표면은 다른 컨넥터들의 구성요소 또는 구조물에 자유로와서 집적화된 모듈의 전체 영역이 감소된다.
본 발명은 특정 실시예에 의해 설명되었지만, 당업자에게는 이상의 설명에 의해 수많은 변경과 변화들이 가능하다는 것은 자명할 것이다. 따라서, 본 발명은 이하의 청구범위와 본 발명의 의도 및 범위내에 속하는 이와 같은 모든 변경, 변화들을 포함한다.

Claims (11)

  1. 반도체 디바이스(31)와 상기 반도체 디바이스를 마더보드에 접속시키기 위한 컨넥터 구조물(47, 48, 49)을 포함하는 집적 구조물을 제조하는 방법에 있어서,
    제거 방사선(ablating radiation)(23)에 투과성인 플레이트상에 제1 층(26)을 형성하는 단계 -상기 제1층은 그 내부에 배치된 제1 도체 세트(27)를 구비하며, 상기 제1 도체 세트는 결합 패드(bonding pads)(27p)에 접속하며, 상기 결합 패드는 상기 마더보드에 접속하는데 필요한 공간에 대응하는 제1 공간 거리의 간격을 두게됨- 와,
    상기 반도체 디바이스(31)상에 제2 층(32)을 형성하는 단계 -상기 제2 층은 그 내부에 배치되고 상기 반도체 디바이스와 접속하는 제2 도체 세트(33)를 구비함- 와,
    상기 제1 층과 상기 제2 층중 하나 상에는 스터드(29)를 형성하고 상기 제1층과 상기 제2층중 다른 하나 상에는 제3 층을 형성하는 단계 -상기 스터드는 상기 제1 공간 거리보다 작은 제2 공간 거리의 간격을 두게됨- 와,
    상기 제3 층내에 비아(36)를 형성하는 단계 -상기 비아는 상기 제2 공간 거리에 대응하여 간격을 두게됨- 와,
    상기 스터드(29)를 상기 비아(36)에 정렬하는 단계와,
    상기 제1 도체 세트와 상기 제2 도체 세트가 상기 스터드를 통해 접속되도록 상기 제1 층에 상기 반도체 디바이스를 부착하는 단계와,
    상기 플레이트를 통해 전송되는 제거 방사선(45)을 이용하여 상기 제1 층과 상기 플레이트 사이의 인터페이스를 제거하는 단계 -이것에 의해 상기 플레이트는 분리됨- 와,
    상기 컨넥터 구조물을 상기 결합 패드에 부착하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    지지 구조물(41)이 상기 반도체 디바이스를 둘러싸도록 지지 구조물(41)을 상기 제1 층에 부착하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서,
    상기 컨넥터 구조물은 핀 그리드 어레이(PGA)(47), 볼 그리드 어레이(BGA), C4 어레이(48) 그리고 랜드 그리드 어레이(LGA)(49)중 하나를 형성하는 방법.
  4. 제2항에 있어서,
    상기 지지 구조물을 부착하는 단계는 상기 반도체 디바이스의 부착 단계전과 상기 제거 단계전에 수행되는 방법.
  5. 제2항에 있어서,
    상기 지지 구조물을 부착하는 단계는 상기 반도체 디바이스의 부착 단계후와 상기 제거 단계전에 수행되는 방법.
  6. 제2항에 있어서,
    상기 마더보드는 열팽창계수(thermal coefficient of expansion:TCE)에 의해 특징되며, 상기 지지 구조물은 상기 마더보드와 거의 같은 열팽창계수를 갖는 방법.
  7. 제2항에 있어서,
    상기 지지 구조물은 상기 결합 패드에 의해 차지되는 영역에 대응하는 영역을 구비하는 방법.
  8. 제2항에 있어서,
    상기 반도체 디바이스와 상기 둘러싸는(surrounding) 지지 구조물 사이의 갭을 충전하는 단계를 더 포함하는 방법.
  9. 제1항에 있어서,
    상기 컨넥터 구조물을 부착하는 단계전에, 상기 결합 패드를 노출시키는 단계를 더 포함하는 방법.
  10. 제1항에 있어서,
    상기 스터드는 상기 제1 층상에 형성되고, 상기 제1 층은 상기 제3 층으로의 결합을 위해 점착층(adhesive layer)(28)을 구비하는 방법.
  11. 제1항에 있어서,
    상기 제2 도체 세트는 다수의 금속층내에 배열되고, 상기 금속층의 개수는 상기 제1 공간 거리의 간격을 둔 상기 결합 패드에 팬아웃(fanout)하기 위해 필요한 층의 개수보다 작은 방법.
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