JPS58119664A - チツプ・キヤリア - Google Patents

チツプ・キヤリア

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JPS58119664A
JPS58119664A JP57192024A JP19202482A JPS58119664A JP S58119664 A JPS58119664 A JP S58119664A JP 57192024 A JP57192024 A JP 57192024A JP 19202482 A JP19202482 A JP 19202482A JP S58119664 A JPS58119664 A JP S58119664A
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capacitor
carrier
capacitor plate
chip
plane
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の分野 本発明は、ＬＳＩチップのパッケージングニ係り、更に
具体的に云えば、チップの近傍に配置されて該チップと
の間に極めて小さいインダクタンスの接続体・を有して
いる比較的高い１直の千ヤ・ζ／りを設けられたチップ
・キャリアに係る１゜従来技術 Ｉ　ＢＭ　　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒ
ｅ　Ｂｕｌｌｅｔｉｎ２２、Ａｌ１．５３３０〜１（１
９８０年５月）に於けるＮａｒｋｅｎ等による°’Ｌｏ
ｗ　ＣａｐａｃｉｔｉｖｅＶｉａ　Ｐａｔｈ　Ｔｈｒｏ
ｕｇｈ　Ｈｉｇｈ　ＤｉｅｌｅｃｔｒｉｃＣｏｎａｔａ
ｎｔ　Ｍａｔｅｒｉａｌ”と題する論文は、多層構造体
に於てキャパシタの誘電体材料中に延びる貫通路を有し
て直接チップの下に配置されている減結合キャパシタに
ついて記載している。その装置は、上記構造体のインダ
クタンスｔｌ−最小限にする様に意図されている。
Ｉ　ＢＭ　　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒ
ｅ　ＢｕｌｌｅｔｉｎＬ見、（，３４３６〜７（１９７
８年２月）に於けるＬｕｓｓｏｗによる”Ｉｎｔｅｒｎ
ａ’ｌ　Ｃａｐａｃｉｔｏｒｓａｎｄ　Ｒｅａｔｓｔｏ
ｒｓ　ｆｏｒ　Ｍｕｌｔｉ−１ａｙｅｒ　Ｃｅｒａｍｉ
ｃＭｏｄｕｌｅｓ”と題する論文は、未焼結シー）？Ａ
造体内に配置されたキャパシタ全方する多層セラミツり
・モジュールについて記載している。
従来技術はいずれも、キャパシタへのリード中の電流に
より生じた磁束を相殺するために相互に反対方向に延び
ている整合された接続ワイヤを設けることについては何
ら提案していない。又、従来技術はいずれも、製造後に
キャパシタのキャパシタンス全変更するため又は欠陥を
除去するために機械的に又はＶ−ザにより容易に削除さ
れ得る様に適合されている方法で接続されてキャリアの
基体内に配置されている複数のキャパシタ・プレート部
分を有するキャパシタの形成についても何ら提案してい
ない。
本発明の要旨 将来の高性ｑ目のパッケージは、同時スイッチング・ノ
イズを抑制するために、モジュール上の減結合キャパシ
タを必要とする。その様なキャパシター、最小限のイン
ダクタンス、珈想的には零のインダクタンスを有すべき
である。本明細書に於て開示されているキャパシタは、
従来知られている如何なる技術の場合よりも小さいイン
ダクタンスを有している。その実現には、本発明の重要
な特徴である、キャパシタのキャパシタ薄膜部分に於け
る欠陥を修正し得ること７６；決定的に必要である。
ＬＳＩチップのためのキャリアは該キャリア中に作り付
けのキャパシタ構造体を有している。そのキャパシタは
、該チャバシタの表面の平面に平行又は垂直なキャパシ
タ・プレートを有シて、チップの下に配置されている。
そのキャパシタは、好ましくは一対の平行な導電性電荷
再分配平面の間の平面にキャパシタ・プレート部分の配
列体を組立てることによって形成され、−組の導電性貫
通路の１つが上記電荷再分配平面の１つとキヤ、リアの
チップ支持表面上の削除可能な導電性接続領域との間に
接続されている。上記導電性電荷再分配平面は、整合さ
れた貫通路によりキャパシタ・プレート部分の反対側の
表面に各々接続さｎており、一方の整合された貫通路は
上記再分配平面に接続されている導電性接続領域から下
方に延びている。下部再分配平面に接続されている他方
の整合された貫通路は、下部再分配平面力）らキャノく
シタ部分の下面へ直接延びている。従って、キャノくシ
タ・プレート部分は、該キャノ（シタ・プレート部分の
上及び下から互いに反対方向に整合されている接続体に
よって、非対称的に付勢される。更に、上記キャパシタ
は、相当な数のキャノくシタ・プレート部分より成って
いる。上部の導電性接続領域は、チップ・キャリア表面
の金属接続体’ｌｔｌ除することにより、キャノくシタ
ンス會修正するため又は欠陥を有するキャノくシタ・ブ
ｖ−＝ト部分を除去するために、削除又は切断さｎる。
同様に、除去されるべ゛きキャノくシタ・ブレート部分
へのピン陸続が、適当なビンを除去することによって、
破壊され得る８ 更に、□本発明によるＬＳＩ回路チップ用キャ１ノアは
、該キャリア中に作り付けのキャノくシタ構造体ｔ＋し
ており、そのキャノくシタは、上ｉ己チップ全支持する
キャリア表面の平面に平行である互いに平行なキャノく
シタ・プレートを有して、上言己チップの下に配置され
ている。本発明によるモヤ１ノアは、一対の平行な導電
性電荷再分配平面のｌ５４１に挿まれている少くとも１
つのキャノ（７タ・ブＶ　−ト部分から形成されそして
それらのキャノくシタ・プｖ−−）部分及び再分配平面
はキャリア表面に実質的に平行であるキャノくシタを有
していること全特徴とする。
好ましくは、上記キャノくシタは、電荷再分配平面の間
に配置された複数の相互接続されたキャノくシタ・プレ
ート部分から形成さｎる。各キャノくシタ・プｖ−１部
分は、キャリア表面上の刃１］１固の接続リンクに電気
的に接続されている。各リンクは、キャパシタの欠陥を
有スルキャノクシタ・−ｙ’ｖ−ト部分と欠陥を有して
いない他のキャノくシタ・プレート部分との間の接続が
容易に削除さｆる様に適合されている。
好壕しくけ、上記キャリアは、少くとも１つのチップが
接合されている上面を有している。そのキャリアは、該
キャリアの基体内に延びている平行なキャパシタ・プレ
ートを有して、チップ位置の下のレベルに配置さｎてい
るキャパシタ構造体ヲ陰む。そのキャパシタは、第１キ
ヤパシタ・プレート’を形成する学−のキャパシタ・プ
レート部分と、上記第１キヤパシタ・グレートと並置さ
れている分割された相補的キャパシタ・プレーＩｆ形成
する複数のキャパシタ・プレート部分とから成っておす
、それらの複数のキャパシタ会プレート部分は各々、該
キャパシタ・プレート部分からキャリア上面の対応する
削除ＯＴ能々接続ストラップ（ｓｔｒａｐａ）へ接続さ
れている少くとも１つの貫通路によって接続されている
。従って欠陥を有するチャバ７り・プレート部分の１つ
が、キャリア上面に外部的手段音用いることにより、該
キャパシタ・プレート部分が含まれている任意の回路の
接続から除去され得る。
好ましくは、チャバ７り・プレート部分はキャリア上面
に実質的に平行に整合されており、キャリア上面の削除
可能な接続ストラップは各々キャリア内の電荷再分配平
面に接続され、その電荷再分配平面は上記キトリア上面
と分割されている相補的キャパシタ・プｖ　−）　ｆ形
成するキャパシタ・プレート部分との間に配置されてい
る。もう１つの再分配平面が、相補的キャパシタ・プレ
ートの下にもそれらのキャパシタ・プレートと平行に配
置されている。それらのキャパシタ・プレートは、キャ
リア上面に垂直な平面に配置されている。
そのキャパシタ構造体は、チップ位置のすぐ下に配置さ
ｎている。
本発明によるチップ・キャリアの製造に於ては、該チッ
プが装着されている表面の下に於けるキャリア内の一対
のキャパシタ・プレートに接続されているピン及び貫通
路を有する基板が設けられ、上記一方のキャパシタ・プ
レートは複数のキャパシタ・プレート部分に分割されて
おり、それらの各キャパシタ・プレート部分はチップ・
パッドへの接続手段に接続されている貫通路への削除５
Ｔ牝な接続ストラップに接続さ九る様にチップ装着面に
達する貫通路を有している。キャパシタのチャバシタ・
プレート部分が欠陥全方すること又は余分であることが
解ったとき、それらのキャパシタ・プレート部分のだめ
の接続ストラップに於ける接続が除去される。
本発明の好実施例 第１図は、チップ１１の如＠ＬＳＩ電子回路チップのた
めのパッケージ即ちキャリア１０の一部を示す概略図で
ある。チップ１１はキャリア１０の上面９に支持されて
いる。チップ１１の支持は、該チップを機械的に支持し
そして該チップに信号及び電力の両方の電気的接続を与
える、恐らく数十個のはんだボール接合部（Ｃ−４結合
部）のうちの代表的なものとして示されている、はんだ
接合部１２．１３．１４．１５及び１６によって与えら
れる。本発明は主として、Ｃ−４結合部１３及び１４の
如きチップ接続部に電力全供給するための回路に係る。
結合部１３は、キャリア１０中に下方へ、多層のガラス
、重合体、ガラス−セラミンク、又はセラミックの材料
の如き誘電体材料の１ｍｋ経て、電ＥＥＶ　　に維持さ
れている再分配下面２２に延びる貫通路２１によって接
続されている。再分配平面２２は、貫通路２６により、
キャリア１０の上面９に配置されている削除０ＩＪｔｉ
Ｃな接続ストラップ２４迄上方へ接続されている。接続
ストラップ２４は、キャパシタ・プレート部分２６に欠
陥が存在する場合に、平面２２を貫通路２５及びキャパ
シタ・プレート部分２６から切離すレーザ削除技術又は
同種の技術により、必要に応じて切断される様に適合さ
れている。キャパシタ・プレート部分２６は、ピン２８
へ下方に延びる電力貫通路２７によって外部のバイアス
電圧源又は電源３０に接続されている。キャパシタ・プ
レート部分２６に欠陥がある場合、ピン２８も装置から
除去され得る。ピン２８は、線２９によって負の電源３
０に接続されている。下部子ヤバシタ・グレート３３は
、右側のキャパシタ・プレート部分２６及び左側のキャ
パシタ・プレート部分４６の下に延びている。誘電体層
８０がチャバ／り・プＶ　−１３３とキャパシタ・プレ
ート部分２６及び４６等との間に挿まれている。下部キ
ャパシタ・プレート６３は、貫通路３２（及び５２）、
ビン６６（及び６７）並びに線６１（及び５１）を経て
電源６０によシ示されている直流電源の正の端子に接続
されている。キャパシタ・プレート部分２６（及び４６
）は、貫通路２７（及び４７）、ビン２８（及び４８）
、並びに線２９（及び４９）’ｋＫて電源３０の負の端
子に接続されている。従って、瞬間的電圧及び電力の安
定した源が、キャリア１０の内部に於てよシ近傍に設け
られ得る。
しかしながら、チップへの接続は、キャパシタ・プｖ−
ト部分２６（及び４６）の如き欠陥を有するキャパシタ
素子が必要に心して切離され得る様に間接的である。従
って、キャパシタ・プＶ−ト部分２６（及び４６）は、
レーザ削除技術又は同種の技術により切断され得る接続
ストラップ２４（及び４４）へ貫通路２５（及び４５〕
にょｉ）接続されている。接続ストラップ２４（及び４
４）は、貫通路２１によりＣ−４結合部１６に接続され
ている、電荷再分配平面即ちＶ　平面２２へ貫通路２３
（及び４６）によって接続されている。
実際には、成る所与のチップに接続さｎている多数のＣ
−４結合部が再分配平面２２へ接続され得る。第１図に
於ては、説明を簡便にするために、１つのその様な接続
部しか示されていない。
下部キャパシタ・プＶ−１３３は、屯−の完全体として
示さｎているが、所望ならば分割され得る。いずれの場
合でも、キャパシタ・プレート３３は、誘電効果を減少
させるために電流の流れが平均に分配される様に広い間
隔で配置されている貫通路３４及び５４によって、電Ｉ
ＥＶ　　Ｋｗ続されている。貫通路３４及び５４は、電
ＦｆＶ　　Ｋ於ける再分配平面６５に接続されている。
成る所与のＣ−４結合部１４への再分配平面３５の接続
は貫通路３６によって与えられている。
はんだ接合部１６（及び１２）はファン・アウト線１７
（及び７９）によシバラド１８（及び２０）に接続され
ている。その様なパッドは、外部的技術変更用の線へ又
はａ６０及び６１の如キＸ−ｙ相互接続平面の接続体へ
の接続に有用である。
その様な相互接続体は、当技術分野に於て周知である。
基準平面６２、ｖ　平面２２並びに線６０及び６１は、
条片状の導電性の線よシ成る。
第２図は、第１図に於て端部が示されているキャパシタ
・プレート部分２６及び４６を含！、電１’：ＥＶ　　
に於けるキャパシタ・プレ−ト部分の上面図である。キ
ャパシタ・プレート部分２６及び４乙の底部に接続され
ている貫通路２７及び４７が各々、点線で示ちれている
、Ｖ　平面３３及び３５のドーナツ状の間隔及び前述の
如くキャリア１０の基部に固定されそして貫通路２７及
び４７に接続されているビン２８及び４８により包囲さ
れで、点線で示されている。この矩形のキャパシタ・プ
レートは８つの３角形のキャパシタ・プレート部分２６
．４６及びア１乃至７６よシ成る。ピア２８及び４８の
如き素子を除くことによってそして前述の如く接続スト
ラップ２４及び／若シクは４４を切断することによりキ
ャパシタ・プレート部分２６及び４６への貫通路２５及
び４５並びＶＣＯｊ２のキャパシタ・プレート部分のた
めの図示されていない同様な貫通路による接続体の如き
素子葡除くことによって、任意の千ヤバシタ・プＶ　−
ト部分が回路から切離され得る。
第３図は、キャパシタ・プｖ−ｈ部分２６．４６並びに
７１７’７至７６を点線で示しており、モヤバシタープ
レート部分７１のための接続ストラップ導体のみを示し
ているキャリアの上面９の平面図である。チップ１１の
下の領域も点線で示されている。５つの接続ストラップ
１２４乃至１２８が示されている。挿入図に於て、削除
９卯なストラップ１２４は、上方の上面図に於て、約０
．１ｍｍの幅及び約０．００７６ｍｍの厚さｔ有しそし
て約０．０７６ｍｍの間隔を置いて配置されている点線
で示されている貫通路９８及び９９を有している。
下方の立面図に於て、直径約０．０２５ｍｍの貫通路９
９が接続ストラップ１２４の下に示されている。
第４図は、本発明のもう１つの実施例による第５図の線
６−６に於ける垂直キャノくシタ装置の断面を示す斜視
図である。チップ１１１及びＣ−４結合部１１２乃至１
１７が点線で示されている。
削除ａＴ能な接続ストラップ１２４は貫通路２２３及び
２３０’（＋−有し、貫通路２６０はバス・バー２２９
に接続されている。バス・バー２２９Ｕ！通路２２７に
よりバス・バー２２８に接続され、バス・バー２２８は
、電ｌＥＶ　に於ける分割された垂直キャパシタ・プレ
ート部分２２６へ、貫通路２２５によって接続されてい
る。そのＶ　キャパシタ・プレート部分は、削除可能な
接続ストラッ７１２４にレーザにより削除すること等に
よって一体的Ｖｔキャパシタ・プレート１３９に関連す
る動作から除かれ得る。左側にもう１つの削除用ｑ目な
接続ストラップ２４４が示されており、接続ストラップ
２４４は貫通路及びバス・バーによりキャパシタ・プレ
ート部分２４６への貫通路２４５に接続されている。バ
ス・バー１３８はバス・バー１３７に接続され、バス・
バー１３７及び貫通Ｗｒ１３６は垂直Ｖ　キャパシタ・
グＶ−１１３９に接続されている。
第５図は、第４図に於けるキャリアの上＠全除去して、
バス・バー２２９及び２５０ｔ−示している部分的平面
図である。
第６図は第５図の線６−６に於ける断面図でああ。チッ
プ１７．カ一点線、示１０７おシ、。。イ。
＃目な接続ストラップ１２４がレベルＶ　の上にそして
貫通路２２５がキャパシタ・プＶ−ｉ部分２２６に接続
されて示されている。キャパシタ・プレート部分２４６
も貫通路２４５に接続されて示されている。点線で示さ
れている貫通路１６６は、誘電体材料の１により離隔さ
れてキャパシタ・プレート部分２２６及び２４６と並置
されているＶ。
キャパシタ・プｖ−）に接続される様に適合されている
。
【図面の簡単な説明】
第１図は本発明による削除０ＴＩＩな接続ストラップを
有してキャリア内に埋設されているキャパシタ素子を有
しているキャリア内の接続体を示す概略図、第２図は一
部の相互接続体を平面図で示している分割されたキャパ
シタ素子を示す第１図のキャリアの断面図、第３図は１
つのキャパシタ・プレート部分のための削除０Ｔ能な接
続ストラップを示している第１図及び第２図のキャリア
の上面を示す平面図、第４図は削除町ｑｒな接続ストラ
ップケ有する本発明による分割された垂直キャパシタ装
置を示す斜視図、第５図は第４図のキャリアの接続バス
・バーの断面を示す平面図、第６図は第５図の線６−６
に於ける第４図の構造体の立面図である。 ９・・・・キャリアの上面、１０・・・・キャリア、１
１．１１１・・・・チップ、１２乃至１６．１１２乃至
１１７・・・・はんだ接合部（Ｃ−４結合部）、１７．
１９・・・・ファン・アウト線、１８．２０・・・・パ
ッド、　２１、２３、２５、２７、３２．３４、３６．
４６．４５．４７．５２．５４．９８．９９．１３６．
２２３．２２５．２２７．２３０．２４５・・・・貫通
路、２２．３５・・・・電荷再分配平面、２４．４４．
１２４乃至１２８．２４４・・・・接続ストランプ、２
６．４６．７１乃至７６・・・・キャパシタ・プｖ−ト
部分、２８．４８．６６．６７・・・・ピン、２９．３
１．４９．５１・・・・線、５０・・・・電源、３３・
・・・下部キャパシタ・プＶ−ト、６０．６１・・・・
ｘ−ｙ相互接続平面の接続体、６２・・・・基準平面、
８０・・・・誘電体層、１３７．１３８．２２８．２２
９．２５０・・・・バス・バー、１３９・・・・垂直ｖ
　キャパシタ・プレート、２２６、２４６・・・・垂直
Ｖ　キャパシタ・プレート部分゛。

Claims (1)

  1. 【特許請求の範囲】 キャリアのチップ支持表面の平面に平行である相互にＹ
    行なキャパシタ・プレートがチップの下方に配置されて
    いる作り付はキャパシタ構造体を有するチップ・キャリ
    アに於て、 上記キャパシタは一対の平行な導電性電荷再分配平面の
    間に挿まれた少くとも１つのキャパシタ・プｖ−）部分
    を有し、上記千ヤパシ、り・プレート部分及び上記電荷
    再分配平面は上記キャリアの上記表面に実質的に平行に
    延びていることを特徴とする、チップ・キャリア。
JP57192024A 1981-12-31 1982-11-02 チツプ・キヤリア Granted JPS58119664A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/336,485 US4453176A (en) 1981-12-31 1981-12-31 LSI Chip carrier with buried repairable capacitor with low inductance leads
US336485 1981-12-31

Publications (2)

Publication Number Publication Date
JPS58119664A true JPS58119664A (ja) 1983-07-16
JPS624863B2 JPS624863B2 (ja) 1987-02-02

Family

ID=23316305

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57192024A Granted JPS58119664A (ja) 1981-12-31 1982-11-02 チツプ・キヤリア

Country Status (4)

Country Link
US (1) US4453176A (ja)
EP (1) EP0083405B1 (ja)
JP (1) JPS58119664A (ja)
DE (1) DE3279555D1 (ja)

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