JPH0519986B2 - - Google Patents
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- JPH0519986B2 JPH0519986B2 JP62110908A JP11090887A JPH0519986B2 JP H0519986 B2 JPH0519986 B2 JP H0519986B2 JP 62110908 A JP62110908 A JP 62110908A JP 11090887 A JP11090887 A JP 11090887A JP H0519986 B2 JPH0519986 B2 JP H0519986B2
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Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ 産業上の利用分野
Ｂ 従来技術
Ｃ 発明が解決しようとする問題点
Ｄ 問題点を解決するための手段
Ｅ 実施例
E1 処理工程（第２図ないし第１３図）
E2 構造（第１図、第１２図及び第１３図）
E3 作用（第１４図、第１５図）
Ｆ 発明の効果
Ａ 産業上の利用分野
この発明は、集積回路チツプ・パツケージの分
野に関し、特に半導体チツプを半導体基板上にパ
ツケージするための技術に関するものである。
野に関し、特に半導体チツプを半導体基板上にパ
ツケージするための技術に関するものである。
Ｂ 従来技術
半導体基板を半導体パツケージ構造のための基
板として使用するという概念は、当技術分野で知
られている。特に、シリコンを基板として使用
し、シリコン・チツプをその上に載置したパツケ
ージが提案されている。これらのパツケージに関
連する主な問題は、電力分配システムが、チツプ
に電力を適切に供給する能力に限定され、シリコ
ンの内在的な抵抗率により、シリコン基板が信号
伝達用には好適でない媒体となつてしまうという
ことである。
板として使用するという概念は、当技術分野で知
られている。特に、シリコンを基板として使用
し、シリコン・チツプをその上に載置したパツケ
ージが提案されている。これらのパツケージに関
連する主な問題は、電力分配システムが、チツプ
に電力を適切に供給する能力に限定され、シリコ
ンの内在的な抵抗率により、シリコン基板が信号
伝達用には好適でない媒体となつてしまうという
ことである。
以下に示す文献は、このパツケージの分野で達
成された成果をあらわすものである。
成された成果をあらわすものである。
すなわち、IEEEカスタム集積回路会議議事録
（Proceedings of the IEEE Customs
Integrated Circuits Conference）、1985年６月
の“ウエーハ伝達モジユール−ウエーハ集積パツ
ケージ（The Wafer Transmission Module−
Wafer Integration Packaging）”と題する論文
及びVLSIシステム設計（Systems Design）、
1986年１月の“ウエーハ伝達モジユール（The
Wafer Transmission Module）”と題する論文
において、バーゲンダール（Bergendahl）らは、
相互結線ワイヤ及び電力バスを含むシリコン・ウ
エーハについて記述している。このウエーハ伝達
モジユールは、大規模集積のためにシリコンを、
多重チツプのウエーハ・スケールの集積を行うた
めの手段として使用する。これより、チツプの
100％の歩どまりを要求することなく、多くのチ
ツプが同一のパツケージを共有することが可能と
なる。すなわち、集積回路チツプは角型に切断さ
れ、モジユールの相互接続ワイヤにワイヤ・ボン
デイングされる。相互接続線の信号の伝播時間
は、当技術分野で知られている長い薄膜高減衰伝
達線を使用することにより最小限に抑えられる。
また、ライン幅と間隔を大きくすると歩どまりが
改善され結線間結合が低減されるが、結線の可能
性及び密度が制限される。
（Proceedings of the IEEE Customs
Integrated Circuits Conference）、1985年６月
の“ウエーハ伝達モジユール−ウエーハ集積パツ
ケージ（The Wafer Transmission Module−
Wafer Integration Packaging）”と題する論文
及びVLSIシステム設計（Systems Design）、
1986年１月の“ウエーハ伝達モジユール（The
Wafer Transmission Module）”と題する論文
において、バーゲンダール（Bergendahl）らは、
相互結線ワイヤ及び電力バスを含むシリコン・ウ
エーハについて記述している。このウエーハ伝達
モジユールは、大規模集積のためにシリコンを、
多重チツプのウエーハ・スケールの集積を行うた
めの手段として使用する。これより、チツプの
100％の歩どまりを要求することなく、多くのチ
ツプが同一のパツケージを共有することが可能と
なる。すなわち、集積回路チツプは角型に切断さ
れ、モジユールの相互接続ワイヤにワイヤ・ボン
デイングされる。相互接続線の信号の伝播時間
は、当技術分野で知られている長い薄膜高減衰伝
達線を使用することにより最小限に抑えられる。
また、ライン幅と間隔を大きくすると歩どまりが
改善され結線間結合が低減されるが、結線の可能
性及び密度が制限される。
同様の技術は、ジヨンソン（Johnson）らによ
つて、IEEEコンピユータ・デザイン国際会議の
議事録（IEEE Proceedings of International
Conference Computer Design）、1984年10月の
“コンピユータ・デザインにおけるウエーハ・ス
ケール集積の意義（The Significance of Wafer
Scale Integration in Computer Design）”にも
記述されている。しかし、ジヨンソンらは外界に
対する適切な接続を有するパツケージを与えな
い。さらに、隣りあう信号ラインの間に分離ライ
ン（線路）がないので、相当なライン間スペース
をとる必要があり、これにより全体の結線可能性
と密度が低下する。この文献により提案されたパ
ツケージは、有効な電力分配システムがなく、こ
れにより高度に抵抗性で誘導性の環境が形成され
てしまう。また、インピーダンスを適切に制御す
る手段がないので、応用が低性能の技術分野に限
られてしまい制御されたインピーダンスと電圧の
振れが小さいことを要求するバイポーラ回路には
不適当である。
つて、IEEEコンピユータ・デザイン国際会議の
議事録（IEEE Proceedings of International
Conference Computer Design）、1984年10月の
“コンピユータ・デザインにおけるウエーハ・ス
ケール集積の意義（The Significance of Wafer
Scale Integration in Computer Design）”にも
記述されている。しかし、ジヨンソンらは外界に
対する適切な接続を有するパツケージを与えな
い。さらに、隣りあう信号ラインの間に分離ライ
ン（線路）がないので、相当なライン間スペース
をとる必要があり、これにより全体の結線可能性
と密度が低下する。この文献により提案されたパ
ツケージは、有効な電力分配システムがなく、こ
れにより高度に抵抗性で誘導性の環境が形成され
てしまう。また、インピーダンスを適切に制御す
る手段がないので、応用が低性能の技術分野に限
られてしまい制御されたインピーダンスと電圧の
振れが小さいことを要求するバイポーラ回路には
不適当である。
ところで、薄膜技術分野の進歩により、薄膜メ
タラージの使用がシリコンに基づくパツケージ基
板に魅力的なものとなつてきた。
タラージの使用がシリコンに基づくパツケージ基
板に魅力的なものとなつてきた。
米国特許第4458297号は、プログラム可能な薄
膜相互結線システムを開示する。これにおいて
は、導電体と、絶縁体と、特殊なアモルフアス・
シリコン合金の層が、慣用的な処理技術を用いて
シリコン・ウエーハ上に付着されパターン化され
る。こうして完成した構造は、電気的にプログラ
ム可能なヒユーズによつて連結することのできる
多数の未接続のワイヤ素子を与える。このように
して、標準的な処理によつて、任意の所望の相互
接続ネツトワークを得ることができる。しかし、
この技術にもいくつかの制約がある。すなわち、
このパツケージには、融通性と、VLSIによつて
要求されるコンパクトさがなく、専ら、電気信号
の速度が重要でないように低性能応用技術にのみ
使用される。また、結線可能性も内在的に制約さ
れている。すなわち、ヒユーズを使用すること
は、接続されていないすべてのスタツド（柱体）
上での信号反射によつて、信号のスタビング
（stubbing）という重大な問題をひき起す。さら
に、このパツケージを用いると最終的なインピー
ダンスは制御されない。
膜相互結線システムを開示する。これにおいて
は、導電体と、絶縁体と、特殊なアモルフアス・
シリコン合金の層が、慣用的な処理技術を用いて
シリコン・ウエーハ上に付着されパターン化され
る。こうして完成した構造は、電気的にプログラ
ム可能なヒユーズによつて連結することのできる
多数の未接続のワイヤ素子を与える。このように
して、標準的な処理によつて、任意の所望の相互
接続ネツトワークを得ることができる。しかし、
この技術にもいくつかの制約がある。すなわち、
このパツケージには、融通性と、VLSIによつて
要求されるコンパクトさがなく、専ら、電気信号
の速度が重要でないように低性能応用技術にのみ
使用される。また、結線可能性も内在的に制約さ
れている。すなわち、ヒユーズを使用すること
は、接続されていないすべてのスタツド（柱体）
上での信号反射によつて、信号のスタビング
（stubbing）という重大な問題をひき起す。さら
に、このパツケージを用いると最終的なインピー
ダンスは制御されない。
IEEE、部品、混成部品及び製造技術に関する
紀要（IEEE Transaction on Components，
Hybrids and Manufacturing Technology）、
1984年６月中の、“シリコン・オン・シリコン・
パツケージ（Silicon on Silicon Packaging）”
で、スピルバーガー（Spielberger）らはシリコ
ンを多重チツプ基板として使用したシリコン・オ
ン・シリコン・パツケージについて記述してい
る。これにおいては、シリコン基板に対する座屈
接合（collapse joining）を制御することによつ
て、複数の集積回路チツプがフリツプ・ボンドさ
れる。この基板は、チツプと次のレベルのパツケ
ージの間に相互接続を与える。次に基板は、セラ
ミツク基板にエポキシ・ボンドされ、それからパ
ツケージはワイヤ・ボンデイングと気密シールに
よつて完成される。このパツケージは、50μm幅
の相互接続アルミニウム・ワイヤと、200μm幅の
電力バスを有し、以て結線密度が制約される。
紀要（IEEE Transaction on Components，
Hybrids and Manufacturing Technology）、
1984年６月中の、“シリコン・オン・シリコン・
パツケージ（Silicon on Silicon Packaging）”
で、スピルバーガー（Spielberger）らはシリコ
ンを多重チツプ基板として使用したシリコン・オ
ン・シリコン・パツケージについて記述してい
る。これにおいては、シリコン基板に対する座屈
接合（collapse joining）を制御することによつ
て、複数の集積回路チツプがフリツプ・ボンドさ
れる。この基板は、チツプと次のレベルのパツケ
ージの間に相互接続を与える。次に基板は、セラ
ミツク基板にエポキシ・ボンドされ、それからパ
ツケージはワイヤ・ボンデイングと気密シールに
よつて完成される。このパツケージは、50μm幅
の相互接続アルミニウム・ワイヤと、200μm幅の
電力バスを有し、以て結線密度が制約される。
英国特許第2132411号は、高い電気的絶縁性と、
高い熱伝導度と、シリコンに類似する熱膨張率が
達成されるシリコン・カーバイド基板について記
述する。この概念は、コンピユータ・デザインに
関する国際会議（International Conference on
Computer Design）、1984年10月、“熱的応力の
ない構成をもつ高速多重チツプRAMモジユール
（Ａ High Speed Multi−Chip RAM
Module）”と題する論文中で、フエイス・ダウン
多重LSIチツプをシリコン基板に接合するものと
して、サトーらにより拡張されている。これにお
いては、LSIチツプをもつシリコン基板がシリコ
ン・カーバイド基板に接合される。しかし、シリ
コン・カーバイドの比導電率は40であり、これに
よりシリコン・カーバイドが高い容量的な性質を
示すことによつて電気信号の電気的特性が低下さ
れる。
高い熱伝導度と、シリコンに類似する熱膨張率が
達成されるシリコン・カーバイド基板について記
述する。この概念は、コンピユータ・デザインに
関する国際会議（International Conference on
Computer Design）、1984年10月、“熱的応力の
ない構成をもつ高速多重チツプRAMモジユール
（Ａ High Speed Multi−Chip RAM
Module）”と題する論文中で、フエイス・ダウン
多重LSIチツプをシリコン基板に接合するものと
して、サトーらにより拡張されている。これにお
いては、LSIチツプをもつシリコン基板がシリコ
ン・カーバイド基板に接合される。しかし、シリ
コン・カーバイドの比導電率は40であり、これに
よりシリコン・カーバイドが高い容量的な性質を
示すことによつて電気信号の電気的特性が低下さ
れる。
ポリイミドのような誘電物質もまた、シリコ
ン・パツケージ適用技術に利用される。ポリイミ
ドを誘電体として使用した場合に、薄膜金属技術
を用いて5μm幅の微細線が形成でき、多層アデイ
テブ基板において微細な間隔を形成できるという
ことは、薄膜金属とポリイミドを使用することの
潜在的な可能性を実証する。
ン・パツケージ適用技術に利用される。ポリイミ
ドを誘電体として使用した場合に、薄膜金属技術
を用いて5μm幅の微細線が形成でき、多層アデイ
テブ基板において微細な間隔を形成できるという
ことは、薄膜金属とポリイミドを使用することの
潜在的な可能性を実証する。
ITT社のライデイス（Landis）は、1985年５
月20日の第35回電子部品会議（the 35 th
Electronic Components Conference）によつて
刊行された“GaAs相互結線のための高速パツケ
ージ（High−Speed Packaging for GaAs
Interconnection）”と題する論文中で、９個の64
ピンLSIチツプを含む多層微細ライン・ポリイミ
ド・チツプ・キヤリアについて記述している。こ
の微細ライン、アデイテイブ・ポリイミド技術
は、チツプ間の相互結線が完全に遮へいされた同
軸的導体をもつように基板を構成する能力を与え
る。各半導体はダイ取付銅スタツド上に組立ら
れ、基板にワイヤ・ボンデイングされる。同軸的
な導電体は、隣接する高密度信号ラインの間の混
線の影響を低減するように設計されたものであ
る。このパツケージ構成は、高速動作への適用に
有用であるけれども、製造の本来的な複雑さによ
つて制約される。さらに、相当な数の金属化工程
を要するため、これが最終的な製品の歩どまりを
かなりな程度制限し、とり囲む金属が大量である
ことにより信号ラインのキヤパシタンスが高ま
り、以て電流の要求を高めるとともに、パツケー
ジの熱的特性を悪化させる。
月20日の第35回電子部品会議（the 35 th
Electronic Components Conference）によつて
刊行された“GaAs相互結線のための高速パツケ
ージ（High−Speed Packaging for GaAs
Interconnection）”と題する論文中で、９個の64
ピンLSIチツプを含む多層微細ライン・ポリイミ
ド・チツプ・キヤリアについて記述している。こ
の微細ライン、アデイテイブ・ポリイミド技術
は、チツプ間の相互結線が完全に遮へいされた同
軸的導体をもつように基板を構成する能力を与え
る。各半導体はダイ取付銅スタツド上に組立ら
れ、基板にワイヤ・ボンデイングされる。同軸的
な導電体は、隣接する高密度信号ラインの間の混
線の影響を低減するように設計されたものであ
る。このパツケージ構成は、高速動作への適用に
有用であるけれども、製造の本来的な複雑さによ
つて制約される。さらに、相当な数の金属化工程
を要するため、これが最終的な製品の歩どまりを
かなりな程度制限し、とり囲む金属が大量である
ことにより信号ラインのキヤパシタンスが高ま
り、以て電流の要求を高めるとともに、パツケー
ジの熱的特性を悪化させる。
トリロジー・システムズ（Trilogy Systems）
社のチヨン（Chong）らは、トリロジー・システ
ムズ社によつて1985年７月１日に発行された“高
密度多重チツプ・メモリ・モジユール（Ａ
High Density Multichip Memory Module）”
と題する論文中で、ウエーハ・スケール集積化を
達成する手段として単一モジユール上で複数の
VLSI論理及びメモリ・チツプをパツケージする
ために、薄膜相互結線技術を使用する方法を記述
する。このモジユールは、相互結線遅延と相互結
線密度を比較したとき多層セラミツク技術よりも
有利である薄膜銅−ポリマ技術に基づいている。
このモジユール基板は、慣用的デユアル・イン・
ライン・パツケージとして組み立てられ、その上
にCMOSメモリ・チツプと高周波信号バイパス
のためのチツプ・キヤパシタが載置される。しか
し、このパツケージは高いＩ／Ｏ密度を構成する
ことができず、よつて低性能適用技術に用途が限
定されている。すなわち、このパツケージは、高
速で、Ｉ／Ｏの数が大きい、バイポーラ適用技術
には不適当であると考えられる。
社のチヨン（Chong）らは、トリロジー・システ
ムズ社によつて1985年７月１日に発行された“高
密度多重チツプ・メモリ・モジユール（Ａ
High Density Multichip Memory Module）”
と題する論文中で、ウエーハ・スケール集積化を
達成する手段として単一モジユール上で複数の
VLSI論理及びメモリ・チツプをパツケージする
ために、薄膜相互結線技術を使用する方法を記述
する。このモジユールは、相互結線遅延と相互結
線密度を比較したとき多層セラミツク技術よりも
有利である薄膜銅−ポリマ技術に基づいている。
このモジユール基板は、慣用的デユアル・イン・
ライン・パツケージとして組み立てられ、その上
にCMOSメモリ・チツプと高周波信号バイパス
のためのチツプ・キヤパシタが載置される。しか
し、このパツケージは高いＩ／Ｏ密度を構成する
ことができず、よつて低性能適用技術に用途が限
定されている。すなわち、このパツケージは、高
速で、Ｉ／Ｏの数が大きい、バイポーラ適用技術
には不適当であると考えられる。
米国特許第4023197号は、さまざまなレベルに
おいて不規則さをもたらすメタラージの影響を最
小限に抑えた、多重レベル・メタラージをもつ集
積回路チツプ・キヤリアを開示する。この特許
は、集積回路チツプに構造的に適用可能な高回路
密度の進歩した集積回路チツプのためのキヤリア
を与える処理及びその構造を開示する。しかし、
このパツケージは、低インダクタンス電力分配シ
ステムをもたず、複雑な処理を要する。
おいて不規則さをもたらすメタラージの影響を最
小限に抑えた、多重レベル・メタラージをもつ集
積回路チツプ・キヤリアを開示する。この特許
は、集積回路チツプに構造的に適用可能な高回路
密度の進歩した集積回路チツプのためのキヤリア
を与える処理及びその構造を開示する。しかし、
このパツケージは、低インダクタンス電力分配シ
ステムをもたず、複雑な処理を要する。
このように、従来技術において、基板が半導体
材料からなり、絶縁層及び金属化層の交互の層を
もち、半導体集積回路チツプが載置される改善さ
れた半導体パツケージ構造体を提供する必要があ
る。さらに、効率的な電力分配システムをもち、
高品質の信号伝達ライン（すなわち、信号ライン
間の混線が小さく、熱の散逸がほとんどないか全
くなく、インピーダンスが整合したライン）を与
える半導体パツケージ構造体に対する要望もあ
る。またそのような信号伝達は、継起する信号の
間で遅延が小さく、以て信号伝達速度が高まるよ
うに実行されなくてはならない。
材料からなり、絶縁層及び金属化層の交互の層を
もち、半導体集積回路チツプが載置される改善さ
れた半導体パツケージ構造体を提供する必要があ
る。さらに、効率的な電力分配システムをもち、
高品質の信号伝達ライン（すなわち、信号ライン
間の混線が小さく、熱の散逸がほとんどないか全
くなく、インピーダンスが整合したライン）を与
える半導体パツケージ構造体に対する要望もあ
る。またそのような信号伝達は、継起する信号の
間で遅延が小さく、以て信号伝達速度が高まるよ
うに実行されなくてはならない。
さらにまた、高密度結線を与え結線の制約が少
ない半導体パツケージ構造体に対する要望もあ
る。
ない半導体パツケージ構造体に対する要望もあ
る。
また、金属化レベルの間の抵抗とキヤパシタン
スが最小であるようにインピーダンスが整合され
た半導体パツケージ構造体に対する要望もある。
スが最小であるようにインピーダンスが整合され
た半導体パツケージ構造体に対する要望もある。
さらに、半導体基板とその上に載置された集積
回路チツプの間の熱膨張率の不整合を小さくする
か無くすることの要望もある。
回路チツプの間の熱膨張率の不整合を小さくする
か無くすることの要望もある。
さらに、設計変更または必要に応じて修理する
ために容易に適用可能な融通性のあるワイヤ再案
内システムをもつ半導体パツケージ構造体に対す
る要望もある。キヤパシタンスが低く、以て電流
要求を低くすることができ、またモジユールの熱
出力を低減できる信号ラインをもつ半導体パツケ
ージ構造体に対する要望もある。
ために容易に適用可能な融通性のあるワイヤ再案
内システムをもつ半導体パツケージ構造体に対す
る要望もある。キヤパシタンスが低く、以て電流
要求を低くすることができ、またモジユールの熱
出力を低減できる信号ラインをもつ半導体パツケ
ージ構造体に対する要望もある。
さらにまた、そのような改善された半導体パツ
ケージ構造体の製造方法を求める要望もある。そ
のような製造を高い歩どまりで実行するための方
法に対する要望もある。また、その際の金属化工
程の数を低減することの要望もある。
ケージ構造体の製造方法を求める要望もある。そ
のような製造を高い歩どまりで実行するための方
法に対する要望もある。また、その際の金属化工
程の数を低減することの要望もある。
Ｃ 発明が解決しようとする問題点
この発明の目的は、基板と、絶縁層と金属化層
の交互の層と、基板上に載置される半導体集積回
路とをもつ半導体集積回路チツプ・パツケージ構
造体を提供することにある。
の交互の層と、基板上に載置される半導体集積回
路とをもつ半導体集積回路チツプ・パツケージ構
造体を提供することにある。
この発明の他の目的は、上記パツケージにおい
て効率的な電力分配システムを提供することにあ
る。
て効率的な電力分配システムを提供することにあ
る。
この発明のさらに他の目的は、混線が小さく、
ノイズ及び熱の散逸が小さく、インピーダンスが
整合した高品質の信号伝達ラインを提供すること
にある。
ノイズ及び熱の散逸が小さく、インピーダンスが
整合した高品質の信号伝達ラインを提供すること
にある。
この発明のさらに他の目的は、パツケージにお
いて、高密度の結線を、結線の制約がほとんどな
いように提供することにある。
いて、高密度の結線を、結線の制約がほとんどな
いように提供することにある。
この発明のさらに他の目的は、高速信号伝達を
保証することにある。
保証することにある。
この発明のさらに他の目的は、パツケージの
RC定数を最小にすることにある。
RC定数を最小にすることにある。
この発明のさらに他の目的は、設計変更または
修理のために容易に使用することのできる、パツ
ケージ内の適応性のあるワイヤ再接続（reroute）
システムを提供することにある。
修理のために容易に使用することのできる、パツ
ケージ内の適応性のあるワイヤ再接続（reroute）
システムを提供することにある。
この発明のさらに他の目的は、改善された性能
をもつ半導体パツケージ構造体を高い歩どまりで
製造する方法を提供することにある。
をもつ半導体パツケージ構造体を高い歩どまりで
製造する方法を提供することにある。
Ｄ 問題点を解決するための手段
要約すると、本発明パツケージは、好適にはシ
リコンのような半導体材料からなる基板と、ポリ
イミド及び銅のような絶縁体と導電体の交互の層
と、上方の導電層上に載置される半導体チツプと
を有する。結線層は典型的にには5μm幅の銅ライ
ンであり、その典型的な間隔は約5μmである。こ
の結線層は典型的には、同一平面上に存在するア
ースと、電力と信号のラインをもち、少くなくと
も一本の電力ラインまたはアース・ラインが共面
的な信号ラインの間にあり、これにより、混線が
最小限に抑えられる。これらの平面の同一電圧レ
ベルの電力ワイヤ・ラインは優れた電力分配シス
テムを与える３次元電力平面を形成するように相
互接続され、パツケージのRC定数を低減するよ
うにキヤパシタンスを最小限に抑え、更に混線も
最小限に抑える。また、結線層上の長い信号ライ
ンに一致する予定の位置で基準平面を少なくとも
部分的に貫通して延びる絶縁領域をもつ個別化さ
れた（personalized）基準平面が与えられる。こ
の個別化された平面はパツケージ中のキヤパシタ
ンスを低下させる。
リコンのような半導体材料からなる基板と、ポリ
イミド及び銅のような絶縁体と導電体の交互の層
と、上方の導電層上に載置される半導体チツプと
を有する。結線層は典型的にには5μm幅の銅ライ
ンであり、その典型的な間隔は約5μmである。こ
の結線層は典型的には、同一平面上に存在するア
ースと、電力と信号のラインをもち、少くなくと
も一本の電力ラインまたはアース・ラインが共面
的な信号ラインの間にあり、これにより、混線が
最小限に抑えられる。これらの平面の同一電圧レ
ベルの電力ワイヤ・ラインは優れた電力分配シス
テムを与える３次元電力平面を形成するように相
互接続され、パツケージのRC定数を低減するよ
うにキヤパシタンスを最小限に抑え、更に混線も
最小限に抑える。また、結線層上の長い信号ライ
ンに一致する予定の位置で基準平面を少なくとも
部分的に貫通して延びる絶縁領域をもつ個別化さ
れた（personalized）基準平面が与えられる。こ
の個別化された平面はパツケージ中のキヤパシタ
ンスを低下させる。
このパツケージを製造するための工程は、段付
（stepped）導電バイア（孔）をもつある導電層の
間で相互接続を形成することにより、簡易化され
改善される。段付の導電バイアは、先ず誘電体の
マウンド（盛上り部）を、そのマウンド上で導電
層と第２の付着導電体とを相互接続することを要
望するような箇所に形成し、以て、最小の金属化
工程で、絶縁体中にバイアを形成することに関連
して歩どまりを低下させる影響（すなわち絶縁体
中のピンホール）をもたらすことなく、平面の相
互接続を可能ならしめることにより形成される。
処理工程はまた、１回の厚い付着工程が２回の薄
い付着工程に置き換えられてなる垂直冗長金属化
工程を使用することと、誘電絶縁材料を選択的に
シリル化することによつても改善される。選択的
なシリル化により、誘電材料の上面が後の金属化
工程の間にエツチング・バリアとして働く事が可
能になる一方、その誘電材料の大部分は、絶縁性
質を保持することになる。
（stepped）導電バイア（孔）をもつある導電層の
間で相互接続を形成することにより、簡易化され
改善される。段付の導電バイアは、先ず誘電体の
マウンド（盛上り部）を、そのマウンド上で導電
層と第２の付着導電体とを相互接続することを要
望するような箇所に形成し、以て、最小の金属化
工程で、絶縁体中にバイアを形成することに関連
して歩どまりを低下させる影響（すなわち絶縁体
中のピンホール）をもたらすことなく、平面の相
互接続を可能ならしめることにより形成される。
処理工程はまた、１回の厚い付着工程が２回の薄
い付着工程に置き換えられてなる垂直冗長金属化
工程を使用することと、誘電絶縁材料を選択的に
シリル化することによつても改善される。選択的
なシリル化により、誘電材料の上面が後の金属化
工程の間にエツチング・バリアとして働く事が可
能になる一方、その誘電材料の大部分は、絶縁性
質を保持することになる。
Ｅ 実施例
E1 処理工程
本発明の好適な実施例の構造をえるために必要
な処理は、第２図ないし第１３図を参照すること
によつて容易に理解される一連の工程を含む。第
２図は、半導体パツケージ構造のベースとして使
用される基板１を示す。基板１は、なめらかな、
または研摩された表面をもつ任意の材料でよく、
例えば、シリコン・カーバイド、窒化シリコンま
たはセラミツクなどの絶縁材料、あるいはシリコ
ンまたは砒化ガリウムなどの半導体材料、あるい
は例えばアンバーまたはモリブデンなどの低膨張
率の金属または合金でよい。好適な基板材料はシ
リコンである。このベース基板の厚さは典型的に
は約10〜40ミル（0.254〜1.016mm）の範囲にあ
り、好適には約25ミル（0.635mm）である。ベー
ス基板１は少なくとも0.5μm、最大約8μmのパシ
ベーシヨン層２で被覆される。パシベーシヨン層
２は典型的には２酸化シリコンまたは窒化シリコ
ンであり、そのどちらもスパツタリングまたは
CVDなどの半導体処理における慣用的な技術に
よつて付着される。
な処理は、第２図ないし第１３図を参照すること
によつて容易に理解される一連の工程を含む。第
２図は、半導体パツケージ構造のベースとして使
用される基板１を示す。基板１は、なめらかな、
または研摩された表面をもつ任意の材料でよく、
例えば、シリコン・カーバイド、窒化シリコンま
たはセラミツクなどの絶縁材料、あるいはシリコ
ンまたは砒化ガリウムなどの半導体材料、あるい
は例えばアンバーまたはモリブデンなどの低膨張
率の金属または合金でよい。好適な基板材料はシ
リコンである。このベース基板の厚さは典型的に
は約10〜40ミル（0.254〜1.016mm）の範囲にあ
り、好適には約25ミル（0.635mm）である。ベー
ス基板１は少なくとも0.5μm、最大約8μmのパシ
ベーシヨン層２で被覆される。パシベーシヨン層
２は典型的には２酸化シリコンまたは窒化シリコ
ンであり、そのどちらもスパツタリングまたは
CVDなどの半導体処理における慣用的な技術に
よつて付着される。
次に、約１〜15μm、好適には約２〜5μmの金
属層３が蒸着またはスパツタリングのような慣用
的な手段によつてパシベーシヨン層２上に付着さ
れる。金属層３は基準電圧面として働き得るもの
である。
属層３が蒸着またはスパツタリングのような慣用
的な手段によつてパシベーシヨン層２上に付着さ
れる。金属層３は基準電圧面として働き得るもの
である。
第３図を参照すると、好適な実施例において、
ポリイミド４が約５〜15μmの厚さまで付着され
る。尚、フツ化炭素、シロキサンなどの他のポリ
マも使用することができるけれども、この処理に
おいては、好適な誘電材料としてポリイミドを使
用するものとする。好適には、ポリイミドを硬化
させる前に、約500〜3000オングストロームのシ
リル化膜５が形成されるようにポリイミド層４が
選択的なシリル化工程によつて処理される。ポリ
イミド層を付着するために使用される処理が、先
ずポリアミツク酸を塗布し、次に熱処理してそれ
をポリイミド層に変換する工程を有することはこ
の分野の当業者に知られているところである。
ポリイミド４が約５〜15μmの厚さまで付着され
る。尚、フツ化炭素、シロキサンなどの他のポリ
マも使用することができるけれども、この処理に
おいては、好適な誘電材料としてポリイミドを使
用するものとする。好適には、ポリイミドを硬化
させる前に、約500〜3000オングストロームのシ
リル化膜５が形成されるようにポリイミド層４が
選択的なシリル化工程によつて処理される。ポリ
イミド層を付着するために使用される処理が、先
ずポリアミツク酸を塗布し、次に熱処理してそれ
をポリイミド層に変換する工程を有することはこ
の分野の当業者に知られているところである。
基本的には、選択的なシリル化処理は、ポリア
ミツク酸を約75〜100℃、好適には約85℃でベー
クしてポリアミツク酸の溶剤を蒸発させ、つぎに
そのポリアミツク酸を、ヘキサメチルシクロトリ
シラザン（HMCTS）と、キシレンと、NMP、
DMSOまたはDMFなどの非プロトン性助溶剤の
溶液に約10〜20分、典型的には約15分間さらす。
この溶液は次に好適には約40℃と70℃の間の温度
で加熱される。これによりポリイミド表面のメチ
ル・シロキサン基との架橋反応が生じ、シリコン
がポリイミド中に導入される。次にポリアミツク
酸は約200〜400℃の温度で硬化され、これによ
り、シリル化された表面５をもつポリイミド４が
形成される。ポリイミド層４のシリル化表面５は
酸素プラズマ処理または他のエツチング技術に対
して反応性に乏しく、よつて後の処理工程にエツ
チング障壁として働く。尚、シリル化表面５は好
適にはポリイミド領域４の全体に拡がつていても
よいけれども、便宜上ポリイミド領域７のすぐ下
の領域のみがシリル化されているものとして図示
されていることに注意されたい。また、絶縁体中
にエツチング障壁を形成するためにHMCTS以外
の有機金属試薬を使用することもできる。シリル
化は、そのようなエツチング障壁を形成するため
の好適な実施例である。あるいは、このパツケー
ジ構造体はエツチング障壁を形成することなく構
成されてもよいが、その場合は、シリル化表面を
エツチ・ストツプに使用するという処理上の利点
が失われてしまうことになる。
ミツク酸を約75〜100℃、好適には約85℃でベー
クしてポリアミツク酸の溶剤を蒸発させ、つぎに
そのポリアミツク酸を、ヘキサメチルシクロトリ
シラザン（HMCTS）と、キシレンと、NMP、
DMSOまたはDMFなどの非プロトン性助溶剤の
溶液に約10〜20分、典型的には約15分間さらす。
この溶液は次に好適には約40℃と70℃の間の温度
で加熱される。これによりポリイミド表面のメチ
ル・シロキサン基との架橋反応が生じ、シリコン
がポリイミド中に導入される。次にポリアミツク
酸は約200〜400℃の温度で硬化され、これによ
り、シリル化された表面５をもつポリイミド４が
形成される。ポリイミド層４のシリル化表面５は
酸素プラズマ処理または他のエツチング技術に対
して反応性に乏しく、よつて後の処理工程にエツ
チング障壁として働く。尚、シリル化表面５は好
適にはポリイミド領域４の全体に拡がつていても
よいけれども、便宜上ポリイミド領域７のすぐ下
の領域のみがシリル化されているものとして図示
されていることに注意されたい。また、絶縁体中
にエツチング障壁を形成するためにHMCTS以外
の有機金属試薬を使用することもできる。シリル
化は、そのようなエツチング障壁を形成するため
の好適な実施例である。あるいは、このパツケー
ジ構造体はエツチング障壁を形成することなく構
成されてもよいが、その場合は、シリル化表面を
エツチ・ストツプに使用するという処理上の利点
が失われてしまうことになる。
次に金属層８が、蒸着またはスパツタリングな
どの慣用的な技術によつてシリル化表面５上にブ
ランケツト付着される。金属層８の一部は、リフ
トオフなどの慣用的な処理によつて選択的に除去
される。金属層８は、それを絶縁体と置き換えた
方が望ましい箇所で選択的に除去される。例え
ば、パツケージのインピーダンスは、幅の広い信
号ライン（すなわち、10〜25μm）と、そのよう
なラインの直下の金属層の間に絶縁体を追加配置
した場合に高められる。シリル化表面６をもつポ
リイミド７が次にこれらのくぼみ中に付着され
る。この個別化された金属層８と、好適にはシリ
ル化表面６をもつ共面ポリイミド７の結果は、個
別化された基準面１０となる。この基準面はアー
ス電位またはパツケージを必要とする他の任意の
動作電位であることができる。あるいは、ポリイ
ミドを最初に付着し、次に金属付着を必要とする
箇所でポリイミドをエツチングするようにしても
よい。
どの慣用的な技術によつてシリル化表面５上にブ
ランケツト付着される。金属層８の一部は、リフ
トオフなどの慣用的な処理によつて選択的に除去
される。金属層８は、それを絶縁体と置き換えた
方が望ましい箇所で選択的に除去される。例え
ば、パツケージのインピーダンスは、幅の広い信
号ライン（すなわち、10〜25μm）と、そのよう
なラインの直下の金属層の間に絶縁体を追加配置
した場合に高められる。シリル化表面６をもつポ
リイミド７が次にこれらのくぼみ中に付着され
る。この個別化された金属層８と、好適にはシリ
ル化表面６をもつ共面ポリイミド７の結果は、個
別化された基準面１０となる。この基準面はアー
ス電位またはパツケージを必要とする他の任意の
動作電位であることができる。あるいは、ポリイ
ミドを最初に付着し、次に金属付着を必要とする
箇所でポリイミドをエツチングするようにしても
よい。
代替実施例においては、基準面１０は個別化す
る必要はなく、すなわち金属層８が全面を被覆す
る。さらに別の実施例は、金属層３と金属層８を
金属スタツド（柱体）で相互接続し、１つの基準
面を形成することである。この基準面の上部は、
基準面１０に関連して説明したものと同様の方法
で個別化することができる。尚、それ以降に付着
される層上に幅広いラインが存在する場合は常
に、基準面１０を個別化することが特に有利であ
る。というのは、キヤパタンスを低減するために
はその幅広いラインと、そのラインの下方の金属
層の間に厚い誘電体を設けることが要望されるか
らである。
る必要はなく、すなわち金属層８が全面を被覆す
る。さらに別の実施例は、金属層３と金属層８を
金属スタツド（柱体）で相互接続し、１つの基準
面を形成することである。この基準面の上部は、
基準面１０に関連して説明したものと同様の方法
で個別化することができる。尚、それ以降に付着
される層上に幅広いラインが存在する場合は常
に、基準面１０を個別化することが特に有利であ
る。というのは、キヤパタンスを低減するために
はその幅広いラインと、そのラインの下方の金属
層の間に厚い誘電体を設けることが要望されるか
らである。
第４図参照すると、個別化された基準面１０の
形成に続いて、ポリイミド１１が付着され、ポリ
イミド領域４とシリル化表面６が形成されたのと
同一の方法でシリル化表面１２が形成される。こ
の時点で、ポリイミド絶縁体１３の深いトレンチ
が形成される。典型的には、このトレンチの寸法
は、使用される処理工程に応じて約15〜30μmの
深さである。この誘電体の厚さが増大されたこと
により基準層３または１０上の金属層とポリイミ
ド・トレンチ１３上の幅の広い金属ラインの間の
キヤパシタンスが著しく減少される。ポリイミド
層１１は、シリル化された表面１２を有している
ので、酸素プラズマ処理には反応性が小さく、従
つて有効なエツチング障壁であるが、ポリイミド
の大部分の誘電的性質は不変である。
形成に続いて、ポリイミド１１が付着され、ポリ
イミド領域４とシリル化表面６が形成されたのと
同一の方法でシリル化表面１２が形成される。こ
の時点で、ポリイミド絶縁体１３の深いトレンチ
が形成される。典型的には、このトレンチの寸法
は、使用される処理工程に応じて約15〜30μmの
深さである。この誘電体の厚さが増大されたこと
により基準層３または１０上の金属層とポリイミ
ド・トレンチ１３上の幅の広い金属ラインの間の
キヤパシタンスが著しく減少される。ポリイミド
層１１は、シリル化された表面１２を有している
ので、酸素プラズマ処理には反応性が小さく、従
つて有効なエツチング障壁であるが、ポリイミド
の大部分の誘電的性質は不変である。
次に、金属スタツド９を形成するために金属の
薄い層が付着される。これらのスタツドは、個別
化された平面１０からパツケージ中の後の金属層
に電圧を伝達する。このとき、スタツドは、個別
化された基準面１０の電圧に応じてアースまたは
電力スタツドとなる。
薄い層が付着される。これらのスタツドは、個別
化された平面１０からパツケージ中の後の金属層
に電圧を伝達する。このとき、スタツドは、個別
化された基準面１０の電圧に応じてアースまたは
電力スタツドとなる。
ここまでの処理工程の結果を要約すると、個別
化基準面１０が形成され、アースまたは電力が、
金属スタツド９によつて、共面的な信号、アース
及び電力が最終的に形成されることになるレベル
まで伝えられる。シリル化表面１２は、以下の工
程でエツチング障壁としての役目を果たす。
化基準面１０が形成され、アースまたは電力が、
金属スタツド９によつて、共面的な信号、アース
及び電力が最終的に形成されることになるレベル
まで伝えられる。シリル化表面１２は、以下の工
程でエツチング障壁としての役目を果たす。
第５図は、この処理によつて形成された共面的
な電力、アース及び信号ラインの第１のレベルを
示す。これらのラインを形成するパターン化され
た金属層は、慣用的な追加的（additive）または
削除的（subtractive）金属化技術によつて形成
することができる。好適には、パターン化された
金属層を付着する場合には、垂直冗長金属化技術
が使用される。垂直冗長金属化技術は、金属ター
ン中に空乏部（void）または開口が形成される確
率を低減するために、単一の金属層の付着を、複
数の金属層の付着で置き換えたものである。典型
的には、導電体パターンが２回の個別の工程に分
けて付着され、これにより、各々の単一のパター
ンに存在し得る空乏部または開口の下方、または
それらを覆うように並行な導電性金属化構造が存
在することになる。好適な実施例は、第１のパタ
ーン化された導電層を慣用的なリフトオフ技術に
よつて形成し、次に同一のパターンのマスクを直
接その第１の導電層上に整合させ、金属リフトオ
フ技術により再びパターン化された導電層を形成
する工程である。この金属化技術は、空乏部また
は開口を形成することにおいて非常に成功を収め
ている。なぜなら、個々のパターン化された層の
両方にあらわれるランダムな空乏部または開口が
重なる確率はきわめて小さいからである。このこ
とは、パツケージの歩どまりを劇的に向上する。
垂直冗長金属化技術は、薄膜金属化技術を使用す
ることのできる多くのパツケージに適用される。
例えば、従来の多層セラミツクは、米国特許第
4221047号に記載されているように、薄膜再分配
構造を組み込んでなる。すなわち、薄膜再分配構
造を組み込んでなる。多層セラミツク・パツケー
ジの歩どまりを向上するために垂直冗長金属化技
術を使用することができ、首尾良く歩どまりの向
上をはたすことができるのである。
な電力、アース及び信号ラインの第１のレベルを
示す。これらのラインを形成するパターン化され
た金属層は、慣用的な追加的（additive）または
削除的（subtractive）金属化技術によつて形成
することができる。好適には、パターン化された
金属層を付着する場合には、垂直冗長金属化技術
が使用される。垂直冗長金属化技術は、金属ター
ン中に空乏部（void）または開口が形成される確
率を低減するために、単一の金属層の付着を、複
数の金属層の付着で置き換えたものである。典型
的には、導電体パターンが２回の個別の工程に分
けて付着され、これにより、各々の単一のパター
ンに存在し得る空乏部または開口の下方、または
それらを覆うように並行な導電性金属化構造が存
在することになる。好適な実施例は、第１のパタ
ーン化された導電層を慣用的なリフトオフ技術に
よつて形成し、次に同一のパターンのマスクを直
接その第１の導電層上に整合させ、金属リフトオ
フ技術により再びパターン化された導電層を形成
する工程である。この金属化技術は、空乏部また
は開口を形成することにおいて非常に成功を収め
ている。なぜなら、個々のパターン化された層の
両方にあらわれるランダムな空乏部または開口が
重なる確率はきわめて小さいからである。このこ
とは、パツケージの歩どまりを劇的に向上する。
垂直冗長金属化技術は、薄膜金属化技術を使用す
ることのできる多くのパツケージに適用される。
例えば、従来の多層セラミツクは、米国特許第
4221047号に記載されているように、薄膜再分配
構造を組み込んでなる。すなわち、薄膜再分配構
造を組み込んでなる。多層セラミツク・パツケー
ジの歩どまりを向上するために垂直冗長金属化技
術を使用することができ、首尾良く歩どまりの向
上をはたすことができるのである。
電力、アース及び信号平面のラインは、互いに
ほぼ並行であり、パターンは、電力、アース及び
信号平面中で任意の角度で、好適には水平（Ｘ−
デカルト座標）または垂直（Ｙ−デカルト座標）
に走行させることができる。好適には、電力、ア
ース、信号薄膜金属のこの第１のレベルはＸ方向
に走つている。好適な態様においては、アース・
ライン１７を個別化された基準面１０から持ち上
げられ、任意の２つの信号ラインの間には少なく
とも１つのアースまたは電力ラインが存在する。
こうして、この第１の平面の結線の典型的な例は
第５図に示すようなものである。すなわち信号ラ
イン２０はアース・ライン１７と電力ライン１６
の間を走行し、幅の広い信号ライン１９は電力ラ
イン１６またはアース・ライン１７によつて別の
信号ラインから離隔されている。幅の広い信号ラ
イン１９は比較的少ない数だけ存在し、その正確
な数はパツケージの固有の結線に依存する。この
結線とは、ふつうのラインよりも長い距離を走行
しなくてはならないラインの数のことである。こ
れらのラインは、そのラインに亘る電圧降下が、
短いライン１６，１７，２０とほぼ同一になるよ
うに幅広にされている。このことは、より導電性
の大きいラインが信号の減衰なく長い距離を走行
することを可能ならしめる。
ほぼ並行であり、パターンは、電力、アース及び
信号平面中で任意の角度で、好適には水平（Ｘ−
デカルト座標）または垂直（Ｙ−デカルト座標）
に走行させることができる。好適には、電力、ア
ース、信号薄膜金属のこの第１のレベルはＸ方向
に走つている。好適な態様においては、アース・
ライン１７を個別化された基準面１０から持ち上
げられ、任意の２つの信号ラインの間には少なく
とも１つのアースまたは電力ラインが存在する。
こうして、この第１の平面の結線の典型的な例は
第５図に示すようなものである。すなわち信号ラ
イン２０はアース・ライン１７と電力ライン１６
の間を走行し、幅の広い信号ライン１９は電力ラ
イン１６またはアース・ライン１７によつて別の
信号ラインから離隔されている。幅の広い信号ラ
イン１９は比較的少ない数だけ存在し、その正確
な数はパツケージの固有の結線に依存する。この
結線とは、ふつうのラインよりも長い距離を走行
しなくてはならないラインの数のことである。こ
れらのラインは、そのラインに亘る電圧降下が、
短いライン１６，１７，２０とほぼ同一になるよ
うに幅広にされている。このことは、より導電性
の大きいラインが信号の減衰なく長い距離を走行
することを可能ならしめる。
これらのラインのすべての寸法は、特定の電気
的及び集積度の条件に応じて異なり、例えば、２
インチ（50.8mm）平方のCMOSパツケージにおい
ては、好適なラインの厚さ（すなわち高さ）は、
約３〜5μmであり、好適なラインの幅は、ライン
１６，１７，２０のような標準幅のラインの場合
約４〜8μmである。尚、ここに与えられた寸法は
例示的なものであり、必要とされている距離に亘
る所望の電圧降下、パツケージ・サイズなどの他
の要因が必要な最終的なライン・サイズを決定す
る。幅の広いライン１９は典型的には通常のライ
ンの何倍かの面積を使用するが、その寸法は、薄
膜技術分野の限界に適合させることができる。こ
れらのラインは典型的には、２インチ平方の
CMOSパツケージにおいて15〜25μmである。
的及び集積度の条件に応じて異なり、例えば、２
インチ（50.8mm）平方のCMOSパツケージにおい
ては、好適なラインの厚さ（すなわち高さ）は、
約３〜5μmであり、好適なラインの幅は、ライン
１６，１７，２０のような標準幅のラインの場合
約４〜8μmである。尚、ここに与えられた寸法は
例示的なものであり、必要とされている距離に亘
る所望の電圧降下、パツケージ・サイズなどの他
の要因が必要な最終的なライン・サイズを決定す
る。幅の広いライン１９は典型的には通常のライ
ンの何倍かの面積を使用するが、その寸法は、薄
膜技術分野の限界に適合させることができる。こ
れらのラインは典型的には、２インチ平方の
CMOSパツケージにおいて15〜25μmである。
第６図を参照すると、好適にはポリイミド２１
である、約３〜15μm、好適には、５〜10μmの誘
電体層が構造体上に被覆される。金属スタツド２
２が、慣用的な手段（すなわち、ポリイミドにバ
イアをエツチングし、そのバイアを金属で充填す
ること）により形成される。金属スタツド２２は
Ｘ結線レベル上の選択された共面的電力、アース
及び信号ラインと、後で付着されるＹレベル結線
上の選択された共面的電力、アース及び信号ライ
ン間の接続を形成する。
である、約３〜15μm、好適には、５〜10μmの誘
電体層が構造体上に被覆される。金属スタツド２
２が、慣用的な手段（すなわち、ポリイミドにバ
イアをエツチングし、そのバイアを金属で充填す
ること）により形成される。金属スタツド２２は
Ｘ結線レベル上の選択された共面的電力、アース
及び信号ラインと、後で付着されるＹレベル結線
上の選択された共面的電力、アース及び信号ライ
ン間の接続を形成する。
共面的な電力、アース及び信号ラインのＸ及び
Ｙレベル間の金属スタツド相互接続を形成するた
めの好適な代替工程は、特に平坦化された表面が
要望される場合に、スタツド２２を使用するすべ
ての箇所で段付き導電バイア１４（第６Ａ図）を
使用することである。第６Ａ図は、段付きの導電
バイア１４を示し、その導電バイア１４は、第１
のレベルの共面的な電力、アース及び信号用金属
層が付着されたときに形成することができる。金
属ライン１５は、マウンド（盛り上げ部）１３を
乗り越えて形成され、これより、ライン１５の一
部が、この処理工程の間に形成された金属の主平
面とは異なる面にあるように突出することにな
る。マウンド１３と金属ライン１５の組み合せが
段付き導電バイア１４と呼ばれる。この段付き導
電バイアを形成することによつて、第１の金属化
レベルからのライン１５が、後の金属化レベルの
ライン２４に接続される。この、結線平面間の相
互接続の形成方法は、金属スタツド２２を形成し
た時に実施された層間の金属スタツドの形成など
の慣用的な平面相互接続方法よりも好適である。
すなわち、段付きの導電バイアを形成することに
よつて、２つの共面的電力、アース及び信号平面
間の接続が、第１の電力、アース及び信号平面の
形成と同時に実行され得る。これにより金属化工
程が節約されるが、そのことは、薄膜金属レベル
が構造体に付着されるにつれて歩どまりが低下す
るという事実に鑑みきわめて重要である。例え
ば、実行的な観点から、半導体チツプの製造にお
いて４レベルの薄膜金属層が可能になつたのはご
く最近のことである。というのは、４レベルの薄
膜金属処理はきわめて歩どまりが低かつたからで
ある。段付き導電バイアは、パターン化された導
電結線層などのような平坦化された表面を形成す
ることが重要である場合に特に有用である。平坦
化は、処理を容易にし電気的性能を向上させるが
ゆえに重要である。段付き導電バイアは平坦化さ
れた表面を達成することを可能ならしめる。とい
うのは、金属化工程の後、ライン１５がマウンド
１３上に形成され、次に誘電体絶縁膜が付着さ
れ、次に誘電体絶縁膜が、平面から金属層１５を
露出させるように均一にエツチングされる。その
結果は、金属層１５の表面が誘電体層と共面的に
なる。この結果得られた統合的な誘電体と金属層
１５の面は、標準的なスタツドを使用した場合よ
りもかなり平坦になる。このように、パターン化
された結線層を形成し、一対のパターン化された
導電結線層から同一電圧レベルの電力ラインを相
互接続することによつて３次元的電力平面を形成
する場合に、典型的に、段付き導電バイアが使用
される。
Ｙレベル間の金属スタツド相互接続を形成するた
めの好適な代替工程は、特に平坦化された表面が
要望される場合に、スタツド２２を使用するすべ
ての箇所で段付き導電バイア１４（第６Ａ図）を
使用することである。第６Ａ図は、段付きの導電
バイア１４を示し、その導電バイア１４は、第１
のレベルの共面的な電力、アース及び信号用金属
層が付着されたときに形成することができる。金
属ライン１５は、マウンド（盛り上げ部）１３を
乗り越えて形成され、これより、ライン１５の一
部が、この処理工程の間に形成された金属の主平
面とは異なる面にあるように突出することにな
る。マウンド１３と金属ライン１５の組み合せが
段付き導電バイア１４と呼ばれる。この段付き導
電バイアを形成することによつて、第１の金属化
レベルからのライン１５が、後の金属化レベルの
ライン２４に接続される。この、結線平面間の相
互接続の形成方法は、金属スタツド２２を形成し
た時に実施された層間の金属スタツドの形成など
の慣用的な平面相互接続方法よりも好適である。
すなわち、段付きの導電バイアを形成することに
よつて、２つの共面的電力、アース及び信号平面
間の接続が、第１の電力、アース及び信号平面の
形成と同時に実行され得る。これにより金属化工
程が節約されるが、そのことは、薄膜金属レベル
が構造体に付着されるにつれて歩どまりが低下す
るという事実に鑑みきわめて重要である。例え
ば、実行的な観点から、半導体チツプの製造にお
いて４レベルの薄膜金属層が可能になつたのはご
く最近のことである。というのは、４レベルの薄
膜金属処理はきわめて歩どまりが低かつたからで
ある。段付き導電バイアは、パターン化された導
電結線層などのような平坦化された表面を形成す
ることが重要である場合に特に有用である。平坦
化は、処理を容易にし電気的性能を向上させるが
ゆえに重要である。段付き導電バイアは平坦化さ
れた表面を達成することを可能ならしめる。とい
うのは、金属化工程の後、ライン１５がマウンド
１３上に形成され、次に誘電体絶縁膜が付着さ
れ、次に誘電体絶縁膜が、平面から金属層１５を
露出させるように均一にエツチングされる。その
結果は、金属層１５の表面が誘電体層と共面的に
なる。この結果得られた統合的な誘電体と金属層
１５の面は、標準的なスタツドを使用した場合よ
りもかなり平坦になる。このように、パターン化
された結線層を形成し、一対のパターン化された
導電結線層から同一電圧レベルの電力ラインを相
互接続することによつて３次元的電力平面を形成
する場合に、典型的に、段付き導電バイアが使用
される。
歩どまりはまた、金属層のレベルを相互接続す
るために段付き導電バイアを形成することによつ
ても向上される。なぜなら、そのような相互接続
を形成するためにポリイミド誘電体層をエツチン
グする必要がないからである。そのようなエツチ
ングは、ピン・ホール及びレベル間短絡をもたら
すが、それらは低歩どまり及び故障の主な２つの
原因である。段付導電バイア１４を使用し、以て
相互接続のためエツチングを省略することによ
り、これらの故障が最小限に抑えられ、歩どまり
が向上される。
るために段付き導電バイアを形成することによつ
ても向上される。なぜなら、そのような相互接続
を形成するためにポリイミド誘電体層をエツチン
グする必要がないからである。そのようなエツチ
ングは、ピン・ホール及びレベル間短絡をもたら
すが、それらは低歩どまり及び故障の主な２つの
原因である。段付導電バイア１４を使用し、以て
相互接続のためエツチングを省略することによ
り、これらの故障が最小限に抑えられ、歩どまり
が向上される。
第７図を参照すると、段付導電バイア１４（第
６Ａ図参照）またはスタツド２２が完成された
後、慣用的な薄膜技術を用いてパターン化された
金属層の第２レベルが付着される。これより、符
号２４で示めされる信号ラインと、電力ライン２
３が形成される。これらのラインは典型的にはＹ
方向に走行し、典型的にはＸ方向に走行する第１
のレベルの薄膜金属化結線とは90度の角度をな
す。尚、他の実施例も可能であり、例えば、Ｙ金
属が低い方の平面上に形成され、Ｘレベル金属が
その後の平面に形成されていてもよいし、各レベ
ルの金属化ラインの間の走行角度は任意でよい。
ここで第１３図を参照すると、３次元電力平面が
図示されている。これにおいて、１つの３次元電
力平面は、Ｙ結線平面からの結線ライン１８と相
互接続されたＸ結線平面からの結線ライン１６か
ら成つている。また、別の３次元電力平面は、Ｙ
結線平面からの結線ライン２３と相互接続された
Ｘ平面からの結線ライン１７から成つている。第
７Ａ図は、Ｘレベルと相互接続するＹレベル金属
２４が形成された後の段付き導電バイア１４を示
す。
６Ａ図参照）またはスタツド２２が完成された
後、慣用的な薄膜技術を用いてパターン化された
金属層の第２レベルが付着される。これより、符
号２４で示めされる信号ラインと、電力ライン２
３が形成される。これらのラインは典型的にはＹ
方向に走行し、典型的にはＸ方向に走行する第１
のレベルの薄膜金属化結線とは90度の角度をな
す。尚、他の実施例も可能であり、例えば、Ｙ金
属が低い方の平面上に形成され、Ｘレベル金属が
その後の平面に形成されていてもよいし、各レベ
ルの金属化ラインの間の走行角度は任意でよい。
ここで第１３図を参照すると、３次元電力平面が
図示されている。これにおいて、１つの３次元電
力平面は、Ｙ結線平面からの結線ライン１８と相
互接続されたＸ結線平面からの結線ライン１６か
ら成つている。また、別の３次元電力平面は、Ｙ
結線平面からの結線ライン２３と相互接続された
Ｘ平面からの結線ライン１７から成つている。第
７Ａ図は、Ｘレベルと相互接続するＹレベル金属
２４が形成された後の段付き導電バイア１４を示
す。
第８図を参照すると、慣用的な処理によつてポ
リイミド２７が層として形成されている。この時
点では、厳密な微細ライン・リソグラフイ工程が
既に完了しており、従つて前の工程ほど平面化が
重要でないので典型的には慣用的なバイアが使用
される。慣用的なバイア２８は典型的には、標準
的な反応性イオン・エツチング・バイア技術によ
り形成される。
リイミド２７が層として形成されている。この時
点では、厳密な微細ライン・リソグラフイ工程が
既に完了しており、従つて前の工程ほど平面化が
重要でないので典型的には慣用的なバイアが使用
される。慣用的なバイア２８は典型的には、標準
的な反応性イオン・エツチング・バイア技術によ
り形成される。
次に第９図を参照すると、金属層３０及び３１
がバイア２８中に形成され、これは最終的に上方
の表面メタラージに接続されることになるテス
ト・パツドとプローブ・パツトを形成する。これ
らは慣用的な薄膜技術により形成されるが、リフ
ト・オフが好適な実施例である。好適には任意の
信号パツド３０の間に、設計変更及び補修ライン
３２が形成される。設計変更及び補修ライン３２
は、ほとんどあらゆる交差位置で接合されたライ
ンの格子を形成する。この格子は、そのラインを
選択的にエツチングすることによつて再構成する
ことができ、これにより、再構成されたグリツド
を介してラインの経路変更を行うことによつて下
方信号ラインにおける設計変更、または任意の断
線あるいは短絡の修理を行うことができる。金属
層３０，３１，３２が付着され、任意の設計変更
または補修がなされると、ポリイミド３３（第１
０図）が露出された表面上に付着され、これによ
り設計変更及び補修ラインが埋設される。尚、こ
の分野の当業者は、後の工程のためパツド３０及
び３１をのこしておくべく、ポリイミド３３を付
着し次に選択的にエツチングしてもよいことを理
解するであろう。
がバイア２８中に形成され、これは最終的に上方
の表面メタラージに接続されることになるテス
ト・パツドとプローブ・パツトを形成する。これ
らは慣用的な薄膜技術により形成されるが、リフ
ト・オフが好適な実施例である。好適には任意の
信号パツド３０の間に、設計変更及び補修ライン
３２が形成される。設計変更及び補修ライン３２
は、ほとんどあらゆる交差位置で接合されたライ
ンの格子を形成する。この格子は、そのラインを
選択的にエツチングすることによつて再構成する
ことができ、これにより、再構成されたグリツド
を介してラインの経路変更を行うことによつて下
方信号ラインにおける設計変更、または任意の断
線あるいは短絡の修理を行うことができる。金属
層３０，３１，３２が付着され、任意の設計変更
または補修がなされると、ポリイミド３３（第１
０図）が露出された表面上に付着され、これによ
り設計変更及び補修ラインが埋設される。尚、こ
の分野の当業者は、後の工程のためパツド３０及
び３１をのこしておくべく、ポリイミド３３を付
着し次に選択的にエツチングしてもよいことを理
解するであろう。
第１０図において、好適な態様では、ポリイミ
ド３３がパツド３０及び３１から除去され、これ
らのパツドが露出される。尚、設計変更及び補修
ラインは埋設されたままである。第１１図におい
て、上部表面メタラージ（metallurgy）３５，
３６，３７が付着される。好適な態様では、はん
だボール・チツプ接合が使用される場合、上部表
面メタラージは、ボール制限メタラージ３５，３
７であり、このとき、はんだボールが、パツケー
ジ上のコネクタ・パツド領域３５，３７と、パツ
ケージ上に載置されるチツプ上のコネクタ領域の
間の接続を形成する。この上方表面のボール制限
メタラージを必要としない領域においては、それ
らの領域を、上方表面にさらに電力を与えるため
に使用することが好ましい。これを実行するため
に、典型的にはボール制限メタラージ３５，３７
の間の領域における上方表面上に金属ライン３６
が形成される。こうして出来上がつた電力ライン
３６は第１図において最も明瞭に見てとれ、そこ
では、電力ライン３６が周辺の電力バス３９と接
続されるものとして図示されている。
ド３３がパツド３０及び３１から除去され、これ
らのパツドが露出される。尚、設計変更及び補修
ラインは埋設されたままである。第１１図におい
て、上部表面メタラージ（metallurgy）３５，
３６，３７が付着される。好適な態様では、はん
だボール・チツプ接合が使用される場合、上部表
面メタラージは、ボール制限メタラージ３５，３
７であり、このとき、はんだボールが、パツケー
ジ上のコネクタ・パツド領域３５，３７と、パツ
ケージ上に載置されるチツプ上のコネクタ領域の
間の接続を形成する。この上方表面のボール制限
メタラージを必要としない領域においては、それ
らの領域を、上方表面にさらに電力を与えるため
に使用することが好ましい。これを実行するため
に、典型的にはボール制限メタラージ３５，３７
の間の領域における上方表面上に金属ライン３６
が形成される。こうして出来上がつた電力ライン
３６は第１図において最も明瞭に見てとれ、そこ
では、電力ライン３６が周辺の電力バス３９と接
続されるものとして図示されている。
第１２図を参照すると、上方表面メタラージ上
にポリイミド３３の最終的な絶縁層が配置され
る。これは、金属をボール制限し、それらが電力
バス３６中へ拡散するのを防止する。次に、はん
だボール接合３８がボール制限金属領域上に形成
される。はんだボールの寸法は典型的には１〜10
ミル（0.0254〜0.254mm）である。チツプを半導
体パツケージに接合するためにはんだボール接合
が使用されない場合、他のチツプ接合手段、すな
わちタブまたはワイヤ・ボンデイングを使用し得
ることをこの分野の当業者は理解するであろう。
この時点で、パツケージ中に電力を分配するため
の好適な手段である周辺電力バス３９，４０以外
のパツケージの構成が説明された。
にポリイミド３３の最終的な絶縁層が配置され
る。これは、金属をボール制限し、それらが電力
バス３６中へ拡散するのを防止する。次に、はん
だボール接合３８がボール制限金属領域上に形成
される。はんだボールの寸法は典型的には１〜10
ミル（0.0254〜0.254mm）である。チツプを半導
体パツケージに接合するためにはんだボール接合
が使用されない場合、他のチツプ接合手段、すな
わちタブまたはワイヤ・ボンデイングを使用し得
ることをこの分野の当業者は理解するであろう。
この時点で、パツケージ中に電力を分配するため
の好適な手段である周辺電力バス３９，４０以外
のパツケージの構成が説明された。
上方表面と基準面に電力を供給する周辺電力バ
ス３９，４０の形成について説明するために、第
１図を参照する。電力バス３９，４０は典型的に
は電力１及び電力２という異なる電圧レベルにあ
り、それらは典型的には異なる動作電圧であつ
て、特定の動作電圧は特定のパツケージの適用技
術に依存する。電力バス４０は、電力バス３９以
外の周辺部から形成される。電力バス３９及び４
０の製造に関しては、それらは多重金属層付着を
行うことによつて製造され、その各金属付着は、
パツケージ構造体自体の内部で信号及び電力ライ
ンやバイアのさまざまな連続的なレベルが形成さ
れるのと同時に任意の所与の平面の形成の間に行
われる。こうして、第２図に示すようにシリコン
基板に絶縁層２でパシベーシヨンを施した後の基
準平面３の形成の間に、基準平面３を形成するた
めの金属付着と同時にバス３９の領域に金属を付
着することによつて電力バス３９の最下層部分が
形成される。そして、絶縁層４を形成するために
絶縁材料が付着されるにつれて、電力バス３９の
最下層に金属層が追加され、電力バス構造が構築
される。第２の基準平面（すなわち個別化された
平面１０）が形成された時点で、電力バス３９の
形成を継続し電力バス４０の最下層部分を形成す
るために同時に金属が付着される。任意の層が形
成されてゆくにつれて、電力バス３９及び４０の
層は、信号バイアまたは電力レベルから典型的に
は上方表面メタラージまで配置される。尚、図示
の便宜上、電力バス３９及び４０は第１図では正
確な寸法比で示されていない。それらの各電力バ
スの実際の幅は少なくとも0.5mmであり、好適に
は約１mmである。これらの電力バスの幾何学的構
造は例えばＹ結線レベル上でも変化し、その電力
バス金属は金属３１及び３７に類似する。尚、電
力バス３９及び４０が、電力を個々の層及びパツ
ケージの上方表面に供給するために好都合な手段
であることに注意されたい。この分野の当業者
は、他の電力分配手段も利用し得ることも理解す
るであろう。
ス３９，４０の形成について説明するために、第
１図を参照する。電力バス３９，４０は典型的に
は電力１及び電力２という異なる電圧レベルにあ
り、それらは典型的には異なる動作電圧であつ
て、特定の動作電圧は特定のパツケージの適用技
術に依存する。電力バス４０は、電力バス３９以
外の周辺部から形成される。電力バス３９及び４
０の製造に関しては、それらは多重金属層付着を
行うことによつて製造され、その各金属付着は、
パツケージ構造体自体の内部で信号及び電力ライ
ンやバイアのさまざまな連続的なレベルが形成さ
れるのと同時に任意の所与の平面の形成の間に行
われる。こうして、第２図に示すようにシリコン
基板に絶縁層２でパシベーシヨンを施した後の基
準平面３の形成の間に、基準平面３を形成するた
めの金属付着と同時にバス３９の領域に金属を付
着することによつて電力バス３９の最下層部分が
形成される。そして、絶縁層４を形成するために
絶縁材料が付着されるにつれて、電力バス３９の
最下層に金属層が追加され、電力バス構造が構築
される。第２の基準平面（すなわち個別化された
平面１０）が形成された時点で、電力バス３９の
形成を継続し電力バス４０の最下層部分を形成す
るために同時に金属が付着される。任意の層が形
成されてゆくにつれて、電力バス３９及び４０の
層は、信号バイアまたは電力レベルから典型的に
は上方表面メタラージまで配置される。尚、図示
の便宜上、電力バス３９及び４０は第１図では正
確な寸法比で示されていない。それらの各電力バ
スの実際の幅は少なくとも0.5mmであり、好適に
は約１mmである。これらの電力バスの幾何学的構
造は例えばＹ結線レベル上でも変化し、その電力
バス金属は金属３１及び３７に類似する。尚、電
力バス３９及び４０が、電力を個々の層及びパツ
ケージの上方表面に供給するために好都合な手段
であることに注意されたい。この分野の当業者
は、他の電力分配手段も利用し得ることも理解す
るであろう。
この時点で、例えば基板の端面からのワイヤ・
ボンデイングによつてバツケージの次のレベル
（すなわちボードまたはカード）に接続し得るよ
うに設定された完成されたパツケージが得られ
る。
ボンデイングによつてバツケージの次のレベル
（すなわちボードまたはカード）に接続し得るよ
うに設定された完成されたパツケージが得られ
る。
E2 構造
半導体パツケージ構造体の好適な実施例は、第
１図、第１２図及び第１３図を参照することによ
り最も良く理解される。第１２図は、第１図に示
す半導体パツケージの内部領域の断面図をあらわ
す。第１３図は、半導体パツケージの一部分を示
し、可能な限り明瞭な様式で、各層を図示するた
め反転されている。第１３図は概念的な図であつ
て、厳密に第１図及び第１２図のとおりの物理的
構造をあらわしている訳ではない。第１３図の主
な目的は、３次元的電力平面の実例を示し、さら
にその電気的な利点を実証することにある。
１図、第１２図及び第１３図を参照することによ
り最も良く理解される。第１２図は、第１図に示
す半導体パツケージの内部領域の断面図をあらわ
す。第１３図は、半導体パツケージの一部分を示
し、可能な限り明瞭な様式で、各層を図示するた
め反転されている。第１３図は概念的な図であつ
て、厳密に第１図及び第１２図のとおりの物理的
構造をあらわしている訳ではない。第１３図の主
な目的は、３次元的電力平面の実例を示し、さら
にその電気的な利点を実証することにある。
第１図及び第１２図を参照して、好適な実施例
の特定の構造を説明する。これらの図において、
研磨された表面をもつ基板１が、集積回路チツプ
パツケージ構造体の基体（ベース）として使用さ
れる。この基板の厚さは約10〜40ミル（0.254〜
1.016mm）の範囲にある。基板１は、なめらかな、
あるいは研磨された表面をもつ任意の材料、例え
ばシリコン・カーバイド、窒化シリコンまたはセ
ラミツクなどの絶縁材料、半導体材料、あるいは
熱膨張率の小さい金属または合金から成つていて
もよい。好適な態様においては、その基板は、集
積回路を製造するために使用されるシリコン、砒
化ガリウムまたは他の半導体材料からなる。これ
により、チツプと基板１の間に熱膨張率の一致が
はかられる。尚、他の材料も使用できるけれど
も、この好適な実施例はシリコン基板をもつもの
として説明する。シリコン基板１と後で付着され
る他の任意の金属層の間には２酸化シリコン、窒
化シリコン、ガラス、水晶または他の適当な絶縁
材料からなるパシベーシヨン層２が存在する。符
号３は、パツケージ中の第１の基準平面をあらわ
す。この基準平面は、アルミニウム、銅または容
易に付着される他の導電材料から成るが、特に好
適であるのは銅である。というのは、銅は、導電
的特性にすぐれていて、付着が容易だからであ
る。基準平面３の厚さは約１〜15μm、好適には
２〜5μmである。尚、第１図において、基準平面
３が、電力バス３９の最下層としての役割も果た
すことに注意されたい。基準平面３と電力バス３
９は同一電圧レベルにあり、その電圧レベルのた
めの基準平面と、パツケージ全体に亘るその電圧
レベルのための分布手段を与える。例えば、典型
的なCMOS適用技術の場合、この電圧レベルは
５ボルトである。
の特定の構造を説明する。これらの図において、
研磨された表面をもつ基板１が、集積回路チツプ
パツケージ構造体の基体（ベース）として使用さ
れる。この基板の厚さは約10〜40ミル（0.254〜
1.016mm）の範囲にある。基板１は、なめらかな、
あるいは研磨された表面をもつ任意の材料、例え
ばシリコン・カーバイド、窒化シリコンまたはセ
ラミツクなどの絶縁材料、半導体材料、あるいは
熱膨張率の小さい金属または合金から成つていて
もよい。好適な態様においては、その基板は、集
積回路を製造するために使用されるシリコン、砒
化ガリウムまたは他の半導体材料からなる。これ
により、チツプと基板１の間に熱膨張率の一致が
はかられる。尚、他の材料も使用できるけれど
も、この好適な実施例はシリコン基板をもつもの
として説明する。シリコン基板１と後で付着され
る他の任意の金属層の間には２酸化シリコン、窒
化シリコン、ガラス、水晶または他の適当な絶縁
材料からなるパシベーシヨン層２が存在する。符
号３は、パツケージ中の第１の基準平面をあらわ
す。この基準平面は、アルミニウム、銅または容
易に付着される他の導電材料から成るが、特に好
適であるのは銅である。というのは、銅は、導電
的特性にすぐれていて、付着が容易だからであ
る。基準平面３の厚さは約１〜15μm、好適には
２〜5μmである。尚、第１図において、基準平面
３が、電力バス３９の最下層としての役割も果た
すことに注意されたい。基準平面３と電力バス３
９は同一電圧レベルにあり、その電圧レベルのた
めの基準平面と、パツケージ全体に亘るその電圧
レベルのための分布手段を与える。例えば、典型
的なCMOS適用技術の場合、この電圧レベルは
５ボルトである。
好適にはポリイミドからなる絶縁層４は、約５
〜15μm、好適には４〜6μmに亘つて存在する。
ポリイミドは、そのすぐれた誘電的特性と、現在
の技術レベルで容易に付着し得るという事実を理
由として使用されている。
〜15μm、好適には４〜6μmに亘つて存在する。
ポリイミドは、そのすぐれた誘電的特性と、現在
の技術レベルで容易に付着し得るという事実を理
由として使用されている。
第１図を参照すると、電力バス３９は好適には
基板の周辺に存在し、絶縁層４の他の箇所には金
属層が付着されていないことに注意されたい。こ
の電力バスは最終的に基準平面３に電圧を供給す
る。ポリイミド４の表面はシリル化された表面で
ある。このシリル化された表面は、第３図におい
て、参照番号５で示され、その目的は、後の金属
層が付着されパターン化されるときにエツチング
障壁として働くとともに、ポリイミド絶縁層の大
部分の誘電体特性を維持することにより処理を容
易にすることにある。
基板の周辺に存在し、絶縁層４の他の箇所には金
属層が付着されていないことに注意されたい。こ
の電力バスは最終的に基準平面３に電圧を供給す
る。ポリイミド４の表面はシリル化された表面で
ある。このシリル化された表面は、第３図におい
て、参照番号５で示され、その目的は、後の金属
層が付着されパターン化されるときにエツチング
障壁として働くとともに、ポリイミド絶縁層の大
部分の誘電体特性を維持することにより処理を容
易にすることにある。
第１図及び第１２図に示されているように、平
面１０は、導電材料８、好適には銅の薄膜メタラ
ージからなり、平面１０はポリイミド材料７で充
填された領域をもち個別化されている。
面１０は、導電材料８、好適には銅の薄膜メタラ
ージからなり、平面１０はポリイミド材料７で充
填された領域をもち個別化されている。
ポリイミド領域７は、好適には、後で形成され
る幅広い信号ライン１９の直下の領域に配置され
ている。5μm幅のラインが主であるパツケージに
おいては、これらの幅広い信号ラインは、結線ラ
インがパツケージ中で走行しなくてはならない距
離に応じて約15〜30μm幅であり、すなわちその
距離が長い程、そのライン幅が広くなくてはなら
ない。ポリイミド領域７と、その同一の層に配置
されるメタラージ８が個別化された基準平面１０
をなす。この平面はある特定の電圧レベルにあつ
てもよく、あるいは基準平面３と同様アース・レ
ベルにあつてもよい。パツケージ中にあつてアー
ス・レベルまたは他の電圧レベルであり得る平面
３は、幅広い信号ライン１９の下方の基準平面で
ある。領域７において信号ライン１９と基準平面
３の間に絶縁体を追加することにより、これらの
金属領域の間のキヤパシタンスが低減され、以て
パツケージの性能が向上される。
る幅広い信号ライン１９の直下の領域に配置され
ている。5μm幅のラインが主であるパツケージに
おいては、これらの幅広い信号ラインは、結線ラ
インがパツケージ中で走行しなくてはならない距
離に応じて約15〜30μm幅であり、すなわちその
距離が長い程、そのライン幅が広くなくてはなら
ない。ポリイミド領域７と、その同一の層に配置
されるメタラージ８が個別化された基準平面１０
をなす。この平面はある特定の電圧レベルにあつ
てもよく、あるいは基準平面３と同様アース・レ
ベルにあつてもよい。パツケージ中にあつてアー
ス・レベルまたは他の電圧レベルであり得る平面
３は、幅広い信号ライン１９の下方の基準平面で
ある。領域７において信号ライン１９と基準平面
３の間に絶縁体を追加することにより、これらの
金属領域の間のキヤパシタンスが低減され、以て
パツケージの性能が向上される。
個別化された基準平面１０は、幅広い信号ライ
ンが後の層上に存在する箇所に開口を形成され、
その開口をポリイミド７で充填されてなる。それ
は、下方の金属レベルと結合してキヤパシタンス
の増大という問題をひき起こすのがこの幅の広い
信号ラインだからである。個別化された基準平面
１０の目的は、第１の結線層上の幅広いライン
と、下方の基準平面３の間のキヤパシタンスの影
響を最小限に抑えることにある。ライン１９と金
属３の間の誘電体領域は、約15〜30μmに等しい。
この誘電体領域は、第１図及び第１２図において
番号１３によつてあらわされている。尚、もしそ
のような個別化が存在しないなら、幅広い信号ラ
インと、最も近い金属レベルの間の距離が約
5μm、すなわちポリイミド領域１１の幅になるこ
とに注意されたい。この個別化された基準平面
は、このように、幅広いラインに対する高いイン
ピーダンスを維持することを可能ならしめる。こ
のことは、幅広いラインが、結線平面上で長い距
離延長されて形成されているがゆえに必要とされ
る。有害なキヤパシタンスの影響を受けることな
くラインを幅広にすることを可能ならしめること
によつて、適正な電流をこの幅広いライン上で流
すことができるようにインピーダンスを十分高く
保つことが可能となる。これによりパツケージ中
でインピーダンスの一致がはかられ、有害なキヤ
パシタンスの影響が最小限に抑えられる。
ンが後の層上に存在する箇所に開口を形成され、
その開口をポリイミド７で充填されてなる。それ
は、下方の金属レベルと結合してキヤパシタンス
の増大という問題をひき起こすのがこの幅の広い
信号ラインだからである。個別化された基準平面
１０の目的は、第１の結線層上の幅広いライン
と、下方の基準平面３の間のキヤパシタンスの影
響を最小限に抑えることにある。ライン１９と金
属３の間の誘電体領域は、約15〜30μmに等しい。
この誘電体領域は、第１図及び第１２図において
番号１３によつてあらわされている。尚、もしそ
のような個別化が存在しないなら、幅広い信号ラ
インと、最も近い金属レベルの間の距離が約
5μm、すなわちポリイミド領域１１の幅になるこ
とに注意されたい。この個別化された基準平面
は、このように、幅広いラインに対する高いイン
ピーダンスを維持することを可能ならしめる。こ
のことは、幅広いラインが、結線平面上で長い距
離延長されて形成されているがゆえに必要とされ
る。有害なキヤパシタンスの影響を受けることな
くラインを幅広にすることを可能ならしめること
によつて、適正な電流をこの幅広いライン上で流
すことができるようにインピーダンスを十分高く
保つことが可能となる。これによりパツケージ中
でインピーダンスの一致がはかられ、有害なキヤ
パシタンスの影響が最小限に抑えられる。
ポリイミド層１１は導電バイア９を有する。こ
のバイアの目的は、個別化された平面１０から、
２つの信号ラインが直接隣り合わないような様式
でアースまたは電力ラインが信号ライン間に介在
配置（intersperse）される第１の結線レベルへ
電圧を伝えることである。導電バイア９は、平面
１０から、この介在配置された平面上の同一電圧
の適当な結線位置へ電圧を伝達する。この実施例
の介在配置された平面は、部分的に層３と同一電
圧レベルにあるラインからなる。この特定の電圧
は適用例に依存する。電力ラインは参照番号１６
によつてあらわされている。基準平面１０と同一
電圧レベルにあるライン１７は、信号ライン１９
及び２０と共面的である。すべての信号ライン１
９，２０は、少なくとも１つの電力ライン１６、
またはパツケージが適用される特定の適用技術に
応じて動作電圧またはアース電圧にあるライン１
６及び１７によつて互いに分離される。これによ
り信号ライン間の混線が最小限に抑えられる。典
型的な信号と電力ラインの幅は３〜5μmの範囲に
あり、これによりきわめて密な結線構造が与えら
れる。実際、このパツケージの結線の２つのレベ
ルは、同一寸法の多層セラミツク・パツケージの
30〜40層と同一の密度を与え得る。長い接続ライ
ンが必要であり、大きいDC電流により低抵抗ラ
インが必要とされる場合、その信号ラインは幅を
拡張される（すなわち、典型的には10〜30μm）
が、個別化された基準平面１０によりその単位長
さあたりのキヤパシタンスと特性インピーダンス
は一定に維持される。
のバイアの目的は、個別化された平面１０から、
２つの信号ラインが直接隣り合わないような様式
でアースまたは電力ラインが信号ライン間に介在
配置（intersperse）される第１の結線レベルへ
電圧を伝えることである。導電バイア９は、平面
１０から、この介在配置された平面上の同一電圧
の適当な結線位置へ電圧を伝達する。この実施例
の介在配置された平面は、部分的に層３と同一電
圧レベルにあるラインからなる。この特定の電圧
は適用例に依存する。電力ラインは参照番号１６
によつてあらわされている。基準平面１０と同一
電圧レベルにあるライン１７は、信号ライン１９
及び２０と共面的である。すべての信号ライン１
９，２０は、少なくとも１つの電力ライン１６、
またはパツケージが適用される特定の適用技術に
応じて動作電圧またはアース電圧にあるライン１
６及び１７によつて互いに分離される。これによ
り信号ライン間の混線が最小限に抑えられる。典
型的な信号と電力ラインの幅は３〜5μmの範囲に
あり、これによりきわめて密な結線構造が与えら
れる。実際、このパツケージの結線の２つのレベ
ルは、同一寸法の多層セラミツク・パツケージの
30〜40層と同一の密度を与え得る。長い接続ライ
ンが必要であり、大きいDC電流により低抵抗ラ
インが必要とされる場合、その信号ラインは幅を
拡張される（すなわち、典型的には10〜30μm）
が、個別化された基準平面１０によりその単位長
さあたりのキヤパシタンスと特性インピーダンス
は一定に維持される。
サイズが比較的小さいことにより、この層上の
信号ラインは、他のタイプのパツケージに比較し
て比較的抵抗が大きい。解析によれば、これらの
ラインの抵抗的特性は、多重入力スイツチング回
路網を先着（first）入力スイツチング回路網に変
形することにより伝播遅延時間を低減することに
きわめて有効であることが分かつた。また、特
に、非整合（unterminated）ドライバとレシー
バの適用技術（すなわちCMOS）において、慣
用的なセラミツク・パツケージによりも利得が30
パーセントも向上することが見てとれた。第１４
図及び第１５図はこれらの遅延の利点を示すグラ
フであり、後の作用に関する章で詳しく説明す
る。
信号ラインは、他のタイプのパツケージに比較し
て比較的抵抗が大きい。解析によれば、これらの
ラインの抵抗的特性は、多重入力スイツチング回
路網を先着（first）入力スイツチング回路網に変
形することにより伝播遅延時間を低減することに
きわめて有効であることが分かつた。また、特
に、非整合（unterminated）ドライバとレシー
バの適用技術（すなわちCMOS）において、慣
用的なセラミツク・パツケージによりも利得が30
パーセントも向上することが見てとれた。第１４
図及び第１５図はこれらの遅延の利点を示すグラ
フであり、後の作用に関する章で詳しく説明す
る。
第１図を参照すると、電力バス４０は第２の電
圧レベル、すなわちこの実施例では個別化された
平面１０の金属層８に供給される電圧レベルを与
える。個別化された平面１０の金属層を含む金属
層８は、電力バス４０の下方レベルを形成する。
このパツケージ構造の適切な基準平面と電力ライ
ンに電力を供給するためには、双対的な電力バス
３９及び４０が好適な実施例である。この第１の
結線レベル上のライン、すなわちライン１６，１
７、１９，２０はすべて互いに平行である。好適
な態様においては、これらのラインはデカルト座
標のＸ方向に走行する。しかし、この技術分野の
当業者なら、それらが互いにほぼに平行に走行す
る限り任意の方向に走行してよいことを理解する
であろう。また、第５図において最もよく見てと
れることであるが、幅広いライン１９が存在する
場合、その直下の個別化された基準平面中に絶縁
体が存在することに注意されたい。これにより、
厚い誘電体の存在が可能ならしめられ、以て、前
述のようにキヤパシタンスの低減がはかられる。
この第１の結線レベル上のライン間には好適には
ポリイミド２１である絶縁体が存在し、ポリイミ
ド２１はまた、この第１レベルの結線と後のレベ
ルの結線の間にも存在する。バイア２２は、第１
及び第２の結線層を相互接続する。これらのバイ
アは、典型的には結線層と同一タイプ、すなわち
銅からなる薄膜メタラージである。好適な態様に
おいては、これらのバイアは段付導電バイアであ
る。段付導電バイア１４の正確な形状は第６Ａ図
及び第７Ａ図を参照することにより説明する。段
付導電バイア１４は、結線レベル間に相互接続を
形成することを最小の数の金属化工程により実施
することを可能ならしめ、以て絶縁体２１のピ
ン・ホール及び欠陥領域を低減するがゆえに歩ど
まりを向上させるという利点を与える。また段付
導電バイアは、結線平面間に、きわめて重要な平
坦化された表面を形成することを容易にする。平
坦化された表面が重要である理由は、これらの平
面上のラインは典型的には薄膜ラインであり、も
しそれらの薄膜ラインが形成される表面が平坦で
ないなら電気的性能に悪い影響が及ぼされるから
である。各々の段付導電バイア１４は誘電体マウ
ンド１３とその上に付着された金属１５から成
る。アース、電力及び信号共面ライン（すなわち
ライン１６，１７，１９，２０）の第１の層上に
は、次のレベルのパターン化された金属層が、慣
用的なバイア２２または段付導電バイア１４によ
つて接続される。好適な態様においては、このパ
ターン化された金属層の次のレベルは、第１のレ
ベルに形成されたラインとは垂直方向に走行する
ラインを有する。すなわち、もし第１のレベルの
ラインがＸ方向に走行するなら、ライン２３およ
び２４デカルト座標のＹ方向に走行することにな
る。第１図及び第１２図に図示されるように、ラ
イン２４は、慣用的なバイア１４、または好適に
は段付導電バイア１４によつて信号ライン２０に
接続された信号ラインであり、ライン２３は、金
属層のＸレベルから電力ライン１７に接続された
電力ラインである。Ｘ方向結線平面上の同一電圧
レベル（すなわち、電圧レベル１）の電力ライン
のほとんどすべては、Ｙ結線平面上の同一電圧レ
ベル（すなわち、やはり電圧レベル１）の電圧ラ
インのほとんどすべてと接続されている。他の電
圧レベルの電圧ラインもまた同様に相互接続され
ている。このことは第１３図を参照することによ
り最も良く見てとれる。すなわち、第１３図は、
そこで利用されている電力分配システムのため可
能となる重要な電気的性能の利点をもたらす構造
的構成をあらわす。第１３図において、指定され
た電圧にあるＸレベル金属層からの各電力ライ
ン、すなわちライン１６がＹレベル金属化層上の
対応する電圧の各ライン、すなわちライン１８に
相互接続されている。また、Ｘ結線層の第２の電
圧の各ライン、すなわちライン１７が、Ｙ結線層
上の同一電圧の各ライン、すなわちライン２３に
相互接続されている。Ｙ結線レベル上では、金属
ライン間にポリイミド絶縁層（第７図参照）が存
在する。こうして２つの電力平面が形成され、そ
の各々は本質的に３次元的であつて、Ｘレベル上
の電力ラインと、Ｙレベル上の電力ラインと、そ
れらの間の相互接続からなる。
圧レベル、すなわちこの実施例では個別化された
平面１０の金属層８に供給される電圧レベルを与
える。個別化された平面１０の金属層を含む金属
層８は、電力バス４０の下方レベルを形成する。
このパツケージ構造の適切な基準平面と電力ライ
ンに電力を供給するためには、双対的な電力バス
３９及び４０が好適な実施例である。この第１の
結線レベル上のライン、すなわちライン１６，１
７、１９，２０はすべて互いに平行である。好適
な態様においては、これらのラインはデカルト座
標のＸ方向に走行する。しかし、この技術分野の
当業者なら、それらが互いにほぼに平行に走行す
る限り任意の方向に走行してよいことを理解する
であろう。また、第５図において最もよく見てと
れることであるが、幅広いライン１９が存在する
場合、その直下の個別化された基準平面中に絶縁
体が存在することに注意されたい。これにより、
厚い誘電体の存在が可能ならしめられ、以て、前
述のようにキヤパシタンスの低減がはかられる。
この第１の結線レベル上のライン間には好適には
ポリイミド２１である絶縁体が存在し、ポリイミ
ド２１はまた、この第１レベルの結線と後のレベ
ルの結線の間にも存在する。バイア２２は、第１
及び第２の結線層を相互接続する。これらのバイ
アは、典型的には結線層と同一タイプ、すなわち
銅からなる薄膜メタラージである。好適な態様に
おいては、これらのバイアは段付導電バイアであ
る。段付導電バイア１４の正確な形状は第６Ａ図
及び第７Ａ図を参照することにより説明する。段
付導電バイア１４は、結線レベル間に相互接続を
形成することを最小の数の金属化工程により実施
することを可能ならしめ、以て絶縁体２１のピ
ン・ホール及び欠陥領域を低減するがゆえに歩ど
まりを向上させるという利点を与える。また段付
導電バイアは、結線平面間に、きわめて重要な平
坦化された表面を形成することを容易にする。平
坦化された表面が重要である理由は、これらの平
面上のラインは典型的には薄膜ラインであり、も
しそれらの薄膜ラインが形成される表面が平坦で
ないなら電気的性能に悪い影響が及ぼされるから
である。各々の段付導電バイア１４は誘電体マウ
ンド１３とその上に付着された金属１５から成
る。アース、電力及び信号共面ライン（すなわち
ライン１６，１７，１９，２０）の第１の層上に
は、次のレベルのパターン化された金属層が、慣
用的なバイア２２または段付導電バイア１４によ
つて接続される。好適な態様においては、このパ
ターン化された金属層の次のレベルは、第１のレ
ベルに形成されたラインとは垂直方向に走行する
ラインを有する。すなわち、もし第１のレベルの
ラインがＸ方向に走行するなら、ライン２３およ
び２４デカルト座標のＹ方向に走行することにな
る。第１図及び第１２図に図示されるように、ラ
イン２４は、慣用的なバイア１４、または好適に
は段付導電バイア１４によつて信号ライン２０に
接続された信号ラインであり、ライン２３は、金
属層のＸレベルから電力ライン１７に接続された
電力ラインである。Ｘ方向結線平面上の同一電圧
レベル（すなわち、電圧レベル１）の電力ライン
のほとんどすべては、Ｙ結線平面上の同一電圧レ
ベル（すなわち、やはり電圧レベル１）の電圧ラ
インのほとんどすべてと接続されている。他の電
圧レベルの電圧ラインもまた同様に相互接続され
ている。このことは第１３図を参照することによ
り最も良く見てとれる。すなわち、第１３図は、
そこで利用されている電力分配システムのため可
能となる重要な電気的性能の利点をもたらす構造
的構成をあらわす。第１３図において、指定され
た電圧にあるＸレベル金属層からの各電力ライ
ン、すなわちライン１６がＹレベル金属化層上の
対応する電圧の各ライン、すなわちライン１８に
相互接続されている。また、Ｘ結線層の第２の電
圧の各ライン、すなわちライン１７が、Ｙ結線層
上の同一電圧の各ライン、すなわちライン２３に
相互接続されている。Ｙ結線レベル上では、金属
ライン間にポリイミド絶縁層（第７図参照）が存
在する。こうして２つの電力平面が形成され、そ
の各々は本質的に３次元的であつて、Ｘレベル上
の電力ラインと、Ｙレベル上の電力ラインと、そ
れらの間の相互接続からなる。
第１図は、これらの２つの平面の間の実際の相
互接続をあらわし、一方、その構成については第
１３図に示されている。電力バス３９及び４０
は、パツケージの層に対する好適な電力の源であ
るが、この分野の当業者は代替的な手段も利用可
能であることを理解するであろう。尚、Ｘ層とＹ
層上の同一電力ラインを相互接続する他に、信号
ラインのうちのいくつかも接続されることに注意
されたい。例えば、Ｘ層上の信号ライン２０とＹ
層上の信号ライン２４とは相互接続されている。
互接続をあらわし、一方、その構成については第
１３図に示されている。電力バス３９及び４０
は、パツケージの層に対する好適な電力の源であ
るが、この分野の当業者は代替的な手段も利用可
能であることを理解するであろう。尚、Ｘ層とＹ
層上の同一電力ラインを相互接続する他に、信号
ラインのうちのいくつかも接続されることに注意
されたい。例えば、Ｘ層上の信号ライン２０とＹ
層上の信号ライン２４とは相互接続されている。
層Ｘから層Ｙに向かうバイアのシステムを介し
て接続された電力ラインが、典型的には３次元的
に交絡した正方形の網目からなる平面を形成し、
その交絡した正方形の網目の平面は、インダクタ
ンスと抵抗率がきわめて低く、チツプから端を発
した任意の信号に帰還経路を与える。それゆえ、
それらは非常に望ましい電気的特性を有する。そ
のことは、後の作用を説明する章で明確に実証さ
れる。電気的特性をさらに向上するために、この
パツケージ・モジユールの表面上、または基板中
にデカツプリング（減結合）キヤパシタを組み込
むか、または基板１自体を適切にドーピングする
ことによりデカツプリング・キヤパシタを設けて
もよい。
て接続された電力ラインが、典型的には３次元的
に交絡した正方形の網目からなる平面を形成し、
その交絡した正方形の網目の平面は、インダクタ
ンスと抵抗率がきわめて低く、チツプから端を発
した任意の信号に帰還経路を与える。それゆえ、
それらは非常に望ましい電気的特性を有する。そ
のことは、後の作用を説明する章で明確に実証さ
れる。電気的特性をさらに向上するために、この
パツケージ・モジユールの表面上、または基板中
にデカツプリング（減結合）キヤパシタを組み込
むか、または基板１自体を適切にドーピングする
ことによりデカツプリング・キヤパシタを設けて
もよい。
Ｙ結線層上にはポリイミドからなる別の層であ
る、層２７がある。層２７は、ポリイミドまたは
他の誘電材料、すなわち石英などから成つていて
もよい。層２７の表面とその中に存在するメタラ
ージ３０，３１は、基板のテストを支援するため
に使用することのできるテスト用金属である。こ
の金属は典型的には結線と同一タイプの薄膜メタ
ラージ、すなわち銅である。構造３２は、設計変
更及び補修用結線の格子であり、パツケージ中の
欠陥を修理し、または任意の必要な設計変更を行
うために、フオトリソグラフイを用いて切断され
経路変更されて、再接続される。この全体的な結
線構造は、すべての格子の交点で短絡している薄
膜金属ラインの格子からなる。この格子構造はパ
ツケージ中の最も上方のパターン化された導電層
の上方に配置され、これにより、設計変更または
補修が必要となつた場合に選択的に経路変更を行
うために格子のラインにアクセスすることができ
る。
る、層２７がある。層２７は、ポリイミドまたは
他の誘電材料、すなわち石英などから成つていて
もよい。層２７の表面とその中に存在するメタラ
ージ３０，３１は、基板のテストを支援するため
に使用することのできるテスト用金属である。こ
の金属は典型的には結線と同一タイプの薄膜メタ
ラージ、すなわち銅である。構造３２は、設計変
更及び補修用結線の格子であり、パツケージ中の
欠陥を修理し、または任意の必要な設計変更を行
うために、フオトリソグラフイを用いて切断され
経路変更されて、再接続される。この全体的な結
線構造は、すべての格子の交点で短絡している薄
膜金属ラインの格子からなる。この格子構造はパ
ツケージ中の最も上方のパターン化された導電層
の上方に配置され、これにより、設計変更または
補修が必要となつた場合に選択的に経路変更を行
うために格子のラインにアクセスすることができ
る。
金属３５，３７は、現在の多層セラミツク適用
技術においてはんだボール接合を形成するために
使用されているクロム／銅／金のボール制限メタ
ラージ層である。はんだボール接合３８は、チツ
プとの相互接続機構を形成するための好適な手段
である。尚、使用される典型的なはんだボール接
合３８は、米国特許第3495133号に開示されてい
る。
技術においてはんだボール接合を形成するために
使用されているクロム／銅／金のボール制限メタ
ラージ層である。はんだボール接合３８は、チツ
プとの相互接続機構を形成するための好適な手段
である。尚、使用される典型的なはんだボール接
合３８は、米国特許第3495133号に開示されてい
る。
この分野の当業者なら、本発明のパツケージ構
造が、図示されているのとは異なる特定の構造を
もとり得ることを理解するであろう。例えば、も
し米国特許第3495133号に開示されているはんだ
ボール接合以外のチツプ接続手段が使用され、あ
るいはモジユールのテストが要望されないなら
ば、金層３０，３１，３７，３８が必要ではない
かもしれない。同様に、接続経路変更などの適用
性が要望されないなら、設計変更及び補修ライン
３２は省略できる。
造が、図示されているのとは異なる特定の構造を
もとり得ることを理解するであろう。例えば、も
し米国特許第3495133号に開示されているはんだ
ボール接合以外のチツプ接続手段が使用され、あ
るいはモジユールのテストが要望されないなら
ば、金層３０，３１，３７，３８が必要ではない
かもしれない。同様に、接続経路変更などの適用
性が要望されないなら、設計変更及び補修ライン
３２は省略できる。
チツプが取付けられた後は、完成されたパツケ
ージが次のレベルのパツケージ（すなわち、ボー
ドまたはカード）に接続される。これらの接続
は、ワイヤ・ボンデイング、タブなどの慣用的な
手段により行うことができる。例えば、外部電力
源からの電力は、その外部電力源と、電力バス４
０及び３９の上方表面に露出された金属領域４１
及び４２との間に接続を形成することによつてパ
ツケージの電力バス構造３９及び４０に導入する
ことができる。信号ラインは、慣用的な周辺付属
装置によつてパツケージの外部に接続することが
できる。
ージが次のレベルのパツケージ（すなわち、ボー
ドまたはカード）に接続される。これらの接続
は、ワイヤ・ボンデイング、タブなどの慣用的な
手段により行うことができる。例えば、外部電力
源からの電力は、その外部電力源と、電力バス４
０及び３９の上方表面に露出された金属領域４１
及び４２との間に接続を形成することによつてパ
ツケージの電力バス構造３９及び４０に導入する
ことができる。信号ラインは、慣用的な周辺付属
装置によつてパツケージの外部に接続することが
できる。
E3 作用
本発明のパツケージ構造体は従来のパツケージ
構造体に対して明確な性能上の利点を有する。そ
れらの利点は次のとおりである。
構造体に対して明確な性能上の利点を有する。そ
れらの利点は次のとおりである。
すなわち、電力の分配は、２つの結線層からの
同一電圧レベルの電力ラインが、第１３図に概念
的に示すように互いに接合されてなる３次元的電
力平面によつて向上される。もしパツケージ化さ
れた結線層の各々が、それぞれＸ及びＹ方向に走
行する互いに垂直の結線ラインをもつなら、結果
として得られる３次元電力平面は、３次元状の正
方形の網目状の平面となろう。尚、他の幾何学的
形状も可能である。これらの３次元平面は、パツ
ケージ中の電力分配を向上させる。この電力分配
は典型的には次のとおりである。すなわち、電力
は複数の接続を介して典型的には基板上の双対バ
ス３９及び４０に入力される。これらのバスは、
めいめいの３次元電力分配ネツトワークに接続さ
れている。この構造は非常に低いインダクタンス
と抵抗率の電力分配を可能ならしめ、Ｘ及びＹ電
力平面の内部接続は、チツプによつて要求される
とき複数の電流経路を与える。パツケージ中にデ
カツプリング・キヤパシタを組み込むことより、
低インダクタンス電力分配が20〜50PH（ピコ・ヘ
ンリー）範囲にあり、これは、パツケージ・イン
ダクタンスが典型的には200PHの範囲にある、デ
カツプリング・キヤパシタを組み込んだ多層セラ
ミツク・パツケージに対する主な改善である。ま
た、これらの３次元平面の個々の電力ラインがこ
れらの平面上で信号ラインに近接しているという
事実は、即時的復帰電流経路を与え、さらに有効
インダクタンスを低下させることになる。そし
て、信号ラインは電力ラインと介在配置
（intersperse）されているので、信号ライン間の
混線はきわめて小さい。なぜなら、介在する電力
ラインがきわめて有効なシールドとなるからであ
る。それゆえ、システム全体の結合ノイズは、今
まで知られているどのようなパツケージよりも低
いオーダーにある。例えば、典型的なCMOSタ
イプの多層セラミツク・パツケージにおける飽和
結合ノイズは0.5〜１ボルトの範囲にあるが、本
発明のパツケージの場合、結合ノイズは約0.04ボ
ルトである。さらに、小さい寸法の金属ラインに
関して本質的である信号ラインの高い抵抗率は、
ほとんどの非整合（unterminated）ドライバと
レシーバの適用技術（すなわちCMOS）の遅延
特性を支援する。すなわち、その高い抵抗率は反
射を低減し以て１次入射スイツチング特性を生じ
させる。本願発明者らの計算によれば、１次入射
スイツチングは、パツケージの遅延特性を、多層
セラミツク・パツケージの30パーセント程度に低
減することが分かつた。
同一電圧レベルの電力ラインが、第１３図に概念
的に示すように互いに接合されてなる３次元的電
力平面によつて向上される。もしパツケージ化さ
れた結線層の各々が、それぞれＸ及びＹ方向に走
行する互いに垂直の結線ラインをもつなら、結果
として得られる３次元電力平面は、３次元状の正
方形の網目状の平面となろう。尚、他の幾何学的
形状も可能である。これらの３次元平面は、パツ
ケージ中の電力分配を向上させる。この電力分配
は典型的には次のとおりである。すなわち、電力
は複数の接続を介して典型的には基板上の双対バ
ス３９及び４０に入力される。これらのバスは、
めいめいの３次元電力分配ネツトワークに接続さ
れている。この構造は非常に低いインダクタンス
と抵抗率の電力分配を可能ならしめ、Ｘ及びＹ電
力平面の内部接続は、チツプによつて要求される
とき複数の電流経路を与える。パツケージ中にデ
カツプリング・キヤパシタを組み込むことより、
低インダクタンス電力分配が20〜50PH（ピコ・ヘ
ンリー）範囲にあり、これは、パツケージ・イン
ダクタンスが典型的には200PHの範囲にある、デ
カツプリング・キヤパシタを組み込んだ多層セラ
ミツク・パツケージに対する主な改善である。ま
た、これらの３次元平面の個々の電力ラインがこ
れらの平面上で信号ラインに近接しているという
事実は、即時的復帰電流経路を与え、さらに有効
インダクタンスを低下させることになる。そし
て、信号ラインは電力ラインと介在配置
（intersperse）されているので、信号ライン間の
混線はきわめて小さい。なぜなら、介在する電力
ラインがきわめて有効なシールドとなるからであ
る。それゆえ、システム全体の結合ノイズは、今
まで知られているどのようなパツケージよりも低
いオーダーにある。例えば、典型的なCMOSタ
イプの多層セラミツク・パツケージにおける飽和
結合ノイズは0.5〜１ボルトの範囲にあるが、本
発明のパツケージの場合、結合ノイズは約0.04ボ
ルトである。さらに、小さい寸法の金属ラインに
関して本質的である信号ラインの高い抵抗率は、
ほとんどの非整合（unterminated）ドライバと
レシーバの適用技術（すなわちCMOS）の遅延
特性を支援する。すなわち、その高い抵抗率は反
射を低減し以て１次入射スイツチング特性を生じ
させる。本願発明者らの計算によれば、１次入射
スイツチングは、パツケージの遅延特性を、多層
セラミツク・パツケージの30パーセント程度に低
減することが分かつた。
このシリコン基板パツケージにおけるライン
（線路）の抵抗率は２〜18オーム／cmの範囲にあ
る。これは、他のパツケージに比較してかなり高
い値であり、例えば、多層セラミツクにおいて
は、ラインの抵抗率は約30ミリオーム／cmであ
る。多重入力スイツチングが主要であるほとんど
の適用例においては、高い抵抗率が反射を低減
し、１次入射スイツチを効果的に実行するので、
伝送速度が高まる。
（線路）の抵抗率は２〜18オーム／cmの範囲にあ
る。これは、他のパツケージに比較してかなり高
い値であり、例えば、多層セラミツクにおいて
は、ラインの抵抗率は約30ミリオーム／cmであ
る。多重入力スイツチングが主要であるほとんど
の適用例においては、高い抵抗率が反射を低減
し、１次入射スイツチを効果的に実行するので、
伝送速度が高まる。
本発明のパツケージの伝送速度の向上は第１４
図及び第１５図に示した曲線から明らかである。
すなわち、それらの図は、多層セラミツク・パツ
ケージ上にパツケージされたCMOSチツプのス
イツチング速度と、本発明のパツケージ上にパツ
ケージされたCMOSチツプのスイツチング速度
をそれぞれ示している。第１４図を参照すると、
参照番号４２は多重セラミツク・パツケージの場
合のチツプ・ドライバの電圧波形である。波形４
２の多くの下降及び不規則性は、ノイズ及びリン
ギングを生じさせる反射をあらわす。参照番号４
３は、チツプ・レシーバがスイツチ・オンする時
点をあらわす。参照番号４４はドライバ入力信号
をあらわす。そして、波形ライン４３及び４４の
間の距離が、必要なスイツチング時間を表わす。
図及び第１５図に示した曲線から明らかである。
すなわち、それらの図は、多層セラミツク・パツ
ケージ上にパツケージされたCMOSチツプのス
イツチング速度と、本発明のパツケージ上にパツ
ケージされたCMOSチツプのスイツチング速度
をそれぞれ示している。第１４図を参照すると、
参照番号４２は多重セラミツク・パツケージの場
合のチツプ・ドライバの電圧波形である。波形４
２の多くの下降及び不規則性は、ノイズ及びリン
ギングを生じさせる反射をあらわす。参照番号４
３は、チツプ・レシーバがスイツチ・オンする時
点をあらわす。参照番号４４はドライバ入力信号
をあらわす。そして、波形ライン４３及び４４の
間の距離が、必要なスイツチング時間を表わす。
第１５図を参照すると、参照番号４５は、伝送
ラインのレシーバ末端で見たチツプ・ドライバの
電圧波形である。参照番号４７レシーバがスイツ
チ・オンする時点をあらわし、参照番号４６はド
ライバ入力信号をあらわす。このとき、波形ライ
ン４６及び４７の間の距離（すなわちスイツチン
グ時間）は、多層セラミツク・パツケージの場合
に第１４図で必要とされるスイツチング時間より
もかなり小さいことに注意されたい。さらに、本
発明のパツケージにおいては、波形の下降、不規
則性または反射がない。多重セラミツク・パツケ
ージでなく本発明のパツケージを使用することに
より、平均的には、パツケージの遅延が約30％低
減される。
ラインのレシーバ末端で見たチツプ・ドライバの
電圧波形である。参照番号４７レシーバがスイツ
チ・オンする時点をあらわし、参照番号４６はド
ライバ入力信号をあらわす。このとき、波形ライ
ン４６及び４７の間の距離（すなわちスイツチン
グ時間）は、多層セラミツク・パツケージの場合
に第１４図で必要とされるスイツチング時間より
もかなり小さいことに注意されたい。さらに、本
発明のパツケージにおいては、波形の下降、不規
則性または反射がない。多重セラミツク・パツケ
ージでなく本発明のパツケージを使用することに
より、平均的には、パツケージの遅延が約30％低
減される。
本発明のパツケージはまた、さまざまな手段に
よりパツケージ全体のインピーダンス制御を行
う。すなわち、インピーダンスの変化は、信号ラ
インと電力ラインの間の間隔を、その周期に影響
を及ぼすことなく変化させることにより達成され
る。また、第１２図中のテスト用金属３０及び３
１は、電力の分配を向上させるのみならず、幅広
いＸライン及び個別化されたアース平面に関して
なされたのと同様の方法でＹラインに対してイン
ピーダンスを制御するために使用することができ
る。ここで説明したパツケージの特徴的なインピ
ーダンスは約45〜55オームの範囲にある。たいて
いの部分でこのことは可能である。なぜなら、相
互接続を形成するために長い信号ラインが必要で
あり、それゆえ低抵抗信号ラインが必要である場
合、その信号ラインの幅が拡げられる。また、幅
広い信号ライン１９が必要とされる箇所の下方で
好適には空乏化されている個別化された基準平面
１０は、その幅広い信号ライン１９に対して基準
層３が効率的にインピーダンス制御平面であるよ
うになされている。これにより、幅広い信号ライ
ン１９と基準平面３の間には厚い誘電領域３が与
えられ、以てパツケージのキヤパシタンスと反射
を最小限に維持しつつインピーダンスの制御を行
うことができる。
よりパツケージ全体のインピーダンス制御を行
う。すなわち、インピーダンスの変化は、信号ラ
インと電力ラインの間の間隔を、その周期に影響
を及ぼすことなく変化させることにより達成され
る。また、第１２図中のテスト用金属３０及び３
１は、電力の分配を向上させるのみならず、幅広
いＸライン及び個別化されたアース平面に関して
なされたのと同様の方法でＹラインに対してイン
ピーダンスを制御するために使用することができ
る。ここで説明したパツケージの特徴的なインピ
ーダンスは約45〜55オームの範囲にある。たいて
いの部分でこのことは可能である。なぜなら、相
互接続を形成するために長い信号ラインが必要で
あり、それゆえ低抵抗信号ラインが必要である場
合、その信号ラインの幅が拡げられる。また、幅
広い信号ライン１９が必要とされる箇所の下方で
好適には空乏化されている個別化された基準平面
１０は、その幅広い信号ライン１９に対して基準
層３が効率的にインピーダンス制御平面であるよ
うになされている。これにより、幅広い信号ライ
ン１９と基準平面３の間には厚い誘電領域３が与
えられ、以てパツケージのキヤパシタンスと反射
を最小限に維持しつつインピーダンスの制御を行
うことができる。
尚、電気的なモデリング及び回路シミユレーシ
ヨンによれば、低キヤパシタンス・ラインを用い
ても、このパツケージにおいてチツプ間の信号伝
達速度が実質的に影響を受けないことが分かつ
た。
ヨンによれば、低キヤパシタンス・ラインを用い
ても、このパツケージにおいてチツプ間の信号伝
達速度が実質的に影響を受けないことが分かつ
た。
Ｆ 発明の効果
以上説明したように、本発明によれば、信号ラ
インのキヤパシタンスが小さく、以て高速の信号
伝達が可能であり、さらに信号ライン間の混線が
ほとんどなくノイズを生じないすぐれたパツケー
ジ構造体が提供される。
インのキヤパシタンスが小さく、以て高速の信号
伝達が可能であり、さらに信号ライン間の混線が
ほとんどなくノイズを生じないすぐれたパツケー
ジ構造体が提供される。
第１図は、一部を断面図で示す本発明のパツケ
ージの斜視図、第２図ないし第６図は、本発明の
パツケージの製造工程を示す図、第６Ａ図は、段
付導電バイアを示す図、第７図は、第６図に続く
製造工程を示す図、第７Ａ図は、段付導電バイア
に電気的接続をはかる図、第８図ないし第１２図
は、第７図に続く製造工程を示す図、第１３図
は、本発明のパツケージの３次元電力平面の図、
第１４図は、標準的な多層セラミツク・パツケー
ジにおける半導体デバイスのスイツチング動作を
示す図、第１５図は、本発明のパツケージにおけ
る半導体デバイスのスイツチング動作を示す図で
ある。 １……基板、３……金属層、４……ポリイミ
ド、１４……導電バイア、１６……電力ライン、
１７……アース・ライン、１９……信号ライン、
９，２２……スタツド。
ージの斜視図、第２図ないし第６図は、本発明の
パツケージの製造工程を示す図、第６Ａ図は、段
付導電バイアを示す図、第７図は、第６図に続く
製造工程を示す図、第７Ａ図は、段付導電バイア
に電気的接続をはかる図、第８図ないし第１２図
は、第７図に続く製造工程を示す図、第１３図
は、本発明のパツケージの３次元電力平面の図、
第１４図は、標準的な多層セラミツク・パツケー
ジにおける半導体デバイスのスイツチング動作を
示す図、第１５図は、本発明のパツケージにおけ
る半導体デバイスのスイツチング動作を示す図で
ある。 １……基板、３……金属層、４……ポリイミ
ド、１４……導電バイア、１６……電力ライン、
１７……アース・ライン、１９……信号ライン、
９，２２……スタツド。
Claims (1)
- 【特許請求の範囲】 １ 基板と、 上記基板上に形成され、絶縁層と導電層とが交
互に配置された多層構造であつて、上記導電層の
うちの少なくとも２つの導電層が、信号用の第１
ラインと、電力またはアース用の第２ラインとを
同一平面内に含むパターン化された導電層である
多層構造と、 上記パターン化された導電層のうちの少なくと
も２つの導電層の選択されたラインを相互接続す
る層間接続体とを有し、 上記パターン化された導電層内の上記第１ライ
ンが同じ導電層内の上記第２ラインによつて互い
に分離されていることを特徴とする集積回路チツ
プ・パツケージ構造体。 ２ 上記層間接続体が、異なる上記パターン化さ
れた導電層内にあつて同じ電圧レベルを受け取る
上記第２ラインの間に形成され、３次元の電力分
配構造を形成していることを特徴とする特許請求
の範囲第１項に記載のパツケージ構造体。 ３ 各上記パターン化された導電層の上記第１お
よび第２ラインが実質的に平行であることを特徴
とする特許請求の範囲第１項に記載のパツケージ
構造体。 ４ 各上記パターン化された導電層の上記第１お
よび第２ラインが、これに隣接する上記パターン
化された導電層の上記第１および第２ラインと直
交していることを特徴とする特許請求の範囲第３
項に記載のパツケージ構造体。
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Families Citing this family (90)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097232A (en) * | 1989-06-16 | 1992-03-17 | Environmental Research Institute Of Michigan | Transmission lines for wafer-scale integration and method for increasing signal transmission speeds |
| US4771366A (en) * | 1987-07-06 | 1988-09-13 | International Business Machines Corporation | Ceramic card assembly having enhanced power distribution and cooling |
| JPH0756887B2 (ja) * | 1988-04-04 | 1995-06-14 | 株式会社日立製作所 | 半導体パッケージ及びそれを用いたコンピュータ |
| JPH0235771A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 半導体記憶装置 |
| US5136124A (en) * | 1988-12-14 | 1992-08-04 | International Business Machines Corporation | Method of forming conductors within an insulating substrate |
| EP0375461A3 (en) * | 1988-12-23 | 1991-07-03 | Kabushiki Kaisha Toshiba | Semiconductor device being packaged |
| EP0393220B1 (en) * | 1989-04-20 | 1994-07-13 | International Business Machines Corporation | Integrated circuit package |
| EP0411165B1 (en) * | 1989-07-26 | 1997-04-02 | International Business Machines Corporation | Method of forming of an integrated circuit chip packaging structure |
| US5244833A (en) * | 1989-07-26 | 1993-09-14 | International Business Machines Corporation | Method for manufacturing an integrated circuit chip bump electrode using a polymer layer and a photoresist layer |
| JP2880734B2 (ja) * | 1989-08-31 | 1999-04-12 | 株式会社東芝 | 集積回路及びその接続回路 |
| US5206712A (en) * | 1990-04-05 | 1993-04-27 | General Electric Company | Building block approach to microwave modules |
| JP3031966B2 (ja) * | 1990-07-02 | 2000-04-10 | 株式会社東芝 | 集積回路装置 |
| JP2644912B2 (ja) | 1990-08-29 | 1997-08-25 | 株式会社日立製作所 | 真空処理装置及びその運転方法 |
| US20010030370A1 (en) * | 1990-09-24 | 2001-10-18 | Khandros Igor Y. | Microelectronic assembly having encapsulated wire bonding leads |
| US5384433A (en) * | 1991-10-29 | 1995-01-24 | Aptix Corporation | Printed circuit structure including power, decoupling and signal termination |
| US5177594A (en) * | 1991-01-09 | 1993-01-05 | International Business Machines Corporation | Semiconductor chip interposer module with engineering change wiring and distributed decoupling capacitance |
| US5144228A (en) * | 1991-04-23 | 1992-09-01 | International Business Machines Corporation | Probe interface assembly |
| JP2868167B2 (ja) * | 1991-08-05 | 1999-03-10 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 多重レベル高密度相互接続構造体及び高密度相互接続構造体 |
| US5760452A (en) * | 1991-08-22 | 1998-06-02 | Nec Corporation | Semiconductor memory and method of fabricating the same |
| US5214250A (en) * | 1991-09-19 | 1993-05-25 | International Business Machines Corporation | Method of reworking circuit panels, and circuit panels reworked thereby |
| US5307012A (en) * | 1991-12-03 | 1994-04-26 | Intel Corporation | Test substation for testing semi-conductor packages |
| US5606358A (en) * | 1991-12-23 | 1997-02-25 | Eastman Kodak Company | Light-emitting diode printhead |
| US5288949A (en) * | 1992-02-03 | 1994-02-22 | Ncr Corporation | Connection system for integrated circuits which reduces cross-talk |
| DE4225138A1 (de) * | 1992-07-30 | 1994-02-03 | Daimler Benz Ag | Multichipmodul und Verfahren zu dessen Herstellung |
| US5512710A (en) * | 1992-08-21 | 1996-04-30 | Cts Corporation | Multilayer package with second layer via test connections |
| US5216806A (en) * | 1992-09-01 | 1993-06-08 | Atmel Corporation | Method of forming a chip package and package interconnects |
| US5272600A (en) * | 1992-09-02 | 1993-12-21 | Microelectronics And Computer Technology Corporation | Electrical interconnect device with interwoven power and ground lines and capacitive vias |
| US5285018A (en) * | 1992-10-02 | 1994-02-08 | International Business Machines Corporation | Power and signal distribution in electronic packaging |
| US5308926A (en) * | 1992-12-08 | 1994-05-03 | Premisys Communications, Inc. | Compact isolating backplane for routing electronic signals |
| US5410107A (en) | 1993-03-01 | 1995-04-25 | The Board Of Trustees Of The University Of Arkansas | Multichip module |
| FR2702595B1 (fr) * | 1993-03-11 | 1996-05-24 | Toshiba Kk | Structure de câblage multicouche. |
| KR960004092B1 (ko) * | 1993-03-17 | 1996-03-26 | 금성일렉트론주식회사 | 반도체 소자의 범프 형성방법 |
| US5442225A (en) * | 1993-08-13 | 1995-08-15 | Lsi Logic Corporation | Integrated circuit having interconnects with ringing suppressing elements |
| US20020053734A1 (en) * | 1993-11-16 | 2002-05-09 | Formfactor, Inc. | Probe card assembly and kit, and methods of making same |
| US5602491A (en) * | 1995-03-16 | 1997-02-11 | Motorola, Inc. | Integrated circuit testing board having constrained thermal expansion characteristics |
| US20100065963A1 (en) | 1995-05-26 | 2010-03-18 | Formfactor, Inc. | Method of wirebonding that utilizes a gas flow within a capillary from which a wire is played out |
| SG71838A1 (en) * | 1995-06-06 | 2000-04-18 | Ibiden Co Ltd | Printed circuit boards |
| US5694344A (en) * | 1995-06-15 | 1997-12-02 | Motorola, Inc. | Method for electrically modeling a semiconductor package |
| US5726485A (en) | 1996-03-13 | 1998-03-10 | Micron Technology, Inc. | Capacitor for a semiconductor device |
| US5729047A (en) * | 1996-03-25 | 1998-03-17 | Micron Technology, Inc. | Method and structure for providing signal isolation and decoupling in an integrated circuit device |
| US5969380A (en) * | 1996-06-07 | 1999-10-19 | Micron Technology, Inc. | Three dimensional ferroelectric memory |
| JP3050807B2 (ja) * | 1996-06-19 | 2000-06-12 | イビデン株式会社 | 多層プリント配線板 |
| JP3050812B2 (ja) | 1996-08-05 | 2000-06-12 | イビデン株式会社 | 多層プリント配線板 |
| US5789807A (en) * | 1996-10-15 | 1998-08-04 | International Business Machines Corporation | On-chip power distribution for improved decoupling |
| US5962113A (en) * | 1996-10-28 | 1999-10-05 | International Business Machines Corporation | Integrated circuit device and process for its manufacture |
| US5798563A (en) * | 1997-01-28 | 1998-08-25 | International Business Machines Corporation | Polytetrafluoroethylene thin film chip carrier |
| US6687842B1 (en) | 1997-04-02 | 2004-02-03 | Tessera, Inc. | Off-chip signal routing between multiply-connected on-chip electronic elements via external multiconductor transmission line on a dielectric element |
| US6365975B1 (en) | 1997-04-02 | 2002-04-02 | Tessera, Inc. | Chip with internal signal routing in external element |
| JPH11121932A (ja) * | 1997-10-17 | 1999-04-30 | Ibiden Co Ltd | 多層配線板及び多層プリント配線板 |
| WO1999021224A1 (fr) | 1997-10-17 | 1999-04-29 | Ibiden Co., Ltd. | Substrat d'un boitier |
| US6687865B1 (en) | 1998-03-25 | 2004-02-03 | On-Chip Technologies, Inc. | On-chip service processor for test and debug of integrated circuits |
| KR100635685B1 (ko) * | 1998-05-25 | 2006-10-17 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 및 그 제조방법 |
| US5994766A (en) * | 1998-09-21 | 1999-11-30 | Vlsi Technology, Inc. | Flip chip circuit arrangement with redistribution layer that minimizes crosstalk |
| KR100579002B1 (ko) * | 1998-12-18 | 2006-08-23 | 삼성전자주식회사 | 웨이퍼 상태에서의 멀티 칩 스케일 패키지 제조방법 |
| US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US6284574B1 (en) | 1999-01-04 | 2001-09-04 | International Business Machines Corporation | Method of producing heat dissipating structure for semiconductor devices |
| US6617681B1 (en) | 1999-06-28 | 2003-09-09 | Intel Corporation | Interposer and method of making same |
| US6388325B2 (en) * | 1999-11-02 | 2002-05-14 | Alliedsignal Inc. | Multi-layer interconnect |
| US6452265B1 (en) | 2000-01-28 | 2002-09-17 | International Business Machines Corporation | Multi-chip module utilizing a nonconductive material surrounding the chips that has a similar coefficient of thermal expansion |
| US7262611B2 (en) | 2000-03-17 | 2007-08-28 | Formfactor, Inc. | Apparatuses and methods for planarizing a semiconductor contactor |
| US7125786B2 (en) * | 2000-04-11 | 2006-10-24 | Cree, Inc. | Method of forming vias in silicon carbide and resulting devices and circuits |
| US7892974B2 (en) | 2000-04-11 | 2011-02-22 | Cree, Inc. | Method of forming vias in silicon carbide and resulting devices and circuits |
| US6475889B1 (en) * | 2000-04-11 | 2002-11-05 | Cree, Inc. | Method of forming vias in silicon carbide and resulting devices and circuits |
| US6621373B1 (en) * | 2000-05-26 | 2003-09-16 | Rambus Inc. | Apparatus and method for utilizing a lossy dielectric substrate in a high speed digital system |
| JP4341152B2 (ja) * | 2000-06-02 | 2009-10-07 | ソニー株式会社 | プリント基板の配線構造チェックシステム |
| GB2368454B (en) * | 2000-10-24 | 2005-04-06 | Ibm | A chip carrier for high-frequency electronic device |
| JP4462758B2 (ja) * | 2000-12-27 | 2010-05-12 | 京セラ株式会社 | 高周波用配線基板 |
| JP2002334956A (ja) * | 2001-05-09 | 2002-11-22 | Fujitsu Ltd | 半導体装置の支持体及びその製造方法 |
| US6729019B2 (en) * | 2001-07-11 | 2004-05-04 | Formfactor, Inc. | Method of manufacturing a probe card |
| US20030038356A1 (en) * | 2001-08-24 | 2003-02-27 | Derderian James M | Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods |
| US6664176B2 (en) * | 2001-08-31 | 2003-12-16 | Infineon Technologies Ag | Method of making pad-rerouting for integrated circuit chips |
| US7279787B1 (en) | 2001-12-31 | 2007-10-09 | Richard S. Norman | Microelectronic complex having clustered conductive members |
| US6800939B2 (en) * | 2002-05-29 | 2004-10-05 | The Board Of Trustees For The University Of Arkansas | Apparatus and method for providing low-loss transmission lines in interconnected mesh plane systems |
| DE10339762B4 (de) * | 2003-08-27 | 2007-08-02 | Infineon Technologies Ag | Chipstapel von Halbleiterchips und Verfahren zur Herstellung desselben |
| US7332805B2 (en) * | 2004-01-06 | 2008-02-19 | International Business Machines Corporation | Electronic package with improved current carrying capability and method of forming the same |
| US6969903B2 (en) * | 2004-01-19 | 2005-11-29 | International Business Machines Corporation | High tolerance TCR balanced high current resistor for RF CMOS and RF SiGe BiCMOS applications and cadenced based hierarchical parameterized cell design kit with tunable TCR and ESD resistor ballasting feature |
| KR100583966B1 (ko) * | 2004-06-08 | 2006-05-26 | 삼성전자주식회사 | 재배치된 금속 배선들을 갖는 집적회로 패키지들 및 그제조방법들 |
| US20080079166A1 (en) * | 2006-09-29 | 2008-04-03 | Lee Kevin J | Managing forces of semiconductor device layers |
| US20080123318A1 (en) * | 2006-11-08 | 2008-05-29 | Atmel Corporation | Multi-component electronic package with planarized embedded-components substrate |
| US7755926B2 (en) * | 2007-06-13 | 2010-07-13 | International Business Machines Corporation | 3-D SRAM array to improve stability and performance |
| US20080310220A1 (en) * | 2007-06-13 | 2008-12-18 | International Business Machines Corporation | 3-d sram array to improve stability and performance |
| US7717900B2 (en) * | 2008-05-28 | 2010-05-18 | Angio Dynamics, Inc. | Locking clamp |
| US8288657B2 (en) * | 2009-10-12 | 2012-10-16 | International Business Machines Corporation | Noise coupling reduction and impedance discontinuity control in high-speed ceramic modules |
| US8597984B2 (en) | 2009-10-14 | 2013-12-03 | Stmicroelectronics, Inc. | Modular low stress package technology |
| US8639373B2 (en) * | 2009-10-14 | 2014-01-28 | Stmicroelectronics, Inc. | Modular low stress package technology |
| US8853843B2 (en) | 2009-10-14 | 2014-10-07 | Stmicroelectronics, Inc. | Modular low stress package technology |
| US9087841B2 (en) * | 2013-10-29 | 2015-07-21 | International Business Machines Corporation | Self-correcting power grid for semiconductor structures method |
| US9659863B2 (en) * | 2014-12-01 | 2017-05-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices, multi-die packages, and methods of manufacture thereof |
| US10784198B2 (en) | 2017-03-20 | 2020-09-22 | Samsung Electronics Co., Ltd. | Power rail for standard cell block |
| EP3526815B1 (en) | 2017-10-06 | 2021-02-24 | Google LLC | Signal routing in integrated circuit packaging |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119664A (ja) * | 1981-12-31 | 1983-07-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | チツプ・キヤリア |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4023197A (en) * | 1974-04-15 | 1977-05-10 | Ibm Corporation | Integrated circuit chip carrier and method for forming the same |
| DE2940593A1 (de) * | 1979-10-06 | 1981-04-16 | Ibm Deutschland Gmbh, 7000 Stuttgart | Mehrlagen-modul mit konstantem wellenwiderstand |
| US4458297A (en) * | 1981-01-16 | 1984-07-03 | Mosaic Systems, Inc. | Universal interconnection substrate |
| JPS5987893A (ja) * | 1982-11-12 | 1984-05-21 | 株式会社日立製作所 | 配線基板とその製造方法およびそれを用いた半導体装置 |
| KR900001273B1 (ko) * | 1983-12-23 | 1990-03-05 | 후지쑤 가부시끼가이샤 | 반도체 집적회로 장치 |
| JPS60148083A (ja) * | 1984-01-11 | 1985-08-05 | 株式会社東芝 | トランジスタインバ−タ装置 |
-
1986
- 1986-05-19 US US06/864,228 patent/US4866507A/en not_active Expired - Lifetime
-
1987
- 1987-04-08 CA CA000534157A patent/CA1277434C/en not_active Expired - Fee Related
- 1987-04-22 EP EP87105873A patent/EP0246458A3/en not_active Ceased
- 1987-05-08 JP JP62110908A patent/JPS6324650A/ja active Granted
- 1987-05-13 BR BR8702439A patent/BR8702439A/pt not_active IP Right Cessation
-
1992
- 1992-10-08 JP JP4270051A patent/JPH077812B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119664A (ja) * | 1981-12-31 | 1983-07-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | チツプ・キヤリア |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6324650A (ja) | 1988-02-02 |
| CA1277434C (en) | 1990-12-04 |
| JPH05198730A (ja) | 1993-08-06 |
| US4866507A (en) | 1989-09-12 |
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| EP0246458A3 (en) | 1988-11-09 |
| BR8702439A (pt) | 1988-02-23 |
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