JPH0714939A - 薄膜構造体のバイア配列とノンプレーナ薄膜構造体のバイア配列 - Google Patents
薄膜構造体のバイア配列とノンプレーナ薄膜構造体のバイア配列Info
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- JPH0714939A JPH0714939A JP6047228A JP4722894A JPH0714939A JP H0714939 A JPH0714939 A JP H0714939A JP 6047228 A JP6047228 A JP 6047228A JP 4722894 A JP4722894 A JP 4722894A JP H0714939 A JPH0714939 A JP H0714939A
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- Production Of Multi-Layered Print Wiring Board (AREA)
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Abstract
(57)【要約】
【目的】 ノンプレーナ環境において均一なレイアウト
を生成する最適バイア構造体を提供すること。 【構成】 バイア１９、２１、２３、及び２５が互い違
いされたバイア構造体は、配線面２８及び２９並びに基
準面２７及び３０のそれぞれと干渉しない。これは均一
電気的特性を確実とする基準面に対して線路の横方向変
位を全く生じない。従って、層２８及び２９における全
ての配線線路は同じ電気的環境と同じ電気的特性を有す
る。この特徴はいかなる線路もワイヤも内部に有さない
垂直チャネル内にバイアを全体的に含ませることにより
達成される。
を生成する最適バイア構造体を提供すること。 【構成】 バイア１９、２１、２３、及び２５が互い違
いされたバイア構造体は、配線面２８及び２９並びに基
準面２７及び３０のそれぞれと干渉しない。これは均一
電気的特性を確実とする基準面に対して線路の横方向変
位を全く生じない。従って、層２８及び２９における全
ての配線線路は同じ電気的環境と同じ電気的特性を有す
る。この特徴はいかなる線路もワイヤも内部に有さない
垂直チャネル内にバイアを全体的に含ませることにより
達成される。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、配線レイアウ
トに係り、特に、ノンプレーナ（非平面（non-plana
r））構造のための薄膜配線配列（布線配置）に関す
る。
トに係り、特に、ノンプレーナ（非平面（non-plana
r））構造のための薄膜配線配列（布線配置）に関す
る。
【０００２】
【従来の技術】超大規模集積（ＶＬＳＩ）半導体回路
は、基板上に導電及び非導電層を付着し且つパターン形
成し、且つこれらの層の一つの層を他の層の頂部にスタ
ックすることによって一般に製造される。ＶＬＳＩ回路
がより高性能になり且つ複雑化するにつれて、スタック
される層又は平面の数が増え、従って平面性（planarit
y）の問題が生じる。この問題を解決するために多くの
注意が向けられてきた。例えば、米国特許番号第5,149,
674 号のＪ．Ｌ．フリーマン（Freeman ）等は、半導体
ＶＬＳＩデバイスの内部に関して、ボンディング及びプ
ローブパッド、特に多層の捕獲パッドを平面化するため
の方法を提供している。
は、基板上に導電及び非導電層を付着し且つパターン形
成し、且つこれらの層の一つの層を他の層の頂部にスタ
ックすることによって一般に製造される。ＶＬＳＩ回路
がより高性能になり且つ複雑化するにつれて、スタック
される層又は平面の数が増え、従って平面性（planarit
y）の問題が生じる。この問題を解決するために多くの
注意が向けられてきた。例えば、米国特許番号第5,149,
674 号のＪ．Ｌ．フリーマン（Freeman ）等は、半導体
ＶＬＳＩデバイスの内部に関して、ボンディング及びプ
ローブパッド、特に多層の捕獲パッドを平面化するため
の方法を提供している。
【０００３】同様の問題が、チップが取り付けられるパ
ッケージにおいて存在しており、ここでは、平面性は、
限界寸法をより良好に制御すること、及び導電及び誘電
材料をより均一に分布することにより際立った利点を提
供することを証明したが、コストを考慮すれば、ノンプ
レーナ環境を保持するように指示することもある。これ
は、特に薄膜構造体に当てはまり、且つバイア（通路）
を囲む領域において最も明らかである。バイアは、一つ
の層内の配線線路とある他の層内の配線線路の間に電気
的接続を設定し、且つ相互接続のために外部インターフ
ェースを提供することが従来の技術において公知であ
る。接続されようとする線路が隣接平面内に存在しない
場合でもこの接続は保持されることができる。要する
に、この場合、接続は一つのバイアを他のバイアの頂部
にスタックすることによって通常は達成される。ノンプ
レーナ（非平面）環境におけるバイアのスタッキング処
理は、バイアが、金属機能部の非均一な付着によって通
常は生じる上面にディンプル（へこみ）を付けるという
問題を生じる。バイアの表面におけるディンプルは、バ
イア同士の接続のために利用可能な表面領域を減少さ
せ、これによって処理と信頼性に対する配慮から、スタ
ックされたバイアを使用しないようになる。さらに、バ
イアが列（コラム）状にスタックされる時、これらのデ
ィンプルの影響は合成され、上面においてノンプレーナ
（非平面）構造が求められることになる。
ッケージにおいて存在しており、ここでは、平面性は、
限界寸法をより良好に制御すること、及び導電及び誘電
材料をより均一に分布することにより際立った利点を提
供することを証明したが、コストを考慮すれば、ノンプ
レーナ環境を保持するように指示することもある。これ
は、特に薄膜構造体に当てはまり、且つバイア（通路）
を囲む領域において最も明らかである。バイアは、一つ
の層内の配線線路とある他の層内の配線線路の間に電気
的接続を設定し、且つ相互接続のために外部インターフ
ェースを提供することが従来の技術において公知であ
る。接続されようとする線路が隣接平面内に存在しない
場合でもこの接続は保持されることができる。要する
に、この場合、接続は一つのバイアを他のバイアの頂部
にスタックすることによって通常は達成される。ノンプ
レーナ（非平面）環境におけるバイアのスタッキング処
理は、バイアが、金属機能部の非均一な付着によって通
常は生じる上面にディンプル（へこみ）を付けるという
問題を生じる。バイアの表面におけるディンプルは、バ
イア同士の接続のために利用可能な表面領域を減少さ
せ、これによって処理と信頼性に対する配慮から、スタ
ックされたバイアを使用しないようになる。さらに、バ
イアが列（コラム）状にスタックされる時、これらのデ
ィンプルの影響は合成され、上面においてノンプレーナ
（非平面）構造が求められることになる。
【０００４】非平面性の問題に加えて、バイアの列がレ
イアウトされる方法によって、伝送線路の下又は伝送線
路上の基準面の存在又は不在により、むらな電気的特性
を有する線路を生じることになる。このむらは長い配線
長さに対してチャネル当たりの線路の均一性を大きく減
少させることになる。
イアウトされる方法によって、伝送線路の下又は伝送線
路上の基準面の存在又は不在により、むらな電気的特性
を有する線路を生じることになる。このむらは長い配線
長さに対してチャネル当たりの線路の均一性を大きく減
少させることになる。
【０００５】ノンプレーナ環境によって、誘電体の非平
面性が電気的特性を変化させる線路において波状を導入
するので、配線層と基準層のデザインは重要である。均
一な線路特性を保持するための唯一の有効な方法は、線
路に対するレイアウトにおける固定された領域を有し且
つ配線のための固定されたチャネルを有することにあ
る。この技術は、バイアをスタックすることによって、
均一性を達成するためにプレーナ処理において使用さ
れ、これによってバイアと線路のために特定の領域を割
り当てることになる。ノンプレーナ処理におけるバイア
はスタックされることができず、且つ線路とインターフ
ェースを有しているので、非均一性は、従って、構造の
物理的及び電気的特性の両方において生成される。
面性が電気的特性を変化させる線路において波状を導入
するので、配線層と基準層のデザインは重要である。均
一な線路特性を保持するための唯一の有効な方法は、線
路に対するレイアウトにおける固定された領域を有し且
つ配線のための固定されたチャネルを有することにあ
る。この技術は、バイアをスタックすることによって、
均一性を達成するためにプレーナ処理において使用さ
れ、これによってバイアと線路のために特定の領域を割
り当てることになる。ノンプレーナ処理におけるバイア
はスタックされることができず、且つ線路とインターフ
ェースを有しているので、非均一性は、従って、構造の
物理的及び電気的特性の両方において生成される。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、ノンプレーナ環境において均一なレイアウトを生成
する最適バイア構造体を提供することにある。
は、ノンプレーナ環境において均一なレイアウトを生成
する最適バイア構造体を提供することにある。
【０００７】本発明の他の目的は、超高帯域幅パッケー
ジ内で均一高さのバイアを有するノンプレーナ構造を提
供することにある。
ジ内で均一高さのバイアを有するノンプレーナ構造を提
供することにある。
【０００８】本発明の目的はまた、バイアがスタックさ
れず且つ互いにオフセットされるように、各々が線路及
びバイアを具備した複数の薄膜平面又は層を有すること
にある。
れず且つ互いにオフセットされるように、各々が線路及
びバイアを具備した複数の薄膜平面又は層を有すること
にある。
【０００９】さらに、本発明の他の目的は、最も近接し
た基準平面に対して均一分離を保持するノンプレーナ環
境において線路を有することにある。
た基準平面に対して均一分離を保持するノンプレーナ環
境において線路を有することにある。
【００１０】本発明のさらに目的とするところは、薄膜
平面の連続的積層へのディンプルの影響を除去すること
にある。
平面の連続的積層へのディンプルの影響を除去すること
にある。
【００１１】さらに、本発明の目的は、頂部薄膜平面に
達する全てのバイアに対して均一な高さを達成すること
にある。
達する全てのバイアに対して均一な高さを達成すること
にある。
【００１２】本発明のさらに目的とするところは、良好
な電気的特性を達成するためにバイアと線路の間に絶縁
を保持することにある。
な電気的特性を達成するためにバイアと線路の間に絶縁
を保持することにある。
【００１３】本発明のさらにまた目的とするところは、
マイクロ（微小）バイアによって供給される多数の並列
パスを設定することによって電流共用を提供することに
ある。
マイクロ（微小）バイアによって供給される多数の並列
パスを設定することによって電流共用を提供することに
ある。
【００１４】本発明の他の目的はまた、ノンプレーナ環
境にプレーナ特性を導入することによって、及び電流共
用によって導入される冗長性によって、信頼性を改善す
ることにある。
境にプレーナ特性を導入することによって、及び電流共
用によって導入される冗長性によって、信頼性を改善す
ることにある。
【００１５】
【課題を解決するための手段】本発明の一つの態様は、
薄膜構造体におけるバイアの配列であって、互いの層の
頂部にスタックされた複数の薄膜層であって、前記層の
各々が導電パターンと複数のバイアを有しており、前記
バイアが前記層の内の一つの導電パターンと前記層の内
の他の一つの導電パターンの間に接続を提供する前記複
数の薄膜層と、前記層の内の一つにおける前記バイアの
内の少なくとも一つが、他の層内の少なくとも一つのバ
イアからオフセットしており且つ前記他の層内の少なく
とも一つのバイアと電気的に接触していることと、非線
形配列内にスタックされる複数の前記接触バイアと、を
備える薄膜構造体におけるバイア配列である。
薄膜構造体におけるバイアの配列であって、互いの層の
頂部にスタックされた複数の薄膜層であって、前記層の
各々が導電パターンと複数のバイアを有しており、前記
バイアが前記層の内の一つの導電パターンと前記層の内
の他の一つの導電パターンの間に接続を提供する前記複
数の薄膜層と、前記層の内の一つにおける前記バイアの
内の少なくとも一つが、他の層内の少なくとも一つのバ
イアからオフセットしており且つ前記他の層内の少なく
とも一つのバイアと電気的に接触していることと、非線
形配列内にスタックされる複数の前記接触バイアと、を
備える薄膜構造体におけるバイア配列である。
【００１６】本発明の一つの態様は、前記複数の前記接
触バイアが螺旋を形成するように配列される請求項１に
記載のバイア配列である。
触バイアが螺旋を形成するように配列される請求項１に
記載のバイア配列である。
【００１７】本発明の一つの態様は、前記複数の接触バ
イアが、前記接触バイア同士の間に電流共用を達成する
ため、前記各接触バイア毎に複数のパスを提供する複数
のスパイラルを形成する請求項１のバイア配列である。
イアが、前記接触バイア同士の間に電流共用を達成する
ため、前記各接触バイア毎に複数のパスを提供する複数
のスパイラルを形成する請求項１のバイア配列である。
【００１８】本発明の一つの態様は、薄膜構造体におけ
るバイアの配列であって、複数のスタックされた薄膜層
であって、前記層の各々が導電パターンと複数のバイア
を有しており、前記バイアが前記層の内の一つにおける
導電パターンと前記層の内の他の一つの導電パターンの
間に接続を提供する前記複数のスタックされた薄膜層
と、前記層の内の一つにおける前記バイアの内の少なく
とも一つが、他の層内の少なくとも一つのバイアからオ
フセットしており且つ前記他の層内の少なくとも一つの
バイアと電気的に接触していることと、前記各層におい
て、前記複数の接触バイアが非線形配列に位置決めされ
ることと、を備える薄膜構造体におけるバイア配列であ
る。
るバイアの配列であって、複数のスタックされた薄膜層
であって、前記層の各々が導電パターンと複数のバイア
を有しており、前記バイアが前記層の内の一つにおける
導電パターンと前記層の内の他の一つの導電パターンの
間に接続を提供する前記複数のスタックされた薄膜層
と、前記層の内の一つにおける前記バイアの内の少なく
とも一つが、他の層内の少なくとも一つのバイアからオ
フセットしており且つ前記他の層内の少なくとも一つの
バイアと電気的に接触していることと、前記各層におい
て、前記複数の接触バイアが非線形配列に位置決めされ
ることと、を備える薄膜構造体におけるバイア配列であ
る。
【００１９】本発明の一つの態様は、ノンプレーナ薄膜
構造体におけるバイアの配列であって、互いの層の頂部
にスタックされた複数の薄膜層であって、導電パターン
と複数のバイアを有しており、前記バイアが前記層の内
の一つにおける導電パターンと前記層の内の他の一つに
おける導電パターンとの間に接続を提供する前記複数の
薄膜層と、複数の前記バイアが一つの表面にディンプル
をそれぞれ有しており、これによってノンプレーナ環境
を生成することと、前記層の内の一つにおける前記複数
のバイアの内の少なくとも一つが、他の層内の少なくと
も一つのバイアからオフセットしており且つ前記他の層
内の少なくとも一つのバイアと電気的に接触しているこ
とと、を備えるノンプレーナ薄膜構造体におけるバイア
配列である。
構造体におけるバイアの配列であって、互いの層の頂部
にスタックされた複数の薄膜層であって、導電パターン
と複数のバイアを有しており、前記バイアが前記層の内
の一つにおける導電パターンと前記層の内の他の一つに
おける導電パターンとの間に接続を提供する前記複数の
薄膜層と、複数の前記バイアが一つの表面にディンプル
をそれぞれ有しており、これによってノンプレーナ環境
を生成することと、前記層の内の一つにおける前記複数
のバイアの内の少なくとも一つが、他の層内の少なくと
も一つのバイアからオフセットしており且つ前記他の層
内の少なくとも一つのバイアと電気的に接触しているこ
とと、を備えるノンプレーナ薄膜構造体におけるバイア
配列である。
【００２０】本発明の一つの態様は、複数の前記接触バ
イアが非線形配列にスタックされる請求項５に記載のバ
イア配列である。
イアが非線形配列にスタックされる請求項５に記載のバ
イア配列である。
【００２１】本発明の一つの態様は、前記複数の接触バ
イアが螺旋を形成する請求項６に記載のバイア配列であ
る。
イアが螺旋を形成する請求項６に記載のバイア配列であ
る。
【００２２】本発明の一つの態様は、前記複数の接触バ
イアが、前記接触バイア同士の間の電流共用を達成する
ため、前記接触バイア毎に複数のパスを提供する複数の
スパイラルを形成する請求項６に記載のバイア配列であ
る。
イアが、前記接触バイア同士の間の電流共用を達成する
ため、前記接触バイア毎に複数のパスを提供する複数の
スパイラルを形成する請求項６に記載のバイア配列であ
る。
【００２３】本発明の一つの態様は、前記スタックされ
た層の最頂部の上に配置された誘電体層をさらに備え、
前記誘電体層が平面化されている請求項５に記載のバイ
ア配列である。
た層の最頂部の上に配置された誘電体層をさらに備え、
前記誘電体層が平面化されている請求項５に記載のバイ
ア配列である。
【００２４】本発明の一つの態様は、前記平面化された
誘電体層の上に配置された複数の薄膜層であって、前記
層の各々が導電パターンと複数のバイアを有しており、
前記バイアが前記層の内の一つにおける導電パターンと
前記層の内の他の一つにおける導電パターンの間に接続
を提供する前記複数の薄膜層と、前記層の内の一つにお
ける前記バイアの内の少なくとも一つが他の層内の少な
くとも一つのバイアからオフセットしており、且つ前記
他の層内の少なくとも一つのバイアと電気的に接触して
いることと、前記各層において、前記複数の接触バイア
が非線形配列に位置決めされていることと、をさらに備
える請求項９に記載のバイア配列である。
誘電体層の上に配置された複数の薄膜層であって、前記
層の各々が導電パターンと複数のバイアを有しており、
前記バイアが前記層の内の一つにおける導電パターンと
前記層の内の他の一つにおける導電パターンの間に接続
を提供する前記複数の薄膜層と、前記層の内の一つにお
ける前記バイアの内の少なくとも一つが他の層内の少な
くとも一つのバイアからオフセットしており、且つ前記
他の層内の少なくとも一つのバイアと電気的に接触して
いることと、前記各層において、前記複数の接触バイア
が非線形配列に位置決めされていることと、をさらに備
える請求項９に記載のバイア配列である。
【００２５】本発明の一つの態様は、ノンプレーナ薄膜
構造体におけるバイアの配列であって、基板と、電気的
接続線路を有する前記基板の頂部の少なくとも一つの配
線層と、電力を供給し且つリターン電気パスを伝送線路
へ提供することによって前記接続線路を前記伝送線路へ
変換するため、前記少なくとも一つの薄膜層に隣接する
少なくとも一つの基準層と、前記層の内の一つにおける
前記接続線路と前記層の内の他の一つにおける前記線路
の間に電気的パスを提供するため、及び前記基準層の内
の一つから前記構造体の頂部に配置された端子金属へ電
気的パスを供給するための、前記各層内の複数のバイア
と、を備え、前記層の内の一つにおける前記バイアの内
の少なくとも一つが、他の層における少なくとも一つの
バイアからオフセットしており、且つ前記他の層におけ
る少なくとも一つのバイアと電気的に接触しており、前
記各層において前記複数の接触バイアが非線形配列に位
置決めされているノンプレーナ薄膜構造体におけるバイ
ア配列である。
構造体におけるバイアの配列であって、基板と、電気的
接続線路を有する前記基板の頂部の少なくとも一つの配
線層と、電力を供給し且つリターン電気パスを伝送線路
へ提供することによって前記接続線路を前記伝送線路へ
変換するため、前記少なくとも一つの薄膜層に隣接する
少なくとも一つの基準層と、前記層の内の一つにおける
前記接続線路と前記層の内の他の一つにおける前記線路
の間に電気的パスを提供するため、及び前記基準層の内
の一つから前記構造体の頂部に配置された端子金属へ電
気的パスを供給するための、前記各層内の複数のバイア
と、を備え、前記層の内の一つにおける前記バイアの内
の少なくとも一つが、他の層における少なくとも一つの
バイアからオフセットしており、且つ前記他の層におけ
る少なくとも一つのバイアと電気的に接触しており、前
記各層において前記複数の接触バイアが非線形配列に位
置決めされているノンプレーナ薄膜構造体におけるバイ
ア配列である。
【００２６】本発明の一つの態様は、複数の前記バイア
が表面にディンプルを有しており、これによってノンプ
レーナ環境を生成する請求項１１に記載のバイア配列で
ある。
が表面にディンプルを有しており、これによってノンプ
レーナ環境を生成する請求項１１に記載のバイア配列で
ある。
【００２７】本発明の一つの態様は、前記少なくとも一
つの基準層が直交配列に配置された導体をさらに備える
請求項１１に記載のバイア配列である。
つの基準層が直交配列に配置された導体をさらに備える
請求項１１に記載のバイア配列である。
【００２８】本発明の一つの態様は、前記少なくとも一
つの配線層内の前記接続線路が、前記少なくとも一つの
配線層内の前記接続線路と前記少なくとも一つの基準面
内の前記接続線路の間に電気的シールドを提供し且つ均
一分離を保持するため、前記基準層内の前記導電線路の
内の対応する一つの真上にある請求項１１に記載のバイ
ア配列である。
つの配線層内の前記接続線路が、前記少なくとも一つの
配線層内の前記接続線路と前記少なくとも一つの基準面
内の前記接続線路の間に電気的シールドを提供し且つ均
一分離を保持するため、前記基準層内の前記導電線路の
内の対応する一つの真上にある請求項１１に記載のバイ
ア配列である。
【００２９】本発明の一つの態様は、前記複数の接触バ
イアが螺旋を形成する請求項１１に記載のバイア配列で
ある。
イアが螺旋を形成する請求項１１に記載のバイア配列で
ある。
【００３０】本発明の一つの態様は、前記複数の相互接
続されたバイアが、前記少なくとも一つの基準層から、
前記構造の上面に取り付けられたチップへの電気的パス
を提供する請求項１１に記載のバイア配列である。
続されたバイアが、前記少なくとも一つの基準層から、
前記構造の上面に取り付けられたチップへの電気的パス
を提供する請求項１１に記載のバイア配列である。
【００３１】本発明の一つの態様は、前記相互接続線路
がチップ内電気的接続とチップ間電気的接続を提供する
請求項１１に記載のバイア配列である。
がチップ内電気的接続とチップ間電気的接続を提供する
請求項１１に記載のバイア配列である。
【００３２】本発明の一つの態様は、前記複数の接触バ
イアが、前記接触バイア同士の間に電流共用を達成する
ため、前記接触バイア毎に複数のパスを提供する複数の
スパイラルを形成する請求項１１に記載のバイア配列で
ある。
イアが、前記接触バイア同士の間に電流共用を達成する
ため、前記接触バイア毎に複数のパスを提供する複数の
スパイラルを形成する請求項１１に記載のバイア配列で
ある。
【００３３】本発明の一つの態様は、前記複数のバイア
が、前記層の内の一つにおける前記接続線路と前記層の
内の一つにおける前記線路の間に電気的パスを提供し、
且つ前記基準層の内の一つから前記構造の頂部に配置さ
れた端子金属へ電気的パスを提供する請求項１２に記載
のバイア配列である。
が、前記層の内の一つにおける前記接続線路と前記層の
内の一つにおける前記線路の間に電気的パスを提供し、
且つ前記基準層の内の一つから前記構造の頂部に配置さ
れた端子金属へ電気的パスを提供する請求項１２に記載
のバイア配列である。
【００３４】
【実施例】薄膜は、大規模オフチップスイッチングアク
ティビティ、高密度配線、僅かな伝搬遅延、及びワイヤ
の再分布と接続に対する配線能力（wirability）の増加
のために、低インダクタンスパスを反結合コンデンサへ
導入することによって、デルタ-Iのノイズを限定するよ
うな広範多種の機能を提供する。これらの機能がマシン
のサイクルタイムを制御するので、クリティカルネット
（臨界網）をサポートし且つノイズを減らすために良好
な薄膜デザインが必要である。
ティビティ、高密度配線、僅かな伝搬遅延、及びワイヤ
の再分布と接続に対する配線能力（wirability）の増加
のために、低インダクタンスパスを反結合コンデンサへ
導入することによって、デルタ-Iのノイズを限定するよ
うな広範多種の機能を提供する。これらの機能がマシン
のサイクルタイムを制御するので、クリティカルネット
（臨界網）をサポートし且つノイズを減らすために良好
な薄膜デザインが必要である。
【００３５】図１は、プレーナ（平面）薄膜処理を用い
てスタックされたバイアの従来の技術の配列を示す断面
図である。種々の薄膜層が必要な配線を提供するために
一つの層が他の層の上面に配置されている基板１４から
成る構造が示されている。薄膜配線は、底部基準面９、
好ましくは互いに直交する線路（ライン）を有するＸと
Ｙの配線をそれぞれ提供する二つの層１０及び１１、並
びに頂部基準面１２から成る。底部基準面９は、絶縁体
即ち誘電体層１５によって基板から分離されている。同
様に、基準面だけでなく二つの配線面１０及び１１も誘
電体層１６、１７、及び１８によって互いに分離されて
いる。バイアは、上記のように、種々の金属層同士の間
に垂直な相互接続を提供する。チップは、バイアを介し
て薄膜構造体と接続される端子キャプチャ（捕獲）パッ
ド３７によって薄膜構造体の上面に取り付けられる（図
４及び図５）。
てスタックされたバイアの従来の技術の配列を示す断面
図である。種々の薄膜層が必要な配線を提供するために
一つの層が他の層の上面に配置されている基板１４から
成る構造が示されている。薄膜配線は、底部基準面９、
好ましくは互いに直交する線路（ライン）を有するＸと
Ｙの配線をそれぞれ提供する二つの層１０及び１１、並
びに頂部基準面１２から成る。底部基準面９は、絶縁体
即ち誘電体層１５によって基板から分離されている。同
様に、基準面だけでなく二つの配線面１０及び１１も誘
電体層１６、１７、及び１８によって互いに分離されて
いる。バイアは、上記のように、種々の金属層同士の間
に垂直な相互接続を提供する。チップは、バイアを介し
て薄膜構造体と接続される端子キャプチャ（捕獲）パッ
ド３７によって薄膜構造体の上面に取り付けられる（図
４及び図５）。
【００３６】基準面９及び１２は、チップ（図示されて
ない）へ電圧と電流を送ると共に、配線層１０及び１１
へのリターンパスを提供する電圧又は基準面であり、こ
れによって、ワイヤ（配線）を通信のために電気信号を
支援することができる伝送線路へ変換することができ
る。基準面もまた配線層へシールド（遮蔽）を提供し、
これにより制御された電気的環境を提供し、結合ノイズ
を制限し、且つ受信機（レシーバ）の１次入射スイッチ
ング（first incident switching）を確実とする。二つ
の基準面の使用によって、頂面に付着されたあらゆる反
結合コンデンサからチップ内のドライバへの短い誘導パ
スを提供する更なる利点を有しており、これによりデル
タI ノイズが低減される。基準面によって提供されるよ
り短い誘導パスにより追加の同時スイッチングドライバ
を支持することが可能となる。
ない）へ電圧と電流を送ると共に、配線層１０及び１１
へのリターンパスを提供する電圧又は基準面であり、こ
れによって、ワイヤ（配線）を通信のために電気信号を
支援することができる伝送線路へ変換することができ
る。基準面もまた配線層へシールド（遮蔽）を提供し、
これにより制御された電気的環境を提供し、結合ノイズ
を制限し、且つ受信機（レシーバ）の１次入射スイッチ
ング（first incident switching）を確実とする。二つ
の基準面の使用によって、頂面に付着されたあらゆる反
結合コンデンサからチップ内のドライバへの短い誘導パ
スを提供する更なる利点を有しており、これによりデル
タI ノイズが低減される。基準面によって提供されるよ
り短い誘導パスにより追加の同時スイッチングドライバ
を支持することが可能となる。
【００３７】複数レベルの薄膜処理において、導体と誘
電体レベルは順次組み立てられる。誘電体層は付着され
且つバイアが形成される。次いで導体層が付着される。
この導体層は下の層の誘電体層の輪郭に合わせ、従って
この処理はコンフォーマル（整合）バイア処理と呼ばれ
ている。これは、バイア位置に寸法がバイア自体の面積
と等しいか又はそれより小さいディンプル（へこみ）を
生じる。ディンプルの面積は、導体メタライゼーション
（金属被覆法）処理と導体金属の厚みに依存する。大部
分の薄膜構造体において、導体金属は誘電体レベルの厚
さに等しいか又はそれより薄い。導体層が真空付着（ス
パッタリング又は蒸着）される時、バイアの壁の金属の
厚さはバイアのベースにおける金属厚さよりも小さい。
これは、元のバイア自体のサイズとほぼ同じサイズのデ
ィンプルを生成する。金属が電解又は無電解メッキによ
って付着される場合、メッキの等方性性質によって、バ
イアのベースのプレーナ面における銅層と同じ程の時間
でバイアの壁に沿った銅層の厚み付けができる。これ
が、バイア自体のサイズよりも小さなディンプルを生じ
る。極端な場合には、メッキを続けているうちに、結局
は、バイア壁の厚み付けは、バイアスタッドを形成する
ために壁が合体し且つレベルアウトした時の状態にな
る。
電体レベルは順次組み立てられる。誘電体層は付着され
且つバイアが形成される。次いで導体層が付着される。
この導体層は下の層の誘電体層の輪郭に合わせ、従って
この処理はコンフォーマル（整合）バイア処理と呼ばれ
ている。これは、バイア位置に寸法がバイア自体の面積
と等しいか又はそれより小さいディンプル（へこみ）を
生じる。ディンプルの面積は、導体メタライゼーション
（金属被覆法）処理と導体金属の厚みに依存する。大部
分の薄膜構造体において、導体金属は誘電体レベルの厚
さに等しいか又はそれより薄い。導体層が真空付着（ス
パッタリング又は蒸着）される時、バイアの壁の金属の
厚さはバイアのベースにおける金属厚さよりも小さい。
これは、元のバイア自体のサイズとほぼ同じサイズのデ
ィンプルを生成する。金属が電解又は無電解メッキによ
って付着される場合、メッキの等方性性質によって、バ
イアのベースのプレーナ面における銅層と同じ程の時間
でバイアの壁に沿った銅層の厚み付けができる。これ
が、バイア自体のサイズよりも小さなディンプルを生じ
る。極端な場合には、メッキを続けているうちに、結局
は、バイア壁の厚み付けは、バイアスタッドを形成する
ために壁が合体し且つレベルアウトした時の状態にな
る。
【００３８】図１に示されている断面図は、全ての誘電
体及び金属層を平面化することを含むプレーナ処理を仮
定している。基板内のあらゆる配線を支持したり、支持
しなかったりする、ガラスセラミックス又はアルミナ物
質のような基板１４が示されている。図１に示されてい
る例において、基板は配線を支持する。層１３は、薄膜
層内のバイアと基板内のバイアとの間に電気的接続を提
供する金属層（捕獲パッド）を示している。これは、基
板バイアの配置において不確実性を提供する基板バイア
変形（歪み）によって必要とされる。層１３は、一般に
２μ乃至４μの厚さである。バイア１乃至８は、薄膜配
線における種々の層同士の間に垂直方向相互接続を提供
する導電バイアである。誘電体層は、例えば、ポリイミ
ド、ベンゼンシクロブタンなどの有機誘電体ポリマから
成る。層１５、１６、１７、及び１８は、導電層９、１
０、１１、及び１２の間に電気的接続を確実としない誘
電体層である。層９及び１２は、同一層上で電気的に接
触されるＸとＹの導体を備える基準面である。これらの
層内に存在する大量の金属によって、これらの層は電圧
平面として動作し、電流をチップへ供給することができ
る。層１０及び１１はそれぞれ電気的相互接続を供給す
るＸとＹの配線層である。ＸとＹ方向の配線は、必要な
らば、電気的特性に全く影響を与えずに交換されてもよ
い。基準面９及び１２は、配線層１０及び１１と物理的
に密着に近接しているので、これらの面は、配線に対す
るリターンパスとして動作し、これにより配線層１０及
び１１内のワイヤが伝送線路に変換される。
体及び金属層を平面化することを含むプレーナ処理を仮
定している。基板内のあらゆる配線を支持したり、支持
しなかったりする、ガラスセラミックス又はアルミナ物
質のような基板１４が示されている。図１に示されてい
る例において、基板は配線を支持する。層１３は、薄膜
層内のバイアと基板内のバイアとの間に電気的接続を提
供する金属層（捕獲パッド）を示している。これは、基
板バイアの配置において不確実性を提供する基板バイア
変形（歪み）によって必要とされる。層１３は、一般に
２μ乃至４μの厚さである。バイア１乃至８は、薄膜配
線における種々の層同士の間に垂直方向相互接続を提供
する導電バイアである。誘電体層は、例えば、ポリイミ
ド、ベンゼンシクロブタンなどの有機誘電体ポリマから
成る。層１５、１６、１７、及び１８は、導電層９、１
０、１１、及び１２の間に電気的接続を確実としない誘
電体層である。層９及び１２は、同一層上で電気的に接
触されるＸとＹの導体を備える基準面である。これらの
層内に存在する大量の金属によって、これらの層は電圧
平面として動作し、電流をチップへ供給することができ
る。層１０及び１１はそれぞれ電気的相互接続を供給す
るＸとＹの配線層である。ＸとＹ方向の配線は、必要な
らば、電気的特性に全く影響を与えずに交換されてもよ
い。基準面９及び１２は、配線層１０及び１１と物理的
に密着に近接しているので、これらの面は、配線に対す
るリターンパスとして動作し、これにより配線層１０及
び１１内のワイヤが伝送線路に変換される。
【００３９】配線層１０及び１１における伝送線路の電
気的特性は、基準面９及び１２内の導体に対する線路の
物理的位置を変えることによって変更され得る。例え
ば、配線層１０における伝送線路は、容量を低減する一
方でインダクタンスを高め、従って線路のインピーダン
スを高めるため、基準面９及び１２における二つの導体
の間を移動されることができる。当業者は、彼らは皆同
じ電気的構成を見るので、処理がプレーナであり、全て
の線路が同じ電気的特性を有していることを容易に理解
するであろう。これは、プレーナ環境による配線及び基
準面のレイアウトとは無関係に当てはまる。
気的特性は、基準面９及び１２内の導体に対する線路の
物理的位置を変えることによって変更され得る。例え
ば、配線層１０における伝送線路は、容量を低減する一
方でインダクタンスを高め、従って線路のインピーダン
スを高めるため、基準面９及び１２における二つの導体
の間を移動されることができる。当業者は、彼らは皆同
じ電気的構成を見るので、処理がプレーナであり、全て
の線路が同じ電気的特性を有していることを容易に理解
するであろう。これは、プレーナ環境による配線及び基
準面のレイアウトとは無関係に当てはまる。
【００４０】上記のように、バイアは垂直の相互接続を
提供する。例えば、バイア１乃至８は、基板１４と薄膜
構造体の頂部に連結されるチップ（図示されていない）
との間に垂直接続を提供する。これらのバイアは、配線
の方向を変えるために配線層１０及び１１の間にも垂直
接続を提供することができる。図面から理解できるよう
に、処理がプレーナであるので、全てのバイアがスタッ
クされ、従って垂直に位置合わせされる。これにより、
パッケージの全ての部分即ち頂面に位置する全てのチッ
プに対して均一な高さが提供される。プレーナ処理は、
さらにチップを取り付けるための良好な電気的及び機械
的接続面も提供する。従って、プレーナ処理は、あらゆ
るデザインに欠くことのできない以下の二つの限界（重
要な）特性を提供する。
提供する。例えば、バイア１乃至８は、基板１４と薄膜
構造体の頂部に連結されるチップ（図示されていない）
との間に垂直接続を提供する。これらのバイアは、配線
の方向を変えるために配線層１０及び１１の間にも垂直
接続を提供することができる。図面から理解できるよう
に、処理がプレーナであるので、全てのバイアがスタッ
クされ、従って垂直に位置合わせされる。これにより、
パッケージの全ての部分即ち頂面に位置する全てのチッ
プに対して均一な高さが提供される。プレーナ処理は、
さらにチップを取り付けるための良好な電気的及び機械
的接続面も提供する。従って、プレーナ処理は、あらゆ
るデザインに欠くことのできない以下の二つの限界（重
要な）特性を提供する。
【００４１】１．全ての線路は、同一電気的環境の存在
によって同じ電気的特性を有する。
によって同じ電気的特性を有する。
【００４２】２．この構造は、均一な高さを提供し、従
ってチップを取り付けるための良好な電気及び機械的表
面も提供する。
ってチップを取り付けるための良好な電気及び機械的表
面も提供する。
【００４３】図２は、プレーナ処理に対してノンプレー
ナ処理が使用されているという違いを有する図１と同様
の薄膜レイアウトの断面図を示している。このノンプレ
ーナ処理は全てのプレーナ化ステップを除去することを
示唆し、これにより製造コストが減少される。ノンプレ
ーナ処理は、そのコストの減少により業界では明らかに
好ましいとされるアプローチである。プレーナ化ステッ
プは全てのレベルにおいて完全に除去されるので、ノン
プレーナ処理は構造全体において局所的及び大域的非平
面性（non-planarity ）を生成する。
ナ処理が使用されているという違いを有する図１と同様
の薄膜レイアウトの断面図を示している。このノンプレ
ーナ処理は全てのプレーナ化ステップを除去することを
示唆し、これにより製造コストが減少される。ノンプレ
ーナ処理は、そのコストの減少により業界では明らかに
好ましいとされるアプローチである。プレーナ化ステッ
プは全てのレベルにおいて完全に除去されるので、ノン
プレーナ処理は構造全体において局所的及び大域的非平
面性（non-planarity ）を生成する。
【００４４】しかしながら、非平面性は、信頼性の低
下、電気的ばらつき、その他のいくつかの深刻な欠点を
有しており、この内のいくつかが以下に説明されてい
る。
下、電気的ばらつき、その他のいくつかの深刻な欠点を
有しており、この内のいくつかが以下に説明されてい
る。
【００４５】図２に関しては、バイア１９乃至２６が垂
直接続を提供し、参照番号２７及び３０は基準面であ
り、参照番号２８及び２９はそれぞれＸとＹの配線層で
あり、参照番号３１、３２、３３、及び３４は絶縁体層
であり、参照番号１３は捕獲パッド層であり、参照番号
１４は基板である。ノンプレーナ処理は、導電金属バイ
ア１９、２１、２３、及び２５、並びに捕獲パッド２
０、２２、２４、及び２６の不均一な付着によって、バ
イア面にディンプル又はボイドを生成する。これは、ボ
イドの壁上の金属を薄くすること（thinning）によって
生じる開口の可能性を阻止するためにバイアが他のバイ
ア頂部にバイア自体で位置合わせしないように、非スタ
ック形式で強制的にバイアを再配列させる。図２に示さ
れているように、バイア１９、２１、２３、及び２５
は、階段状又は線形の配列で横方向にオフセットされ
る。この技術は、必要だが、以下の三つの問題を生じ
る。
直接続を提供し、参照番号２７及び３０は基準面であ
り、参照番号２８及び２９はそれぞれＸとＹの配線層で
あり、参照番号３１、３２、３３、及び３４は絶縁体層
であり、参照番号１３は捕獲パッド層であり、参照番号
１４は基板である。ノンプレーナ処理は、導電金属バイ
ア１９、２１、２３、及び２５、並びに捕獲パッド２
０、２２、２４、及び２６の不均一な付着によって、バ
イア面にディンプル又はボイドを生成する。これは、ボ
イドの壁上の金属を薄くすること（thinning）によって
生じる開口の可能性を阻止するためにバイアが他のバイ
ア頂部にバイア自体で位置合わせしないように、非スタ
ック形式で強制的にバイアを再配列させる。図２に示さ
れているように、バイア１９、２１、２３、及び２５
は、階段状又は線形の配列で横方向にオフセットされ
る。この技術は、必要だが、以下の三つの問題を生じ
る。
【００４６】ａ）基準面２７及び３０は、配線層２８及
び２９から横方向に変位される。これによって、基準面
内の導体が、配線層内の線路の内のいくつかから横方向
に遠く離間される。図２において、配線層２８における
最初の二つのＸ導体は、その導体の真下の基準面２７
と、リターン電流を支援するために右横方向へ変位され
た頂部基準面３０とを使用する。同様に、配線層２８内
の最後の二つのＸ導体は、その真上にある頂部基準面３
０と、リターン電流を支援するために左横方向へ変位さ
れた底部基準面２７を有する。基準面の物理的近似性
が、線路の電気的特性の大部分を表すので、最初の二つ
のＸ導体、最後の二つのＸ導体、及び中間の四つのＸ導
体は、それらの電気的特性において全体的に異なる。図
２において、均一電気的特性を有する線路が完全に陰影
付けされているのが示されており、且つ可変電気的特性
を有する線路が半分陰影付けされているのが示されてい
る。同様に、Ｙ線路２９も同様の性質を示す。線路の３
０％乃至４０％のみが均一な電気的特性を有し、且つ残
りの６０％乃至７０％が本発明の構造及びレイアウトを
用いた可変電気的特性を有する。これは、ドライバ及び
レシーバが線路ごとにカスタマイズ（調整）されない限
り、当該ドライバ及び当該レシーバが線路に決して完全
整合されることができないので、これは潜在的にモジュ
ールやカードの設計者に深刻な問題を投げ掛けている。
電気的線路のばらつきの理由は、線路を妨害するバイア
によって生じる。
び２９から横方向に変位される。これによって、基準面
内の導体が、配線層内の線路の内のいくつかから横方向
に遠く離間される。図２において、配線層２８における
最初の二つのＸ導体は、その導体の真下の基準面２７
と、リターン電流を支援するために右横方向へ変位され
た頂部基準面３０とを使用する。同様に、配線層２８内
の最後の二つのＸ導体は、その真上にある頂部基準面３
０と、リターン電流を支援するために左横方向へ変位さ
れた底部基準面２７を有する。基準面の物理的近似性
が、線路の電気的特性の大部分を表すので、最初の二つ
のＸ導体、最後の二つのＸ導体、及び中間の四つのＸ導
体は、それらの電気的特性において全体的に異なる。図
２において、均一電気的特性を有する線路が完全に陰影
付けされているのが示されており、且つ可変電気的特性
を有する線路が半分陰影付けされているのが示されてい
る。同様に、Ｙ線路２９も同様の性質を示す。線路の３
０％乃至４０％のみが均一な電気的特性を有し、且つ残
りの６０％乃至７０％が本発明の構造及びレイアウトを
用いた可変電気的特性を有する。これは、ドライバ及び
レシーバが線路ごとにカスタマイズ（調整）されない限
り、当該ドライバ及び当該レシーバが線路に決して完全
整合されることができないので、これは潜在的にモジュ
ールやカードの設計者に深刻な問題を投げ掛けている。
電気的線路のばらつきの理由は、線路を妨害するバイア
によって生じる。
【００４７】ｂ）平面２７及び３０の横方向変位によっ
て、層２８と２９内のいくつかのワイヤがノンプレーナ
処理によって生じたワイヤ長さに沿って山やくぼみを表
すことになる。山やくぼみは、配線長さに沿った容量の
変化により電気的特性にも影響を与える。山やくぼみは
さらに、選択されたポイント、例えば、Ｘワイヤ２８が
基準面２７内のホールを横切る時、ポリイミドの薄化に
よってレベル間短絡を生じる恐れがある。
て、層２８と２９内のいくつかのワイヤがノンプレーナ
処理によって生じたワイヤ長さに沿って山やくぼみを表
すことになる。山やくぼみは、配線長さに沿った容量の
変化により電気的特性にも影響を与える。山やくぼみは
さらに、選択されたポイント、例えば、Ｘワイヤ２８が
基準面２７内のホールを横切る時、ポリイミドの薄化に
よってレベル間短絡を生じる恐れがある。
【００４８】ｃ）非平面性及びバイア構造体によって、
チップとの垂直接続を提供するバイア１９、２１、２
３、及び２５並びに捕獲パッド２０、２２、２４、及び
２６が、固有の山やくぼみを有する局所的及び大域的ノ
ンプレーナ頂面を生成することになる。表面における均
一性の欠如によりチップを頂面に取り付ける時に深刻な
問題が生じることになる。それはまた、ほんの小さな金
属の接触が、最終的には、チップからバイアのインター
フェースにおけるバイア電流全体を支援することになる
こともあるので、全体的な信頼性に影響を与える。従っ
て、ノンプレーナ処理は製造が簡単であり且つ廉価であ
るが、図１のプレーナ処理と比較した時、全体の構造は
多くの否定的な特徴を有しており、それゆえ有用且つ効
果的に使用されることができない。
チップとの垂直接続を提供するバイア１９、２１、２
３、及び２５並びに捕獲パッド２０、２２、２４、及び
２６が、固有の山やくぼみを有する局所的及び大域的ノ
ンプレーナ頂面を生成することになる。表面における均
一性の欠如によりチップを頂面に取り付ける時に深刻な
問題が生じることになる。それはまた、ほんの小さな金
属の接触が、最終的には、チップからバイアのインター
フェースにおけるバイア電流全体を支援することになる
こともあるので、全体的な信頼性に影響を与える。従っ
て、ノンプレーナ処理は製造が簡単であり且つ廉価であ
るが、図１のプレーナ処理と比較した時、全体の構造は
多くの否定的な特徴を有しており、それゆえ有用且つ効
果的に使用されることができない。
【００４９】本発明は、プレーナ処理の全ての機能（特
徴）、即ち電気、機械、及び信頼性の全ての特性を含む
構造体を生成するためにノンプレーナ処理を利用する。
徴）、即ち電気、機械、及び信頼性の全ての特性を含む
構造体を生成するためにノンプレーナ処理を利用する。
【００５０】本発明の構造は、図３、４、５、６、及び
７と組み合わされて説明された時、最も良く理解されよ
う。
７と組み合わされて説明された時、最も良く理解されよ
う。
【００５１】図３に関しては、本発明による構造の断面
図が示されている。薄膜構造体は、図２において使用さ
れた処理のようなノンプレーナ処理を用いて製造され
る。図３には、基板１４、捕獲パッド１３、導体バイア
１９、２１、２３、及び２５、捕獲パッド２０、２２、
２４、及び２６、基準面２７及び３０、ＸとＹの配線層
２８及び２９の各々、並びに絶縁体３１、３２、３３、
及び３４が示されている。本発明の構造の種々の部分に
よって実行される機能は、図１及び図２と同じである。
図２におけるように、ノンプレーナ処理の使用は、製造
中の不均一メッキによりバイアの表面にディンプル（へ
こみ）を生成する。それゆえ、バイアは互いからスタッ
ガされなければならない（互い違いにされなければなら
ない）。図３の構造は、以下に特徴付けされるバイア構
造体を提供するため、垂直のノンスタッキング方法（非
線形配列）と結合された２次元スタッガリング方式（ス
キーマ）を各層において使用する。
図が示されている。薄膜構造体は、図２において使用さ
れた処理のようなノンプレーナ処理を用いて製造され
る。図３には、基板１４、捕獲パッド１３、導体バイア
１９、２１、２３、及び２５、捕獲パッド２０、２２、
２４、及び２６、基準面２７及び３０、ＸとＹの配線層
２８及び２９の各々、並びに絶縁体３１、３２、３３、
及び３４が示されている。本発明の構造の種々の部分に
よって実行される機能は、図１及び図２と同じである。
図２におけるように、ノンプレーナ処理の使用は、製造
中の不均一メッキによりバイアの表面にディンプル（へ
こみ）を生成する。それゆえ、バイアは互いからスタッ
ガされなければならない（互い違いにされなければなら
ない）。図３の構造は、以下に特徴付けされるバイア構
造体を提供するため、垂直のノンスタッキング方法（非
線形配列）と結合された２次元スタッガリング方式（ス
キーマ）を各層において使用する。
【００５２】ｉ）このバイア構造体は、配線面２８及び
２９並びに基準面２７及び３０のそれぞれと干渉しな
い。これは、均一電気的特性を確実とする基準面に対し
て線路の横方向変位を全く生じない。従って、層２８及
び２９における全ての配線線路は、同じ電気的環境と同
じ電気的特性を有する。この特徴は、いかなる線路もワ
イヤも内部に有さない垂直チャネル内にバイアを全体的
に含ませることによって達成される。
２９並びに基準面２７及び３０のそれぞれと干渉しな
い。これは、均一電気的特性を確実とする基準面に対し
て線路の横方向変位を全く生じない。従って、層２８及
び２９における全ての配線線路は、同じ電気的環境と同
じ電気的特性を有する。この特徴は、いかなる線路もワ
イヤも内部に有さない垂直チャネル内にバイアを全体的
に含ませることによって達成される。
【００５３】ii）この構造は、参照番号１９、２１、２
３、及び２５を有する全てのバイアに対する均一な高さ
を提供し、これにより頂面における大域の非平面性を除
去する。これは、チップを取り付けるための均一な電気
的及び機械的表面を生成する。
３、及び２５を有する全てのバイアに対する均一な高さ
を提供し、これにより頂面における大域の非平面性を除
去する。これは、チップを取り付けるための均一な電気
的及び機械的表面を生成する。
【００５４】図３は、基準平面２７及び３０内の対応す
る導体をオーバラップするＸとＹの層における全てのワ
イヤをさらに強調する。誘電体層３２及び３４によって
分離された導電層２８及び２７並びに２９及び３０の完
全なオーバーラップによって、ワイヤは基準面において
対応するリターン導体に常に従う（又はその反対）。従
って、誘電体はワイヤと基準面の間に均一厚さを保つ。
この技術は、誘電体を薄くすることによって生じるレベ
ル間短絡を減少させ、さらにワイヤレングスに沿った均
一な容量によって線路の電気的特性を一定に維持する。
これによって、本発明は、ノンプレーナ処理の欠点を除
去し、且つプレーナ処理と同じ特性を有する配線構造体
を生成する。
る導体をオーバラップするＸとＹの層における全てのワ
イヤをさらに強調する。誘電体層３２及び３４によって
分離された導電層２８及び２７並びに２９及び３０の完
全なオーバーラップによって、ワイヤは基準面において
対応するリターン導体に常に従う（又はその反対）。従
って、誘電体はワイヤと基準面の間に均一厚さを保つ。
この技術は、誘電体を薄くすることによって生じるレベ
ル間短絡を減少させ、さらにワイヤレングスに沿った均
一な容量によって線路の電気的特性を一定に維持する。
これによって、本発明は、ノンプレーナ処理の欠点を除
去し、且つプレーナ処理と同じ特性を有する配線構造体
を生成する。
【００５５】バイア構造体の正確な詳細は以下に説明さ
れる。
れる。
【００５６】図４は、基板バイアを頂面のチップと接続
するバイアスタッガリング方式を示す。この方法は、電
流をチップへ供給する電圧バイアに特に関する。同様の
方式が信号バイアに対して後で説明される。図４におい
ては、捕獲パッド層１３が基板バイアを薄膜バイア１９
に接続する基板１４（図示されてない）上に形成され
る。捕獲パッド層は一般にサブエッチング処理を用いて
形成され、且つ一般に２乃至４μの厚さであり、最悪ケ
ースの許容差に基づく基板バイアを捕獲するのに充分な
程大きい。二つの導電バイア１９は、捕獲パッド１３と
その上の捕獲パッド２０の間で垂直に接触する。図示さ
れているように、ディンプル（へこみ）又はくぼみはノ
ンプレーナ処理による二つのバイアの表面に形成され
る。捕獲パッド２０が、図３の底部基準面２７と同じ層
上のバイアの頂面へ付着される。捕獲パッド２０は、捕
獲パッド１３と同じサイズが又はそれより大きくても小
さくてもよい。これは、捕獲パッド２０が、バイア１９
が捕獲パッド２０と一致する部分を除いたオーバーラッ
プ領域内に平面性を提供する捕獲パッド１３を全体的に
又は部分的にオーバーラップするので特に重要である。
形成されるディンプル又はくぼみによって、バイア２１
の次のセットは、これらがバイア１９のディンプルの頂
部に位置合わせされないように、バイア１９に対して横
方向に変位される。同時にバイア２１は捕獲パッド２０
の領域内に配置される。バイア２１は捕獲パッド２０と
２２の間に垂直な接触を提供する。捕獲パッド２２は、
捕獲パッド２０を完全にオーバーラップし、且つバイア
２１によって形成されるディンプルにおける領域を除く
オーバーラップ領域に平面性を生成するように付着され
る。同様の配列（構成）がバイア２３、２５及び捕獲パ
ッド２４及び２６にも使用される。本発明の配列を使っ
て、捕獲パッド２６の表面は、その下の水平捕獲パッド
２０、２２、及び２４を有する全ての領域内で平面（プ
レーナ）である。捕獲パッド２６もやはり表面にバイア
２５によって形成されたディンプルを有する。バイア３
５の次のセットはまた横方向へ変位され、且つチップを
取り付けるためのマイクロソケットを示す大きなパッド
３６がバイア３５の上に形成される。本発明のバイア配
列によれば、処理はノンプレーナであるが、マイクロソ
ケット位置における大きなパッド３６はプレーナであ
り、従ってこの配列はチップを取り付けるための均一な
表面を提供する。好ましい実施例においては、電流共用
によって信頼性を高めるために二つのバイアが各バイア
レベルで提供される。これは、冗長性がバイア開口に対
する歩留りを増すことによって処理を堅牢（ロバスト）
にするので、特に重要である。必要であれば、一つの大
きなバイアが各バイアレベルにおいて提供されることが
でき、且つ同様の配列が使用されることができる。図４
において、捕獲パッド２０が捕獲パッド２６より大きい
ことが示されている。これは捕獲パッド２０が底部基準
面２７と横方向に接続されるからである。これによっ
て、図４に示されているバイア配列は、冗長性が処理を
より堅牢にするために使用される電圧バイアを示してい
る。バイアの冗長性は、信号バイアによって搬送される
小さな電流のために信号バイアには必要とされない。従
って、二つのバイアは、以下に示される信号バイアのた
めの捕獲パッド２２及び２４上に物理的に接続される必
要はなく、従って配線性が高まる。頂部基準面と接続さ
れている捕獲パッド２６を有する同様の電圧バイア配列
（捕獲パッド２６が捕獲パッド２０よりも大きい）は基
準面３０に対する異なる電圧レベルのために使用される
ことができる。
するバイアスタッガリング方式を示す。この方法は、電
流をチップへ供給する電圧バイアに特に関する。同様の
方式が信号バイアに対して後で説明される。図４におい
ては、捕獲パッド層１３が基板バイアを薄膜バイア１９
に接続する基板１４（図示されてない）上に形成され
る。捕獲パッド層は一般にサブエッチング処理を用いて
形成され、且つ一般に２乃至４μの厚さであり、最悪ケ
ースの許容差に基づく基板バイアを捕獲するのに充分な
程大きい。二つの導電バイア１９は、捕獲パッド１３と
その上の捕獲パッド２０の間で垂直に接触する。図示さ
れているように、ディンプル（へこみ）又はくぼみはノ
ンプレーナ処理による二つのバイアの表面に形成され
る。捕獲パッド２０が、図３の底部基準面２７と同じ層
上のバイアの頂面へ付着される。捕獲パッド２０は、捕
獲パッド１３と同じサイズが又はそれより大きくても小
さくてもよい。これは、捕獲パッド２０が、バイア１９
が捕獲パッド２０と一致する部分を除いたオーバーラッ
プ領域内に平面性を提供する捕獲パッド１３を全体的に
又は部分的にオーバーラップするので特に重要である。
形成されるディンプル又はくぼみによって、バイア２１
の次のセットは、これらがバイア１９のディンプルの頂
部に位置合わせされないように、バイア１９に対して横
方向に変位される。同時にバイア２１は捕獲パッド２０
の領域内に配置される。バイア２１は捕獲パッド２０と
２２の間に垂直な接触を提供する。捕獲パッド２２は、
捕獲パッド２０を完全にオーバーラップし、且つバイア
２１によって形成されるディンプルにおける領域を除く
オーバーラップ領域に平面性を生成するように付着され
る。同様の配列（構成）がバイア２３、２５及び捕獲パ
ッド２４及び２６にも使用される。本発明の配列を使っ
て、捕獲パッド２６の表面は、その下の水平捕獲パッド
２０、２２、及び２４を有する全ての領域内で平面（プ
レーナ）である。捕獲パッド２６もやはり表面にバイア
２５によって形成されたディンプルを有する。バイア３
５の次のセットはまた横方向へ変位され、且つチップを
取り付けるためのマイクロソケットを示す大きなパッド
３６がバイア３５の上に形成される。本発明のバイア配
列によれば、処理はノンプレーナであるが、マイクロソ
ケット位置における大きなパッド３６はプレーナであ
り、従ってこの配列はチップを取り付けるための均一な
表面を提供する。好ましい実施例においては、電流共用
によって信頼性を高めるために二つのバイアが各バイア
レベルで提供される。これは、冗長性がバイア開口に対
する歩留りを増すことによって処理を堅牢（ロバスト）
にするので、特に重要である。必要であれば、一つの大
きなバイアが各バイアレベルにおいて提供されることが
でき、且つ同様の配列が使用されることができる。図４
において、捕獲パッド２０が捕獲パッド２６より大きい
ことが示されている。これは捕獲パッド２０が底部基準
面２７と横方向に接続されるからである。これによっ
て、図４に示されているバイア配列は、冗長性が処理を
より堅牢にするために使用される電圧バイアを示してい
る。バイアの冗長性は、信号バイアによって搬送される
小さな電流のために信号バイアには必要とされない。従
って、二つのバイアは、以下に示される信号バイアのた
めの捕獲パッド２２及び２４上に物理的に接続される必
要はなく、従って配線性が高まる。頂部基準面と接続さ
れている捕獲パッド２６を有する同様の電圧バイア配列
（捕獲パッド２６が捕獲パッド２０よりも大きい）は基
準面３０に対する異なる電圧レベルのために使用される
ことができる。
【００５７】図５において信号貫通バイアのためのバイ
ア配列が示されている。バイア配列の基本原理は図４と
類似している。しかしながら、その違いはこれらの二つ
のバイアが捕獲パッド２２、２２’及び２４、２４’上
で電気的に分離されていることである。上記のように、
捕獲パッドはその下の捕獲パッドに常にオーバラップし
ており、これにより平面性を確実とする。図５におい
て、バイア２１、２３、及び２５はプログラマブルであ
り、且つ配線に基づいて形成されてもよいし形成されな
くてもよい。捕獲パッド２２、２４及びバイア２３は、
配線方向をＸからＹへ、ＹからＸへ、変更するための変
換層として使用される。配線の方向を変更するためのバ
イア配列の使用の例が図６に示されている。図面におい
て、バイア２５は形成されていない（プログラマブルで
ない）、これによってマイクロソケットとの接続は捕獲
パッド２４といかなる接続をも有さない。Ｘ上のワイヤ
は捕獲パッド２２と接続し、バイア２３を介して捕獲パ
ッド２４ヘ変換し（移り）、Ｙ方向にワイヤと接続し、
次いでＸ、Ｙの配線の他の交差点に位置するインタース
ティシャルバイアによって異なるチャネル内のＸワイヤ
へ降りる。同様の概念が、Ｙワイヤが捕獲パッド２４と
接続し、インタスティシャルバイア（図６に示されてい
る）を介して異なるチャネル内のＸ又はＹワイヤと接続
することができるバイア２３を介して捕獲パッド２２へ
変換する（移る）ように使用されることができる。従っ
て、信号位置における２セットのバイアは、方向変換器
として使用されることができ、これにより配線性がかな
り高められる。一方、信頼性が最重要ファクタであり、
且つ配線性が問題でない場合、図４における冗長バイア
配列が使用され得るが、捕獲パッド２０及び２６が基準
面と接続されないという違いはある。
ア配列が示されている。バイア配列の基本原理は図４と
類似している。しかしながら、その違いはこれらの二つ
のバイアが捕獲パッド２２、２２’及び２４、２４’上
で電気的に分離されていることである。上記のように、
捕獲パッドはその下の捕獲パッドに常にオーバラップし
ており、これにより平面性を確実とする。図５におい
て、バイア２１、２３、及び２５はプログラマブルであ
り、且つ配線に基づいて形成されてもよいし形成されな
くてもよい。捕獲パッド２２、２４及びバイア２３は、
配線方向をＸからＹへ、ＹからＸへ、変更するための変
換層として使用される。配線の方向を変更するためのバ
イア配列の使用の例が図６に示されている。図面におい
て、バイア２５は形成されていない（プログラマブルで
ない）、これによってマイクロソケットとの接続は捕獲
パッド２４といかなる接続をも有さない。Ｘ上のワイヤ
は捕獲パッド２２と接続し、バイア２３を介して捕獲パ
ッド２４ヘ変換し（移り）、Ｙ方向にワイヤと接続し、
次いでＸ、Ｙの配線の他の交差点に位置するインタース
ティシャルバイアによって異なるチャネル内のＸワイヤ
へ降りる。同様の概念が、Ｙワイヤが捕獲パッド２４と
接続し、インタスティシャルバイア（図６に示されてい
る）を介して異なるチャネル内のＸ又はＹワイヤと接続
することができるバイア２３を介して捕獲パッド２２へ
変換する（移る）ように使用されることができる。従っ
て、信号位置における２セットのバイアは、方向変換器
として使用されることができ、これにより配線性がかな
り高められる。一方、信頼性が最重要ファクタであり、
且つ配線性が問題でない場合、図４における冗長バイア
配列が使用され得るが、捕獲パッド２０及び２６が基準
面と接続されないという違いはある。
【００５８】横方向に変位した垂直な列（コラム、柱）
の概念に基づいたバイア配列は、以下の三つの基本的な
使用法を有している。
の概念に基づいたバイア配列は、以下の三つの基本的な
使用法を有している。
【００５９】ａ）貫通バイアは空間の垂直な列内に生
じ、且つ（信号バイアスにＸ、Ｙ変換機構が使用されな
い限り）この領域内にいかなるＸ、Ｙワイヤをも有さな
い。従ってバイアは、図１のプレーナ処理におけるよう
に線路を妨害しない。
じ、且つ（信号バイアスにＸ、Ｙ変換機構が使用されな
い限り）この領域内にいかなるＸ、Ｙワイヤをも有さな
い。従ってバイアは、図１のプレーナ処理におけるよう
に線路を妨害しない。
【００６０】ｂ）バイア配列によって、大きなパッド３
６（図４）は平面（プレーナ）であり、且つプレーナ処
理におけるようにチップ取付けのために清浄な電気的表
面を提供する。
６（図４）は平面（プレーナ）であり、且つプレーナ処
理におけるようにチップ取付けのために清浄な電気的表
面を提供する。
【００６１】ｃ）バイア位置におけるＸ及びＹのトラン
スレータ（変換器）は、配線性を高め、従って接続性も
高める。
スレータ（変換器）は、配線性を高め、従って接続性も
高める。
【００６２】好ましい配線レイアウトが図７に示されて
いる。底部基準面２７は、チップと接続するために貫通
バイアスに提供された開口と電気的に接触される一連の
ＸとＹの導体を備える。この方式は、熱サイクルに対す
るポリマーのガス抜けにより処理観点から要求される。
ソリッド（中実）平面は、薄膜材料のガス抜けが金属に
膨れや破壊を生じさせるので、基準面２７及び３０のた
めに使用されることはできない。Ｘの配線層２８は、ワ
イヤが基準面２７の対応するＸ導体にオーバーラップす
るように付着される。好ましい実施例においては、基準
面２７の導体はＸ配線層２８におけるワイヤよりも幅が
広い。このオーバーラップ方式は、均一な誘電体層が、
Ｘワイヤと基準面２７の対応する導体の間に常に存在す
ることを確実とし、これによりワイヤ長さに沿って同じ
容量を保持することができる。配線層２９が次に付着さ
れ、基準層３０が次にＸワイヤ２８及びＹワイヤ２９と
オーバーラップするＸとＹの導体によって形成される。
この方法を用いて、頂部基準面３０は常に対応するＹワ
イヤ２９に従い、これによってワイヤ長さに沿って同じ
容量を保持することができる。Ｙ配線層２９が基準面２
７に対して山とくぼみを有し、基準面３０がＸ配線層２
８に対して山とくぼみを有しているが、基準面２７及び
３０は遠く隔てられており、これにより線路の電気的特
性に殆ど影響を与えない。さらに、山とくぼみは存在す
るが、全ての線路が同じ電気的特性を有している。完全
にシールドされた配線層２８及び２９上のＸ及びＹワイ
ヤを有する基準面２７及び３０に対して図７に示されて
いるように並列メッシュレイアウトを使用することによ
って、高速信号を伝搬するための均一な電気的環境を提
供する。従って、ノンプレーナ構造体における伝送線路
は、プレーナ構造体における線路と同じ電気的特性を有
する。
いる。底部基準面２７は、チップと接続するために貫通
バイアスに提供された開口と電気的に接触される一連の
ＸとＹの導体を備える。この方式は、熱サイクルに対す
るポリマーのガス抜けにより処理観点から要求される。
ソリッド（中実）平面は、薄膜材料のガス抜けが金属に
膨れや破壊を生じさせるので、基準面２７及び３０のた
めに使用されることはできない。Ｘの配線層２８は、ワ
イヤが基準面２７の対応するＸ導体にオーバーラップす
るように付着される。好ましい実施例においては、基準
面２７の導体はＸ配線層２８におけるワイヤよりも幅が
広い。このオーバーラップ方式は、均一な誘電体層が、
Ｘワイヤと基準面２７の対応する導体の間に常に存在す
ることを確実とし、これによりワイヤ長さに沿って同じ
容量を保持することができる。配線層２９が次に付着さ
れ、基準層３０が次にＸワイヤ２８及びＹワイヤ２９と
オーバーラップするＸとＹの導体によって形成される。
この方法を用いて、頂部基準面３０は常に対応するＹワ
イヤ２９に従い、これによってワイヤ長さに沿って同じ
容量を保持することができる。Ｙ配線層２９が基準面２
７に対して山とくぼみを有し、基準面３０がＸ配線層２
８に対して山とくぼみを有しているが、基準面２７及び
３０は遠く隔てられており、これにより線路の電気的特
性に殆ど影響を与えない。さらに、山とくぼみは存在す
るが、全ての線路が同じ電気的特性を有している。完全
にシールドされた配線層２８及び２９上のＸ及びＹワイ
ヤを有する基準面２７及び３０に対して図７に示されて
いるように並列メッシュレイアウトを使用することによ
って、高速信号を伝搬するための均一な電気的環境を提
供する。従って、ノンプレーナ構造体における伝送線路
は、プレーナ構造体における線路と同じ電気的特性を有
する。
【００６３】上記の説明によれば、構造体はプレーナ処
理の全ての機能（特徴）を有するノンプレーナ処理を用
いて作成されている。
理の全ての機能（特徴）を有するノンプレーナ処理を用
いて作成されている。
【００６４】本発明に記述されている構造は、互いに真
上にある薄膜の多平面ペアを組み立てるために使用され
ることができる。薄膜構造体の頂部層は、頂部バイアの
均一な高さによって簡単にプレーナ化されることがで
き、本発明の明細書に記載されている同様のレイアウト
を用いて多層が組み立てられ得る。本発明のレイアウト
によれば、二つの平面ペアにおける電気的特性は一致し
ている。これによって多平面ペアが、平面ペア当たり一
つだけのプレーナ化ステップを導入することによって組
み立てられることができる。
上にある薄膜の多平面ペアを組み立てるために使用され
ることができる。薄膜構造体の頂部層は、頂部バイアの
均一な高さによって簡単にプレーナ化されることがで
き、本発明の明細書に記載されている同様のレイアウト
を用いて多層が組み立てられ得る。本発明のレイアウト
によれば、二つの平面ペアにおける電気的特性は一致し
ている。これによって多平面ペアが、平面ペア当たり一
つだけのプレーナ化ステップを導入することによって組
み立てられることができる。
【００６５】
【発明の効果】本発明は、ノンプレーナ環境において均
一なレイアウトを生成する最適バイア構造体を提供す
る。
一なレイアウトを生成する最適バイア構造体を提供す
る。
【００６６】
【図１】プレーナ薄膜処理を用いたスタックされたバイ
アの従来の技術の配列の断面を概略的に示す図である。
アの従来の技術の配列の断面を概略的に示す図である。
【図２】ノンプレーナ処理に基づくバイアの従来の技術
の配列の断面を概略的に示す図である。
の配列の断面を概略的に示す図である。
【図３】本発明の好ましい実施例によるノンプレーナ環
境においてバイアの配列の断面を概略的に示す図であ
る。
境においてバイアの配列の断面を概略的に示す図であ
る。
【図４】頂面に配置されたチップへ基板バイアを接続す
るバイアスタッガリング技術を示す図である。
るバイアスタッガリング技術を示す図である。
【図５】本発明による、線路をＸ層、Ｙ層、及び頂部メ
ッシュ層へ結合するスパイラルバイア接続の３次元表示
を示す図である。
ッシュ層へ結合するスパイラルバイア接続の３次元表示
を示す図である。
【図６】種々の層における線路がインタスティシャルバ
イアの使用により方向を変える方法を示す図５と同じ配
列を示す斜視図である。
イアの使用により方向を変える方法を示す図５と同じ配
列を示す斜視図である。
【図７】本発明のレイアウトに関して使用されるメッシ
ュ平面の実施例を示す図である。
ュ平面の実施例を示す図である。
１３ 捕獲パッド １４ 基板 １９、２１、２３、２５ 導体バイア ２０、２２、２４、２６ 捕獲パッド ２７、３０ 基準面 ２８、２９ ＸとＹの配線層 ３１、３２、３３、及び３４ 誘電体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ アレキサンダー マクドナル ド アメリカ合衆国12550、ニューヨーク州ニ ューバーロウ、モナーク ドライヴ 53 (72)発明者 ケシャヴ プラサド アメリカ合衆国12601、ニューヨーク州パ キプシ、ハドソン ハーバー 1201 (72)発明者 ゴードン ジャイ ロビンズ アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ フォールズ、ロスィー ロ ード ロード ナンバー７ (72)発明者 マドハヴァン スワミナサン アメリカ合衆国12550、ニューヨーク州ニ ューバーロウ、ウイリアムズバーロウ ド ライヴ ９
Claims (19)
- 【請求項１】 薄膜構造体におけるバイアの配列であっ
て、 互いの層の頂部にスタックされた複数の薄膜層であっ
て、前記層の各々が導電パターンと複数のバイアを有し
ており、前記バイアが前記層の内の一つの導電パターン
と前記層の内の他の一つの導電パターンの間に接続を提
供する前記複数の薄膜層と、 前記層の内の一つにおける前記バイアの内の少なくとも
一つが、他の層内の少なくとも一つのバイアからオフセ
ットしており且つ前記他の層内の少なくとも一つのバイ
アと電気的に接触していることと、 非線形配列内にスタックされる複数の前記接触バイア
と、 を備える薄膜構造体におけるバイア配列。 - 【請求項２】 前記複数の前記接触バイアが螺旋を形成
するように配列される請求項１に記載のバイア配列。 - 【請求項３】 前記複数の接触バイアが、前記接触バイ
ア同士の間に電流共用を達成するため、前記各接触バイ
ア毎に複数のパスを提供する複数のスパイラルを形成す
る請求項１のバイア配列。 - 【請求項４】 薄膜構造体におけるバイアの配列であっ
て、 複数のスタックされた薄膜層であって、前記層の各々が
導電パターンと複数のバイアを有しており、前記バイア
が前記層の内の一つにおける導電パターンと前記層の内
の他の一つの導電パターンの間に接続を提供する前記複
数のスタックされた薄膜層と、 前記層の内の一つにおける前記バイアの内の少なくとも
一つが、他の層内の少なくとも一つのバイアからオフセ
ットしており且つ前記他の層内の少なくとも一つのバイ
アと電気的に接触していることと、 前記各層において、前記複数の接触バイアが非線形配列
に位置決めされることと、 を備える薄膜構造体におけるバイア配列。 - 【請求項５】 ノンプレーナ薄膜構造体におけるバイア
の配列であって、 互いの層の頂部にスタックされた複数の薄膜層であっ
て、導電パターンと複数のバイアを有しており、前記バ
イアが前記層の内の一つにおける導電パターンと前記層
の内の他の一つにおける導電パターンとの間に接続を提
供する前記複数の薄膜層と、 複数の前記バイアが一つの表面にディンプルをそれぞれ
有しており、これによってノンプレーナ環境を生成する
ことと、 前記層の内の一つにおける前記複数のバイアの内の少な
くとも一つが、他の層内の少なくとも一つのバイアから
オフセットしており且つ前記他の層内の少なくとも一つ
のバイアと電気的に接触していることと、 を備えるノンプレーナ薄膜構造体におけるバイア配列。 - 【請求項６】 複数の前記接触バイアが非線形配列にス
タックされる請求項５に記載のバイア配列。 - 【請求項７】 前記複数の接触バイアが螺旋を形成する
請求項６に記載のバイア配列。 - 【請求項８】 前記複数の接触バイアが、前記接触バイ
ア同士の間の電流共用を達成するため、前記接触バイア
毎に複数のパスを提供する複数のスパイラルを形成する
請求項６に記載のバイア配列。 - 【請求項９】 前記スタックされた層の最頂部の上に配
置された誘電体層をさらに備え、 前記誘電体層が平面化されていることよりなる請求項５
に記載のバイア配列。 - 【請求項１０】 前記平面化された誘電体層の上に配置
された複数の薄膜層であって、前記層の各々が導電パタ
ーンと複数のバイアを有しており、前記バイアが前記層
の内の一つにおける導電パターンと前記層の内の他の一
つにおける導電パターンの間に接続を提供する前記複数
の薄膜層と、 前記層の内の一つにおける前記バイアの内の少なくとも
一つが他の層内の少なくとも一つのバイアからオフセッ
トしており、且つ前記他の層内の少なくとも一つのバイ
アと電気的に接触していることと、 前記各層において、前記複数の接触バイアが非線形配列
に位置決めされていることと、 をさらに備える請求項９に記載のバイア配列。 - 【請求項１１】 ノンプレーナ薄膜構造体におけるバイ
アの配列であって、 基板と、 電気的接続線路を有する前記基板の頂部の少なくとも一
つの配線層と、 電力を供給し且つリターン電気パスを伝送線路へ提供す
ることによって前記接続線路を前記伝送線路へ変換する
ため、前記少なくとも一つの薄膜層に隣接する少なくと
も一つの基準層と、 前記層の内の一つにおける前記接続線路と前記層の内の
他の一つにおける前記線路の間に電気的パスを提供する
ため、及び前記基準層の内の一つから前記構造体の頂部
に配置された端子金属へ電気的パスを供給するための、
前記各層内の複数のバイアと、 を備え、 前記層の内の一つにおける前記バイアの内の少なくとも
一つが、他の層における少なくとも一つのバイアからオ
フセットしており、且つ前記他の層における少なくとも
一つのバイアと電気的に接触しており、 前記各層において前記複数の接触バイアが非線形配列に
位置決めされていることよりなるノンプレーナ薄膜構造
体におけるバイア配列。 - 【請求項１２】 複数の前記バイアが表面にディンプル
を有しており、これによってノンプレーナ環境を生成す
る請求項１１に記載のバイア配列。 - 【請求項１３】 前記少なくとも一つの基準層が直交配
列に配置された導体をさらに備える請求項１１に記載の
バイア配列。 - 【請求項１４】 前記少なくとも一つの配線層内の前記
接続線路が、前記少なくとも一つの配線層内の前記接続
線路と前記少なくとも一つの基準面内の前記接続線路の
間に電気的シールドを提供し且つ均一分離を保持するた
め、前記基準層内の前記導電線路の内の対応する一つの
真上にある請求項１１に記載のバイア配列。 - 【請求項１５】 前記複数の接触バイアが螺旋を形成す
る請求項１１に記載のバイア配列。 - 【請求項１６】 前記複数の相互接続されたバイアが、
前記少なくとも一つの基準層から、前記構造の上面に取
り付けられたチップへの電気的パスを提供する請求項１
１に記載のバイア配列。 - 【請求項１７】 前記相互接続線路がチップ内電気的接
続とチップ間電気的接続を提供する請求項１１に記載の
バイア配列。 - 【請求項１８】 前記複数の接触バイアが、前記接触バ
イア同士の間に電流共用を達成するため、前記接触バイ
ア毎に複数のパスを提供する複数のスパイラルを形成す
る請求項１１に記載のバイア配列。 - 【請求項１９】 前記複数のバイアが、前記層の内の一
つにおける前記接続線路と前記層の内の一つにおける前
記線路の間に電気的パスを提供し、且つ前記基準層の内
の一つから前記構造の頂部に配置された端子金属へ電気
的パスを提供する請求項１２に記載のバイア配列。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US65385 | 1993-05-24 | ||
| US065385 | 1993-05-24 | ||
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