JPH0685106A - ハイブリッド半導体モジュール - Google Patents
ハイブリッド半導体モジュールInfo
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Abstract
(57)【要約】
【目的】 同じ平面の組に含まれ、２つの抵抗レベルを
有する信号配線であり、同一の特性インピーダンスを有
し、許容結合ノイズに関する制約を満たす信号配線を備
えたセラミック薄膜半導体モジュール・パッケージの構
造を提供する。 【構成】 パッケージ１０はセラミック・ベースと薄膜
モジュールとを含んでいる。低抵抗（幅の広い配線）お
よび高抵抗（幅の狭い配線）のＸ−Ｙ薄膜伝送配線の両
方を、必要最小限の数の薄膜層を有するハイブリッド・
モジュールの薄膜層に設ける。信号配線の基準は薄膜グ
ランド平面とし、再分配配線を、最上面の層と、標準化
層のＸ−Ｙ配線の下とに設ける。
有する信号配線であり、同一の特性インピーダンスを有
し、許容結合ノイズに関する制約を満たす信号配線を備
えたセラミック薄膜半導体モジュール・パッケージの構
造を提供する。 【構成】 パッケージ１０はセラミック・ベースと薄膜
モジュールとを含んでいる。低抵抗（幅の広い配線）お
よび高抵抗（幅の狭い配線）のＸ−Ｙ薄膜伝送配線の両
方を、必要最小限の数の薄膜層を有するハイブリッド・
モジュールの薄膜層に設ける。信号配線の基準は薄膜グ
ランド平面とし、再分配配線を、最上面の層と、標準化
層のＸ−Ｙ配線の下とに設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体パッケージ構造に
関し、特にハイブリッド・モジュール構造体内に信号配
線を有するモジュール・パッケージに関するものであ
る。
関し、特にハイブリッド・モジュール構造体内に信号配
線を有するモジュール・パッケージに関するものであ
る。
【０００２】
【従来の技術】以下の代表的刊行物に、半導体パッケー
ジ構造体の一般的な分野について記述されている。
ジ構造体の一般的な分野について記述されている。
【０００３】米国特許第４，３２２，７７８号明細
書（”高性能半導体パッケージ組み立て”、Ｂａｒｂｏ
ｕｒほか、１９８２年５月３０日）には、信号配線、外
部接続および外部電源接続を有する多層基板を備えた複
数の集積回路デバイスを、相互に接続するための改良さ
れた高性能半導体パッケージ組み立てについて記述され
ている。そこでは、複数の集積回路半導体デバイスは、
基板の最上面に、電気的接続関係を有して支持されてい
る。所定の電源接続からデバイスに電源を供給する電源
分配システムが改良点であり、上記電源接続は、スイッ
チイングノイズを減少させるため低い入力インピーダン
スの並列導波面を含む放射状導波構造を有している。導
波面は、信号ファンアウト配線と内部配線冶金との間に
位置し、複数のデバイスすべてに共通に接続されてい
る。
書（”高性能半導体パッケージ組み立て”、Ｂａｒｂｏ
ｕｒほか、１９８２年５月３０日）には、信号配線、外
部接続および外部電源接続を有する多層基板を備えた複
数の集積回路デバイスを、相互に接続するための改良さ
れた高性能半導体パッケージ組み立てについて記述され
ている。そこでは、複数の集積回路半導体デバイスは、
基板の最上面に、電気的接続関係を有して支持されてい
る。所定の電源接続からデバイスに電源を供給する電源
分配システムが改良点であり、上記電源接続は、スイッ
チイングノイズを減少させるため低い入力インピーダン
スの並列導波面を含む放射状導波構造を有している。導
波面は、信号ファンアウト配線と内部配線冶金との間に
位置し、複数のデバイスすべてに共通に接続されてい
る。
【０００４】米国特許第４，４４６，４４７号明細
書（”マルチチップ薄膜モジュール、”Ｃｏｒｒｉｅほ
か、１９８４年５月１日）には、優れた薄膜処理基板を
マルチチップ・ハイブリッド・モジュールとして実現し
た構造について記述されている。そこでは処理基板は、
ベース基板上で導出ピン路と同一のパターンを有するエ
リア・アレーに配置された導電路を備えている。処理基
板の最上面は薄膜技術によって作製され、そこにグラン
ド平面と、ポリイミド絶縁薄層により互いに分離された
複数のＸ方向およびＹ方向の薄膜信号分配線とを有する
層板が設けられる。相互接続薄膜配線およびポリイミド
層は、フォトリソグラフィの技術を用いてパターンとし
て作製される。Ｘ方向およびＹ方向の導電配線およびグ
ランド平面は、バイアによって選択的に相互に接続さ
れ、所定の信号分配回路を形成する。Ｘ方向およびＹ方
向の両配線には端子パッドが設けられ、それにより処理
基板上に設けた集積回路チップとの電気的接続を可能と
し、ベース基板上で集積回路チップと導出ピンとの間の
回路パターンを形成する。ベース基板あるいはピン基板
内のバイア上には、集積回路チップを取り付けた後、処
理基板と接続するための突出部が設けられる。
書（”マルチチップ薄膜モジュール、”Ｃｏｒｒｉｅほ
か、１９８４年５月１日）には、優れた薄膜処理基板を
マルチチップ・ハイブリッド・モジュールとして実現し
た構造について記述されている。そこでは処理基板は、
ベース基板上で導出ピン路と同一のパターンを有するエ
リア・アレーに配置された導電路を備えている。処理基
板の最上面は薄膜技術によって作製され、そこにグラン
ド平面と、ポリイミド絶縁薄層により互いに分離された
複数のＸ方向およびＹ方向の薄膜信号分配線とを有する
層板が設けられる。相互接続薄膜配線およびポリイミド
層は、フォトリソグラフィの技術を用いてパターンとし
て作製される。Ｘ方向およびＹ方向の導電配線およびグ
ランド平面は、バイアによって選択的に相互に接続さ
れ、所定の信号分配回路を形成する。Ｘ方向およびＹ方
向の両配線には端子パッドが設けられ、それにより処理
基板上に設けた集積回路チップとの電気的接続を可能と
し、ベース基板上で集積回路チップと導出ピンとの間の
回路パターンを形成する。ベース基板あるいはピン基板
内のバイア上には、集積回路チップを取り付けた後、処
理基板と接続するための突出部が設けられる。
【０００５】米国特許第４，４６５，７２７号明細
書（”セラミック配線板”、Ｆｕｊｉｔａほか、１９８
４年８月１４日）には、スルーホールを形成したセラミ
ック部を有するセラミック配線板について記述されてい
る。前記セラミック部表面に設けた焼結配線パターン部
および前記スルーホールを満たす焼結導電体部により、
焼結時のスルーホール部のひび割れ発生が大きく減少
し、またセラミック部が、焼結補助材料を含むセラミッ
クから成り、焼結導電体部が、上記セラミック部と同じ
焼結補助材料を含む金属から成る場合、湿気吸収が大幅
に低減する。
書（”セラミック配線板”、Ｆｕｊｉｔａほか、１９８
４年８月１４日）には、スルーホールを形成したセラミ
ック部を有するセラミック配線板について記述されてい
る。前記セラミック部表面に設けた焼結配線パターン部
および前記スルーホールを満たす焼結導電体部により、
焼結時のスルーホール部のひび割れ発生が大きく減少
し、またセラミック部が、焼結補助材料を含むセラミッ
クから成り、焼結導電体部が、上記セラミック部と同じ
焼結補助材料を含む金属から成る場合、湿気吸収が大幅
に低減する。
【０００６】米国特許第４，６４１，４２５号明細
書（”電子部品のためのアルミナ相互接続基板を作製す
る方法”、Ｄｕｂｖｉｓｓｉｏｎほか、１９８７年２月
１０日）には、いく枚かが導電性パターンを有する誘電
体シートを積み重ねて基板を形成した構造について記述
されている。基板は、部品の端子を少なくとも１つの、
導電性トラックを備えた内層に接続するための導電性の
浮上部を有し、それにより予め確立されているパターン
に従って層間の相互接続および浮上部との相互接続が行
われる。この発明によれば、誘電体材料の組成は９２％
〜９８％、望ましくは９６％のアルミナを有し、マグネ
シア・チタン酸塩にもとづく溶融剤を含ませて、最大焼
成温度を約１４００°Ｃに低下させている。導電性パタ
ーンは、例えばパラジウムや銀・パラジウム合金など
の、高温でも溶融しない非酸化金属により作製してい
る。このようにして得られた基板の特性は、９９．９％
の超純粋アルミナにより作製した基板と同等である。こ
の発明は、この材料で作製したマルチレベル・チップ・
キャリアにも応用できる。
書（”電子部品のためのアルミナ相互接続基板を作製す
る方法”、Ｄｕｂｖｉｓｓｉｏｎほか、１９８７年２月
１０日）には、いく枚かが導電性パターンを有する誘電
体シートを積み重ねて基板を形成した構造について記述
されている。基板は、部品の端子を少なくとも１つの、
導電性トラックを備えた内層に接続するための導電性の
浮上部を有し、それにより予め確立されているパターン
に従って層間の相互接続および浮上部との相互接続が行
われる。この発明によれば、誘電体材料の組成は９２％
〜９８％、望ましくは９６％のアルミナを有し、マグネ
シア・チタン酸塩にもとづく溶融剤を含ませて、最大焼
成温度を約１４００°Ｃに低下させている。導電性パタ
ーンは、例えばパラジウムや銀・パラジウム合金など
の、高温でも溶融しない非酸化金属により作製してい
る。このようにして得られた基板の特性は、９９．９％
の超純粋アルミナにより作製した基板と同等である。こ
の発明は、この材料で作製したマルチレベル・チップ・
キャリアにも応用できる。
【０００７】米国特許第４，６４９，４１７号明細
書（”多種電圧集積回路パッケージ基板”、Ｂｕｒｇｅ
ｓｓほか、１９８７年５月１０日）には、入出力ピンを
個別に設けることなく、また各集積回路駆動電圧ごとに
内部電力分配面を設けることなく、集積回路取り付け面
において、複数種類の集積回路駆動電圧を供給するよう
にした多層セラミック集積回路パッケージ基板の構造に
ついて記述されている。基板は、集積回路取り付け面に
おいて第１の集積回路駆動電圧を供給するための電源バ
イアを含み、そして第１の駆動電圧を他のすべての必要
な駆動電圧にステップ・ダウンするために、集積回路取
り付け面上に複数の電圧変換手段を備えている。電圧変
換手段としは抵抗や、オペアンプによる分圧器を用いて
いる。
書（”多種電圧集積回路パッケージ基板”、Ｂｕｒｇｅ
ｓｓほか、１９８７年５月１０日）には、入出力ピンを
個別に設けることなく、また各集積回路駆動電圧ごとに
内部電力分配面を設けることなく、集積回路取り付け面
において、複数種類の集積回路駆動電圧を供給するよう
にした多層セラミック集積回路パッケージ基板の構造に
ついて記述されている。基板は、集積回路取り付け面に
おいて第１の集積回路駆動電圧を供給するための電源バ
イアを含み、そして第１の駆動電圧を他のすべての必要
な駆動電圧にステップ・ダウンするために、集積回路取
り付け面上に複数の電圧変換手段を備えている。電圧変
換手段としは抵抗や、オペアンプによる分圧器を用いて
いる。
【０００８】米国特許第４，７３６，５２１号明細
書（”セラミック多層基板の製造プロセス”、Ｄｏｈｙ
ａ、１９８８年４月１２日）には、多層ガラス・セラミ
ック基板および多層配線マトリクスから成る多層構造に
ついて記述されている。上記多層配線マトリクスは感光
絶縁層から成る絶縁層を含んでおり、タイム・ジオメト
リ処理を行える。多層配線マトリクスの絶縁層には、ス
ルーホール位置の変化に対応するためのパッドが設けら
れている。スルーホールに対して金属によりメッキが行
われるが、その際、金属の角の部分を切断しないように
される。配線マトリクスは、フォトリソグラフィにより
形成した微細導電パターンの複数の層により構成され
る。ガラス・セラミック絶縁層もフォトリソグラフィに
よって形成され、また絶縁層の原料材料により構成され
る。
書（”セラミック多層基板の製造プロセス”、Ｄｏｈｙ
ａ、１９８８年４月１２日）には、多層ガラス・セラミ
ック基板および多層配線マトリクスから成る多層構造に
ついて記述されている。上記多層配線マトリクスは感光
絶縁層から成る絶縁層を含んでおり、タイム・ジオメト
リ処理を行える。多層配線マトリクスの絶縁層には、ス
ルーホール位置の変化に対応するためのパッドが設けら
れている。スルーホールに対して金属によりメッキが行
われるが、その際、金属の角の部分を切断しないように
される。配線マトリクスは、フォトリソグラフィにより
形成した微細導電パターンの複数の層により構成され
る。ガラス・セラミック絶縁層もフォトリソグラフィに
よって形成され、また絶縁層の原料材料により構成され
る。
【０００９】米国特許第４，８００，４５９号明細
書（”チップ状電子部品を含むセラミック多層構造を有
する回路基板”、Ｔａｋａｇｉほか、１９８９年１月２
４日）には、空洞を含むセラミック層を備えた複数のセ
ラミック層を有するセラミック層板構造の回路基板につ
いて記述されている。上記空洞は、層板セラミック・コ
ンデンサや抵抗などのチップ状電子部品を受容する。チ
ップ状電子部品はそれぞれ、外部端子電極により形成さ
れる。セラミック層、および隣接するセラミック層の間
のインターフェースに設けられたスルーホールには導電
体が形成され、外部端子電極に接続される。外部端子電
極は、ニッケル，銅，パラジウムの中の少なくとも１つ
を主成分とする金属により形成され、導電体は銅を主成
分とする金属ににより形成される。
書（”チップ状電子部品を含むセラミック多層構造を有
する回路基板”、Ｔａｋａｇｉほか、１９８９年１月２
４日）には、空洞を含むセラミック層を備えた複数のセ
ラミック層を有するセラミック層板構造の回路基板につ
いて記述されている。上記空洞は、層板セラミック・コ
ンデンサや抵抗などのチップ状電子部品を受容する。チ
ップ状電子部品はそれぞれ、外部端子電極により形成さ
れる。セラミック層、および隣接するセラミック層の間
のインターフェースに設けられたスルーホールには導電
体が形成され、外部端子電極に接続される。外部端子電
極は、ニッケル，銅，パラジウムの中の少なくとも１つ
を主成分とする金属により形成され、導電体は銅を主成
分とする金属ににより形成される。
【００１０】米国特許第４，８２７，３２７号明細
書（”回路エレメントを接続するスタック導電層を有す
る集積回路電極”、Ｍｉｙａｕｃｈｉほか、１９８９年
５月２日）には、絶縁層と、その表面に形成された少な
くとも１本の導電帯とをそれぞれ有する複数のスタック
層と、絶縁層上に取り付けられた少なくとも１つのチッ
プとを有するスタック層ユニットを含み、そして複数の
回路エレメントを有する集積回路が開示されている。こ
のＩＣデバイスはまた、スタック層ユニットに形成され
た少なくとも１つの第１の導電部材を含み、この導電部
材はそれに印加される第１の信号に対して低いインダク
タンスを有し、第１の信号を回路エレメント間で伝達さ
れるよう接続する。こＩＣデバイスはさらに、スタック
層ユニットに形成された少なくとも１つの第２の導電部
材を含み、この導電部材は第１の信号に対して、第１の
導電部材より高いインダクタンスを有し、第２の信号を
回路エレメント間で伝達されるよう接続する。スタック
層ユニットおよび第１と第２の導電部材はパッケージに
収納され、気密シールにより密閉される。
書（”回路エレメントを接続するスタック導電層を有す
る集積回路電極”、Ｍｉｙａｕｃｈｉほか、１９８９年
５月２日）には、絶縁層と、その表面に形成された少な
くとも１本の導電帯とをそれぞれ有する複数のスタック
層と、絶縁層上に取り付けられた少なくとも１つのチッ
プとを有するスタック層ユニットを含み、そして複数の
回路エレメントを有する集積回路が開示されている。こ
のＩＣデバイスはまた、スタック層ユニットに形成され
た少なくとも１つの第１の導電部材を含み、この導電部
材はそれに印加される第１の信号に対して低いインダク
タンスを有し、第１の信号を回路エレメント間で伝達さ
れるよう接続する。こＩＣデバイスはさらに、スタック
層ユニットに形成された少なくとも１つの第２の導電部
材を含み、この導電部材は第１の信号に対して、第１の
導電部材より高いインダクタンスを有し、第２の信号を
回路エレメント間で伝達されるよう接続する。スタック
層ユニットおよび第１と第２の導電部材はパッケージに
収納され、気密シールにより密閉される。
【００１１】ＩＢＭ技術開示ブルテンの記事”複数のＬ
ＳＩシリコンチップ・モジュールの製作”（Ｃ．Ｗ．Ｈ
ｏほか、第２２巻、８Ａ号、１９８０年１月、ページ３
４０６〜３４０９）には、単一のバスに層板化された電
源面を有する高速チップ・モジュールについて記述され
ている。
ＳＩシリコンチップ・モジュールの製作”（Ｃ．Ｗ．Ｈ
ｏほか、第２２巻、８Ａ号、１９８０年１月、ページ３
４０６〜３４０９）には、単一のバスに層板化された電
源面を有する高速チップ・モジュールについて記述され
ている。
【００１２】ＩＢＭ技術開示ブルテンの記事”インダク
タンス・モジュール”（Ｓ．Ｍａｇｄｏ、第２１巻、５
号、１９７８年１０月、ページ１８９５〜１８９７）に
は、低インダクタンス２層セラミック・モジュールが開
示されており、そこではすべての信号線がモジュール上
でリードフレームに対して形成されている。
タンス・モジュール”（Ｓ．Ｍａｇｄｏ、第２１巻、５
号、１９７８年１０月、ページ１８９５〜１８９７）に
は、低インダクタンス２層セラミック・モジュールが開
示されており、そこではすべての信号線がモジュール上
でリードフレームに対して形成されている。
【００１３】ＩＢＭ技術開示ブルテンの記事”半導体モ
ジュール”（Ｊ．Ａ．Ｂｅｎｅｎａｔｉ、第２０巻、６
号、１９７７年１１月、ページ２２２１〜２２２２）に
は、チップを支持するための半導体パッケージ構造につ
いて記述されており、そこでは、信号線の下にグランド
平面を設けることにより、最上面のチップからＩ／Ｏバ
イアへのファンアウト・パターンにおける配線間の結合
ノイズを低減させている。
ジュール”（Ｊ．Ａ．Ｂｅｎｅｎａｔｉ、第２０巻、６
号、１９７７年１１月、ページ２２２１〜２２２２）に
は、チップを支持するための半導体パッケージ構造につ
いて記述されており、そこでは、信号線の下にグランド
平面を設けることにより、最上面のチップからＩ／Ｏバ
イアへのファンアウト・パターンにおける配線間の結合
ノイズを低減させている。
【００１４】
【発明が解決しようとする課題】高性能のコンピュータ
ではしばしば、厚膜構造技術により作製した導電体およ
びバイアを有するセラミック・モジュールが使用され
る。しかし、集積度およびスイッチング速度の進歩に伴
い、上記厚膜技術では、対応する性能としてモジュール
の配線密度および伝達遅延の点で要求される性能を達成
することは困難となってきている。薄膜構造では、低い
誘電率のため微細な配線および小さい伝達遅延を実現で
きるが、しかし現在のコンピュータ回路と同等の信号線
抵抗を得ることはできない。
ではしばしば、厚膜構造技術により作製した導電体およ
びバイアを有するセラミック・モジュールが使用され
る。しかし、集積度およびスイッチング速度の進歩に伴
い、上記厚膜技術では、対応する性能としてモジュール
の配線密度および伝達遅延の点で要求される性能を達成
することは困難となってきている。薄膜構造では、低い
誘電率のため微細な配線および小さい伝達遅延を実現で
きるが、しかし現在のコンピュータ回路と同等の信号線
抵抗を得ることはできない。
【００１５】厚膜セラミック・モジュールには、信号配
線密度および伝達遅延の点で限界がある。現在の厚膜技
術では、１チャネル当り１本の配線を設け、チャネルの
間隔は０．４５ｍｍであり、約８〜１４のｘ−ｙ信号面
の組を必要とする。冶金学的な理由により（導電ペース
ト組成）、プロセスおよび電気設計的配慮（抵抗、特性
インピーダンス、ならびに結合ノイズ）の点で配線密度
を高めることはできない。
線密度および伝達遅延の点で限界がある。現在の厚膜技
術では、１チャネル当り１本の配線を設け、チャネルの
間隔は０．４５ｍｍであり、約８〜１４のｘ−ｙ信号面
の組を必要とする。冶金学的な理由により（導電ペース
ト組成）、プロセスおよび電気設計的配慮（抵抗、特性
インピーダンス、ならびに結合ノイズ）の点で配線密度
を高めることはできない。
【００１６】伝達遅延がネットワーク全体の遅延を決め
る主因であるが、薄膜の場合に比べ、基本的にセラミッ
ク材料の誘電率が高いために伝達遅延が大きくなる。
る主因であるが、薄膜の場合に比べ、基本的にセラミッ
ク材料の誘電率が高いために伝達遅延が大きくなる。
【００１７】薄膜の場合の配線幅は、フォトリソグラフ
ィからの制約のみにより制限され、単一のｘ−ｙ平面の
組においてモジュール全体を配線するのに充分な程度に
細くすることができる。しかし、コンピュータ・システ
ムでは少なくとも数本の終端信号線が必要であり、従っ
てそれらの信号線には大きな電流が流れ、ＤＣ電圧降下
が大きくなる。信号線が純粋な銅から成るとしても、上
記配線密度を得るために必要な断面積を有する場合、そ
の抵抗値は許容できない程度に高いものとなる。例え
ば、薄膜システムでは、配線幅が８μｍ、厚さが６μｍ
とした場合、抵抗値は現在許容されている値の約８倍と
なる。そこで配線を、他の電気的制約を満たしつつ太く
したとすると、ｘ−ｙ層の数のため、そのような薄膜モ
ジュールは非現実的なものとなってしまう。
ィからの制約のみにより制限され、単一のｘ−ｙ平面の
組においてモジュール全体を配線するのに充分な程度に
細くすることができる。しかし、コンピュータ・システ
ムでは少なくとも数本の終端信号線が必要であり、従っ
てそれらの信号線には大きな電流が流れ、ＤＣ電圧降下
が大きくなる。信号線が純粋な銅から成るとしても、上
記配線密度を得るために必要な断面積を有する場合、そ
の抵抗値は許容できない程度に高いものとなる。例え
ば、薄膜システムでは、配線幅が８μｍ、厚さが６μｍ
とした場合、抵抗値は現在許容されている値の約８倍と
なる。そこで配線を、他の電気的制約を満たしつつ太く
したとすると、ｘ−ｙ層の数のため、そのような薄膜モ
ジュールは非現実的なものとなってしまう。
【００１８】
【課題を解決するための手段】本発明は、モジュール配
線、特にマシン・サイクルタイムを決めるネットワーク
の重要な部分を扱い、ピン、電源分配配線、ならびに幾
つかの信号層および薄膜層をその上に設けるセラミック
・ベースとしてのセラミック・モジュールを含む構造体
を提供するものである。
線、特にマシン・サイクルタイムを決めるネットワーク
の重要な部分を扱い、ピン、電源分配配線、ならびに幾
つかの信号層および薄膜層をその上に設けるセラミック
・ベースとしてのセラミック・モジュールを含む構造体
を提供するものである。
【００１９】本発明の目的は、コンピュータ回路の設計
に適合する、セラミック・モジュール・ベースおよび必
要最小限の数の薄膜層により構成したハイブリッド・セ
ラミック薄膜モジュールを提供することにある。
に適合する、セラミック・モジュール・ベースおよび必
要最小限の数の薄膜層により構成したハイブリッド・セ
ラミック薄膜モジュールを提供することにある。
【００２０】本発明の他の目的は、再分配および電源バ
ス機能のための表面薄膜配線層を含むハイブリッド・セ
ラミック薄膜モジュールを提供することである。
ス機能のための表面薄膜配線層を含むハイブリッド・セ
ラミック薄膜モジュールを提供することである。
【００２１】本発明のさらに他の目的は、配線層内の配
線を他の配線からシールドし、かつ伝送の基準線とする
ための少なくとも１つの薄膜グランド平面を含むハイブ
リッド・セラミック薄膜モジュールを提供することにあ
る。
線を他の配線からシールドし、かつ伝送の基準線とする
ための少なくとも１つの薄膜グランド平面を含むハイブ
リッド・セラミック薄膜モジュールを提供することにあ
る。
【００２２】本発明のさらに他の目的は、セラミック薄
膜インターフェース部に金属パッドを有する標準化層を
含むハイブリッド・セラミック薄膜モジュールを提供す
ることである。
膜インターフェース部に金属パッドを有する標準化層を
含むハイブリッド・セラミック薄膜モジュールを提供す
ることである。
【００２３】
【実施例】同じ平面の組に含まれ、２つの抵抗レベルを
有する信号配線であり、同一の特性インピーダンスを有
し、許容結合ノイズに関する制約を満たす信号配線を備
えたセラミック薄膜半導体モジュール・パッケージの構
造について記述する。低抵抗（幅の広い配線）および高
抵抗（幅の狭い配線）のＸ−Ｙ薄膜伝送配線の両方を、
必要最小限の数の薄膜層を有するハイブリッド・モジュ
ールに設ける。信号配線の基準は薄膜グランド平面と
し、再分配配線を、最上面の層と、標準化層のＸ−Ｙ配
線の下とに設ける。
有する信号配線であり、同一の特性インピーダンスを有
し、許容結合ノイズに関する制約を満たす信号配線を備
えたセラミック薄膜半導体モジュール・パッケージの構
造について記述する。低抵抗（幅の広い配線）および高
抵抗（幅の狭い配線）のＸ−Ｙ薄膜伝送配線の両方を、
必要最小限の数の薄膜層を有するハイブリッド・モジュ
ールに設ける。信号配線の基準は薄膜グランド平面と
し、再分配配線を、最上面の層と、標準化層のＸ−Ｙ配
線の下とに設ける。
【００２４】ここに示す一実施例は、バイア位置の間に
３本の配線を有し、セラミック配線の上に薄膜層の断面
を有する設計となっている。狭い配線および広い配線
は、規則的な間隔の所定パターンのチャネル内を走って
いる。２枚の薄膜グランド平面を用いることにより、Ｘ
層およびＹ層の配線を同一のインピーダンスにすること
ができ、そしてセラミック配線における平面の組で用い
られる方法の場合と同様に、両配線を２つの異なる電圧
を基準に参照することが可能となる。薄膜信号配線は、
再分配層および標準化層からシールドされ、その結果そ
れらの層からの影響を受けなくなる。
３本の配線を有し、セラミック配線の上に薄膜層の断面
を有する設計となっている。狭い配線および広い配線
は、規則的な間隔の所定パターンのチャネル内を走って
いる。２枚の薄膜グランド平面を用いることにより、Ｘ
層およびＹ層の配線を同一のインピーダンスにすること
ができ、そしてセラミック配線における平面の組で用い
られる方法の場合と同様に、両配線を２つの異なる電圧
を基準に参照することが可能となる。薄膜信号配線は、
再分配層および標準化層からシールドされ、その結果そ
れらの層からの影響を受けなくなる。
【００２５】下側のグランド基準平面に近接した標準化
層内の再分配配線は、最上面層とほぼ同一の特性インピ
ーダンスＺ0 を持つように設計することができる。
層内の再分配配線は、最上面層とほぼ同一の特性インピ
ーダンスＺ0 を持つように設計することができる。
【００２６】狭配線および広配線の特性インピーダンス
は、２枚の薄膜グランド平面に規則的な間隔の開放チャ
ネルを設けて、疑似メッシュのみを残し、開放チャネル
では広配線を用いることにより、同一にする。
は、２枚の薄膜グランド平面に規則的な間隔の開放チャ
ネルを設けて、疑似メッシュのみを残し、開放チャネル
では広配線を用いることにより、同一にする。
【００２７】グランド平面のアイランドは、良好なＤＣ
導電性を維持するために必要最小限の数のメッシュ帯に
よって相互に接続する。そしてグランド平面は狭配線に
対しては低インダクタンスのリターンパスとなり、一
方、広配線に対しては容量性の負荷とはならず広配線の
インピーダンスは低下しない。上記メッシュ帯により、
再分配層で発生した結合ノイズからＸおよびＹ信号配線
をシールドする効果を高めることができる。これらのメ
ッシュ・チャネルは予め割り当てることにより、配線プ
ログラムに対して、いずれのタイプの配線を用いるかを
明示する。
導電性を維持するために必要最小限の数のメッシュ帯に
よって相互に接続する。そしてグランド平面は狭配線に
対しては低インダクタンスのリターンパスとなり、一
方、広配線に対しては容量性の負荷とはならず広配線の
インピーダンスは低下しない。上記メッシュ帯により、
再分配層で発生した結合ノイズからＸおよびＹ信号配線
をシールドする効果を高めることができる。これらのメ
ッシュ・チャネルは予め割り当てることにより、配線プ
ログラムに対して、いずれのタイプの配線を用いるかを
明示する。
【００２８】従って、特性インピーダンスＺ0 を決める
パラメータの１つである誘電体層の厚さは狭配線によっ
て支配される。そのため、ポリイミドを通常複数のステ
ップでスピン・コーティングする。上記銅の厚さによっ
て充分低い配線抵抗が得られるが、リフト・オフなどの
既知の技術を用い、十分な金属堆積と組み合せて、同一
の金属パターンを数回のステップで繰り返して蒸着して
もよい。
パラメータの１つである誘電体層の厚さは狭配線によっ
て支配される。そのため、ポリイミドを通常複数のステ
ップでスピン・コーティングする。上記銅の厚さによっ
て充分低い配線抵抗が得られるが、リフト・オフなどの
既知の技術を用い、十分な金属堆積と組み合せて、同一
の金属パターンを数回のステップで繰り返して蒸着して
もよい。
【００２９】図１にハイブリッド・モジュール１０の断
面図を示す。モジュールは、上部の薄膜部と、下部のセ
ラミック部とから成るという点でハイブリッドである。
セラミック領域は、電圧の分配および信号の相互接続の
ために用いる、従来の多層セラミック基板を含んでい
る。薄膜部は、フォトリソグラフィにより形成した、複
数のレベルの薄膜配線を含んでいる。論理チップおよび
メモリ・チップは、半田Ｃ４（Controlled Collapseabl
e Chip Connection ）ボールによりハイブリッド・モジ
ュールに接続する。
面図を示す。モジュールは、上部の薄膜部と、下部のセ
ラミック部とから成るという点でハイブリッドである。
セラミック領域は、電圧の分配および信号の相互接続の
ために用いる、従来の多層セラミック基板を含んでい
る。薄膜部は、フォトリソグラフィにより形成した、複
数のレベルの薄膜配線を含んでいる。論理チップおよび
メモリ・チップは、半田Ｃ４（Controlled Collapseabl
e Chip Connection ）ボールによりハイブリッド・モジ
ュールに接続する。
【００３０】Ｃ４パッド格子は、Ｘと、セラミック・モ
ジュール・バイア、ならびに配線格子（例えば、０．５
Ｘ）の約数である。最上面の薄膜層は、図２に示すよう
に、Ｃ４パッド、ＥＣ（エジニアリング・チェンジ）パ
ッド、薄膜再分配配線を含んでいる。ＥＣ配線は、モジ
ュール内の回路間の相互接続をやり直すときに用いるも
のである。ＥＣを１００％行えるモジュールとする場合
には、各信号Ｃ４パッドを関連する最上面のＥＣパッド
に接続する必要がある。そのため、薄膜再分配配線を用
いて、大部分のこれらの接続を行う。残りの再分配配線
は図１および図３に示す標準化層に含めることができ
る。標準化層はセラミック・バイアを捕捉するための標
準化パッドを備えている。これらのパッドのサイズは、
セラミック材料の不均一な縮小によって生じる空間的な
歪みに依存する。パッドを、セラミック・バイアを捕捉
するのに充分な大きさとすることにより、残りの薄膜層
の処理を標準化できる。上記残りの再分配配線は標準化
パッドの間で接続する。
ジュール・バイア、ならびに配線格子（例えば、０．５
Ｘ）の約数である。最上面の薄膜層は、図２に示すよう
に、Ｃ４パッド、ＥＣ（エジニアリング・チェンジ）パ
ッド、薄膜再分配配線を含んでいる。ＥＣ配線は、モジ
ュール内の回路間の相互接続をやり直すときに用いるも
のである。ＥＣを１００％行えるモジュールとする場合
には、各信号Ｃ４パッドを関連する最上面のＥＣパッド
に接続する必要がある。そのため、薄膜再分配配線を用
いて、大部分のこれらの接続を行う。残りの再分配配線
は図１および図３に示す標準化層に含めることができ
る。標準化層はセラミック・バイアを捕捉するための標
準化パッドを備えている。これらのパッドのサイズは、
セラミック材料の不均一な縮小によって生じる空間的な
歪みに依存する。パッドを、セラミック・バイアを捕捉
するのに充分な大きさとすることにより、残りの薄膜層
の処理を標準化できる。上記残りの再分配配線は標準化
パッドの間で接続する。
【００３１】薄膜においてすべての再分配配線を行うこ
とは、チップ・フットプリント下に多数の電圧バイアを
必要として粗格子上のセラミック・スタッドへの接続が
できなくなるような場合に、特に重要である。これによ
り、これらのセラミック・バイア位置を電圧バイアのた
めに使用して、均一なチップ電源分配ネットワークを構
成し、チップ・レベルの電源電圧の変動を低減でき、ま
たスイッチング・ノイズおよびスタッド・バイア間の結
合ノイズを低減できる。このことはバイポーラ・デバイ
スにおいて特に重要である。なぜなら、バイポーラ・デ
バイスでは、スルーレートが高く、そして場合によって
は４種類もの電源電圧を用いるからである。
とは、チップ・フットプリント下に多数の電圧バイアを
必要として粗格子上のセラミック・スタッドへの接続が
できなくなるような場合に、特に重要である。これによ
り、これらのセラミック・バイア位置を電圧バイアのた
めに使用して、均一なチップ電源分配ネットワークを構
成し、チップ・レベルの電源電圧の変動を低減でき、ま
たスイッチング・ノイズおよびスタッド・バイア間の結
合ノイズを低減できる。このことはバイポーラ・デバイ
スにおいて特に重要である。なぜなら、バイポーラ・デ
バイスでは、スルーレートが高く、そして場合によって
は４種類もの電源電圧を用いるからである。
【００３２】最上面パターンおよび標準化パターンを、
薄膜Ｘ−Ｙ平面の組と共に用いるかあるいは薄膜Ｘ−Ｙ
平面の組とは別に用いるかという設計上の選択枝は有用
である。薄膜バイア、および０．５Ｘ格子上のＣ４パッ
ドを示す図２から分かるように、最上面のパッドはすべ
て少なくとも１つの薄膜バイアにより捕捉される。Ｃ４
パッドからＥＣパッドへの配線はこれら２つの層上で行
われるので、モジュールは１００％ＥＣ可能のままであ
り、すべての機能が維持される。このことにより、基本
的に同一の設計において、低コスト，低性能の選択枝を
選ぶことができ、柔軟性が向上する。
薄膜Ｘ−Ｙ平面の組と共に用いるかあるいは薄膜Ｘ−Ｙ
平面の組とは別に用いるかという設計上の選択枝は有用
である。薄膜バイア、および０．５Ｘ格子上のＣ４パッ
ドを示す図２から分かるように、最上面のパッドはすべ
て少なくとも１つの薄膜バイアにより捕捉される。Ｃ４
パッドからＥＣパッドへの配線はこれら２つの層上で行
われるので、モジュールは１００％ＥＣ可能のままであ
り、すべての機能が維持される。このことにより、基本
的に同一の設計において、低コスト，低性能の選択枝を
選ぶことができ、柔軟性が向上する。
【００３３】この薄膜相互接続配線構造は、２つの電圧
基準面の間に挟まれたＸ方向配線層およびＹ方向配線層
を有している。このような面を組にした構造により、イ
ンピーダンスおよび結合ノイズを制御することができ
る。最上面の再分配配線と標準化層との間の結合ノイズ
は、グランド平面（図１）の存在により最小となる。薄
膜とすることによって、従来のセラミックの場合に比
べ、配線チャネルを増やすことができる。図４に一例と
して薄膜バイア（０．５Ｘ格子）の間に３本の配線を有
する薄膜配線構造を示す。これは格子ピッチがＸである
６組のセラミック配線面と同等となっている。このよう
な構造により、マシン・サイクルタイムを決める、重要
なネットワークの大部分を、比誘電率εr の低い（εr
＝３．５ アルミナおよびガラス・セラミックの場合、
それぞれ９．５および５．０）高速媒体中で配線するこ
とができる。伝達遅延は、アルミナおよびガラス・セラ
ミックの場合に比べ、それぞれ６５％および２０％短縮
する。
基準面の間に挟まれたＸ方向配線層およびＹ方向配線層
を有している。このような面を組にした構造により、イ
ンピーダンスおよび結合ノイズを制御することができ
る。最上面の再分配配線と標準化層との間の結合ノイズ
は、グランド平面（図１）の存在により最小となる。薄
膜とすることによって、従来のセラミックの場合に比
べ、配線チャネルを増やすことができる。図４に一例と
して薄膜バイア（０．５Ｘ格子）の間に３本の配線を有
する薄膜配線構造を示す。これは格子ピッチがＸである
６組のセラミック配線面と同等となっている。このよう
な構造により、マシン・サイクルタイムを決める、重要
なネットワークの大部分を、比誘電率εr の低い（εr
＝３．５ アルミナおよびガラス・セラミックの場合、
それぞれ９．５および５．０）高速媒体中で配線するこ
とができる。伝達遅延は、アルミナおよびガラス・セラ
ミックの場合に比べ、それぞれ６５％および２０％短縮
する。
【００３４】セラミックあるいは最上面からＸ−Ｙ配線
へのバイア接続は、０．５Ｘ薄膜バイア格子上で行う。
Ｘ−Ｙ配線の接続はすべて、いずれかの位置に配置され
たバイアを用いて行える。これはＪ．Ｐａｒａｓｚｃｚ
ｋ他による高密度フォトリソグラフィ薄膜作製プロセス
（”パッケージングへの応用のための多層ポリマー／金
属相互接続構造の作製および性能に関する研究”、プロ
シーディングＥＣＴＣ’９１、ページ３６２−３６９、
１９９１年５月、アトランタ）により実現できる。この
ようなバイアは、図４に示すように配線チャネル内の薄
膜バイアの間に配置できるので、侵入型と呼ばれる。薄
膜Ｘ−Ｙ層上で、長チャネルがブロックされているバイ
ア間の領域（デッド・ゾーンと呼ぶ）では、方向を変え
るために短い信号ジョグを用いることもできる（図
５）。このデッド・ゾーン配線は電源の分配にも用いる
ことができる。これも、２つ以上の電圧を用いるバイポ
ーラ・デバイスにとって有益である。なぜなら２つ以上
の電圧基準面を薄膜セクションに設けると非常にコスト
高となるからである。デッド・ゾーン配線領域を他のレ
ベルの電圧のために用いることにより、セラミック電圧
の再分配の必要性が低減する。
へのバイア接続は、０．５Ｘ薄膜バイア格子上で行う。
Ｘ−Ｙ配線の接続はすべて、いずれかの位置に配置され
たバイアを用いて行える。これはＪ．Ｐａｒａｓｚｃｚ
ｋ他による高密度フォトリソグラフィ薄膜作製プロセス
（”パッケージングへの応用のための多層ポリマー／金
属相互接続構造の作製および性能に関する研究”、プロ
シーディングＥＣＴＣ’９１、ページ３６２−３６９、
１９９１年５月、アトランタ）により実現できる。この
ようなバイアは、図４に示すように配線チャネル内の薄
膜バイアの間に配置できるので、侵入型と呼ばれる。薄
膜Ｘ−Ｙ層上で、長チャネルがブロックされているバイ
ア間の領域（デッド・ゾーンと呼ぶ）では、方向を変え
るために短い信号ジョグを用いることもできる（図
５）。このデッド・ゾーン配線は電源の分配にも用いる
ことができる。これも、２つ以上の電圧を用いるバイポ
ーラ・デバイスにとって有益である。なぜなら２つ以上
の電圧基準面を薄膜セクションに設けると非常にコスト
高となるからである。デッド・ゾーン配線領域を他のレ
ベルの電圧のために用いることにより、セラミック電圧
の再分配の必要性が低減する。
【００３５】図４に示す薄膜配線構成は、幅の異なる３
本の配線を含んでいる。幅が広く抵抗の低い配線は、終
端された長いネットワーク（最大長は、割り当てられた
最大ＤＣ電圧降下によって制限される）（Ｒ．Ｒ．Ｔｕ
ｍｍａｌａおよびＥ．Ｊ．Ｒｙｍａｓｚｅｗｓｋｉ、”
マイクロエレクトロニクス・パッケージング・ハンドブ
ック”、Ｖａｎ Ｎｏｓｔｒａｎｄ Ｒｅｉｎｈｏｌ
ｄ、ニューヨーク、１９８９年）、終端されていない長
いネットワーク（減衰制限）（Ａ．Ｄｅｕｔｓｃｈ、
Ｇ．Ｖ．Ｋｏｐｃｓａｙほか、”ロスの大きい伝送線に
おける高速信号伝送”、ＩＢＭ研究開発ジャーナル、第
３４巻、ページ６０１−６１５、１９９０年７月）、あ
るいは終端されておらず、複数のレシーバを有するネッ
トワーク（容量負荷制限）に用いることができる。狭配
線は、ＤＣ電圧降下に敏感でないネットワーク（終端さ
れていないネットワーク）および終端された短いネット
ワークに用いることができる。この方法は、システム設
計において電力／性能のトレードオフに関してさらに別
の柔軟性を与えるという点で優れている。
本の配線を含んでいる。幅が広く抵抗の低い配線は、終
端された長いネットワーク（最大長は、割り当てられた
最大ＤＣ電圧降下によって制限される）（Ｒ．Ｒ．Ｔｕ
ｍｍａｌａおよびＥ．Ｊ．Ｒｙｍａｓｚｅｗｓｋｉ、”
マイクロエレクトロニクス・パッケージング・ハンドブ
ック”、Ｖａｎ Ｎｏｓｔｒａｎｄ Ｒｅｉｎｈｏｌ
ｄ、ニューヨーク、１９８９年）、終端されていない長
いネットワーク（減衰制限）（Ａ．Ｄｅｕｔｓｃｈ、
Ｇ．Ｖ．Ｋｏｐｃｓａｙほか、”ロスの大きい伝送線に
おける高速信号伝送”、ＩＢＭ研究開発ジャーナル、第
３４巻、ページ６０１−６１５、１９９０年７月）、あ
るいは終端されておらず、複数のレシーバを有するネッ
トワーク（容量負荷制限）に用いることができる。狭配
線は、ＤＣ電圧降下に敏感でないネットワーク（終端さ
れていないネットワーク）および終端された短いネット
ワークに用いることができる。この方法は、システム設
計において電力／性能のトレードオフに関してさらに別
の柔軟性を与えるという点で優れている。
【００３６】図６〜図１０に、１つの平面の組に設け
た、終端および非終端ネットワークのための薄膜配線構
造の一例を示す。すべての配線は同じ特性インピーダン
スＺ0を有している。狭配線および広配線（図６）は、
予め割り当てられた規則的パターンのチャネル内を走っ
ている。予めチャネルを割り当てることにより、いずれ
のタイプの配線を用いるかが、配線プログラムにとって
明かとなる。２つの薄膜基準面（図７）により、Ｘ配線
およびＹ配線のインピーダンスを制御することが可能と
なる。これらの基準面はＸ層およびＹ層を、最も上の再
分配層および最も下の標準化層からシールドし、その結
果、Ｘ層およびＹ層の特性インピーダンスを同一にする
ことを可能とする。
た、終端および非終端ネットワークのための薄膜配線構
造の一例を示す。すべての配線は同じ特性インピーダン
スＺ0を有している。狭配線および広配線（図６）は、
予め割り当てられた規則的パターンのチャネル内を走っ
ている。予めチャネルを割り当てることにより、いずれ
のタイプの配線を用いるかが、配線プログラムにとって
明かとなる。２つの薄膜基準面（図７）により、Ｘ配線
およびＹ配線のインピーダンスを制御することが可能と
なる。これらの基準面はＸ層およびＹ層を、最も上の再
分配層および最も下の標準化層からシールドし、その結
果、Ｘ層およびＹ層の特性インピーダンスを同一にする
ことを可能とする。
【００３７】狭配線および広配線の特性インピーダンス
は、図８および図９に示すように、規則的な間隔で配置
したチャネルに対して、２つの薄膜基準面を、広配線の
チャネル位置の上および下で開放して、メッシュ状とす
ることにより、同一にする。基準面のアイランドは導電
帯により相互に接続して、良好な導電性を維持し、その
結果、狭配線に対しては低インダクタンスのリターン・
パスとなり、一方、広配線に対してはあまり容量性の負
荷とならず、それらのインピーダンスを低減させない。
上記導電帯はまた、Ｘ配線およびＹ配線を隣接する層で
発生したノイズからシールドするのにも役立つ。誘電体
層の厚さは特性インピーダンスＺ0 を決めるキー・パラ
メータであり、この場合狭配線によって支配される。幅
が１５および３０μｍの広配線の場合、基準面に対して
５０Ωに近い特性インピーダンスを得るためには、誘電
体層の厚さとしては２５〜３７μｍが必要となる。この
ような厚い層を処理することは困難である。図８および
図９を参照して上述したように、基準面をメッシュとす
ることにより、より薄く、簡単に作製できる誘電体層を
用いて、狭配線および広配線の両方に対してほぼ同一の
インピーダンスを得ることができる。
は、図８および図９に示すように、規則的な間隔で配置
したチャネルに対して、２つの薄膜基準面を、広配線の
チャネル位置の上および下で開放して、メッシュ状とす
ることにより、同一にする。基準面のアイランドは導電
帯により相互に接続して、良好な導電性を維持し、その
結果、狭配線に対しては低インダクタンスのリターン・
パスとなり、一方、広配線に対してはあまり容量性の負
荷とならず、それらのインピーダンスを低減させない。
上記導電帯はまた、Ｘ配線およびＹ配線を隣接する層で
発生したノイズからシールドするのにも役立つ。誘電体
層の厚さは特性インピーダンスＺ0 を決めるキー・パラ
メータであり、この場合狭配線によって支配される。幅
が１５および３０μｍの広配線の場合、基準面に対して
５０Ωに近い特性インピーダンスを得るためには、誘電
体層の厚さとしては２５〜３７μｍが必要となる。この
ような厚い層を処理することは困難である。図８および
図９を参照して上述したように、基準面をメッシュとす
ることにより、より薄く、簡単に作製できる誘電体層を
用いて、狭配線および広配線の両方に対してほぼ同一の
インピーダンスを得ることができる。
【００３８】図１０に、Ｃ４パッドおよび薄膜バイアの
ピッチが２２５μｍの場合の断面図を示す。狭配線は銅
（比抵抗は約２．０μΩｃｍ）により形成し、幅は１５
μｍ、厚さは１２μｍ、ＤＣ配線としての抵抗は１．１
Ω／ｃｍである。広配線は、幅が３０μｍ、厚さが１２
μｍ、ＤＣ配線としての抵抗は０．５５Ω／ｃｍであ
る。メッシュ基準面の、広配線チャネルの上および下に
幅５６μｍの開口を設けることにより、誘電体層の厚み
は１６μｍに低減し、広配線および狭配線のインピーダ
ンスはそれぞれ４５および４７Ωとなる。これら２つの
配線の最悪時のクロストークはそれぞれＫｂ＝５．６％
およびＫｂ＝４．１％である。これらの値は、セラミッ
ク配線の通常の値より低い。
ピッチが２２５μｍの場合の断面図を示す。狭配線は銅
（比抵抗は約２．０μΩｃｍ）により形成し、幅は１５
μｍ、厚さは１２μｍ、ＤＣ配線としての抵抗は１．１
Ω／ｃｍである。広配線は、幅が３０μｍ、厚さが１２
μｍ、ＤＣ配線としての抵抗は０．５５Ω／ｃｍであ
る。メッシュ基準面の、広配線チャネルの上および下に
幅５６μｍの開口を設けることにより、誘電体層の厚み
は１６μｍに低減し、広配線および狭配線のインピーダ
ンスはそれぞれ４５および４７Ωとなる。これら２つの
配線の最悪時のクロストークはそれぞれＫｂ＝５．６％
およびＫｂ＝４．１％である。これらの値は、セラミッ
ク配線の通常の値より低い。
【００３９】上述のような設計上の特徴の結果、狭配線
および広配線の両方を用いる信号配線は、整合されて反
射が減り、ライズタイムが向上してサイクルタイムが短
縮する。また、上記設計では、広配線および狭配線の両
方に対して同一のドライバを用いることができる。両配
線は比較的高いインピーダンスを有しているので、必要
となる電流駆動力は小さくてよく、従って回路の消費電
力が低くなる。
および広配線の両方を用いる信号配線は、整合されて反
射が減り、ライズタイムが向上してサイクルタイムが短
縮する。また、上記設計では、広配線および狭配線の両
方に対して同一のドライバを用いることができる。両配
線は比較的高いインピーダンスを有しているので、必要
となる電流駆動力は小さくてよく、従って回路の消費電
力が低くなる。
【００４０】図１１に、マルチドロップ・ネットワーク
（１つのドライバに複数のレシーバーが対応）の場合に
ハイブリッド配線とすることの利益を示す。粗バイア格
子を有する全セラミック配線構造では、１つのドライバ
と複数のレシーバとを備えたネットワークには、上方の
バイア位置を使用する。このバイア位置は上記ネットワ
ークに使用しないときは電源分配に使用する。バイア格
子が粗いため、複数のレシーバーのスタブはしばしば非
常に長いものとなる。そのため、セラミックの高い誘電
率と結びついて、大きな容量性の不連続が生じる結果と
なる。このスタブによる大きな不連続によって反射が発
生し、ライズタイムの小さい信号の伝達が妨げられ、全
体のマシン・サイクルタイムが低下する。ハイブリッド
・モジュールにおけるマルチドロップ・ネットワークの
配線は、セラミック部においてネットワークの主要配線
が配線される所で行うことができ、そしてスタブは薄膜
セグメントにより配線する。これによりネットワークの
配線に必要なセラミック・バイアの数を減らすことがで
き、従ってセラミック・バイアを電源分配のために開放
することができる。また同時に、薄膜領域ではεr が低
いため、スタブによる容量性の不連続を大幅に低減で
き、従って信号の統合性を改善し、かつ信号のライズタ
イムを短縮してマシン全体の性能を高めることができ
る。
（１つのドライバに複数のレシーバーが対応）の場合に
ハイブリッド配線とすることの利益を示す。粗バイア格
子を有する全セラミック配線構造では、１つのドライバ
と複数のレシーバとを備えたネットワークには、上方の
バイア位置を使用する。このバイア位置は上記ネットワ
ークに使用しないときは電源分配に使用する。バイア格
子が粗いため、複数のレシーバーのスタブはしばしば非
常に長いものとなる。そのため、セラミックの高い誘電
率と結びついて、大きな容量性の不連続が生じる結果と
なる。このスタブによる大きな不連続によって反射が発
生し、ライズタイムの小さい信号の伝達が妨げられ、全
体のマシン・サイクルタイムが低下する。ハイブリッド
・モジュールにおけるマルチドロップ・ネットワークの
配線は、セラミック部においてネットワークの主要配線
が配線される所で行うことができ、そしてスタブは薄膜
セグメントにより配線する。これによりネットワークの
配線に必要なセラミック・バイアの数を減らすことがで
き、従ってセラミック・バイアを電源分配のために開放
することができる。また同時に、薄膜領域ではεr が低
いため、スタブによる容量性の不連続を大幅に低減で
き、従って信号の統合性を改善し、かつ信号のライズタ
イムを短縮してマシン全体の性能を高めることができ
る。
【００４１】
【発明の効果】ここに提案した発明は、電子装置パッケ
ージングに対する最適の解決策を提供する。ハイブリッ
ド・モジュールを使用することにより、共に最良のセラ
ミック・テクノロジーおよび薄膜テクノロジーが得られ
る。セラミックにより抵抗およびインダクタンスの低い
電源分配システムが得られ、一方、薄膜により、低抵抗
および高抵抗の両方の伝送配線を含む高速伝達媒体にお
いて高い配線性が得られる。提案した構造を採用するこ
とにより、１００％のＥＣ能力が得られ、デッド・ゾー
ンにおいて電源配線および信号配線を行え、マルチドロ
ップ・ネットワークに対して容量性不連続を抑え、そし
てチップ間接続に関して薄膜平面の組を用いることによ
り得られる性能を必要としない場合にも、単一の設計に
より対応することができる。
ージングに対する最適の解決策を提供する。ハイブリッ
ド・モジュールを使用することにより、共に最良のセラ
ミック・テクノロジーおよび薄膜テクノロジーが得られ
る。セラミックにより抵抗およびインダクタンスの低い
電源分配システムが得られ、一方、薄膜により、低抵抗
および高抵抗の両方の伝送配線を含む高速伝達媒体にお
いて高い配線性が得られる。提案した構造を採用するこ
とにより、１００％のＥＣ能力が得られ、デッド・ゾー
ンにおいて電源配線および信号配線を行え、マルチドロ
ップ・ネットワークに対して容量性不連続を抑え、そし
てチップ間接続に関して薄膜平面の組を用いることによ
り得られる性能を必要としない場合にも、単一の設計に
より対応することができる。
【図１】セラミック・ベースおよび複数の薄膜層を含
む、本発明の原理にもとづくハイブリッド・セラミック
薄膜モジュールの一実施例を示す模式断面図である。
む、本発明の原理にもとづくハイブリッド・セラミック
薄膜モジュールの一実施例を示す模式断面図である。
【図２】本発明の原理にもとづくハイブリッド・モジュ
ール構造の最上部薄膜層の上面金属を示す模式図であ
る。
ール構造の最上部薄膜層の上面金属を示す模式図であ
る。
【図３】ハイブリッド・モジュール構造の標準化層に配
置した再分配パスを示す模式図である。
置した再分配パスを示す模式図である。
【図４】薄膜バイアの間に３本の配線を含む薄膜の配線
チャネルを示す模式断面図である。
チャネルを示す模式断面図である。
【図５】薄膜上の未使用のデッド・ゾーンを配線のため
に利用する場合を示す模式図である。
に利用する場合を示す模式図である。
【図６】バイア位置の間に３本の配線を設ける配線構造
を示す模式図である。
を示す模式図である。
【図７】セラミック配線上の薄膜層を示す模式断面図で
ある。
ある。
【図８】メッシュ基準面を示す平面図である。
【図９】薄膜グランド平面上のアイランドを最も少数の
メッシュ帯により相互接続し、２枚の上記グランド平面
間の規則的間隔のチャネル内に狭配線および広配線を配
置した状態を示す模式平面図である。
メッシュ帯により相互接続し、２枚の上記グランド平面
間の規則的間隔のチャネル内に狭配線および広配線を配
置した状態を示す模式平面図である。
【図１０】１チャネル当り３本の配線を用いる配線設計
のレイアウトの実施例を示す模式断面図である。
のレイアウトの実施例を示す模式断面図である。
【図１１】従来のセラミック・モジュールの典型的な配
線構成と比較した、本発明のハイブリッド・モジュール
の配線構成を示す模式図である。
線構成と比較した、本発明のハイブリッド・モジュール
の配線構成を示す模式図である。
１０ ハイブリッド・モジュール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・ジェラルド・ニーロン アメリカ合衆国 ニューヨーク州 ピーク スキル ウィンチェスター アベニュー ７ (72)発明者 バリー・ジェイ・ラビン アメリカ合衆国 ニューヨーク州 クロト ン−オン−ハドソン ロビン レーン ７
Claims (10)
- 【請求項１】電圧分配機能および信号相互接続機能のた
めのセラミック材料を有するベース・エレメント構造体
と、 前記ベース・エレメント構造体上に配置され、前記セラ
ミックの層に接触した標準化層を含む複数の薄膜配線層
を有する薄膜構造体と、 少なくとも第１および第２のグランド平面層と、 Ｘ方向に配置された薄膜配線を収容する少なくとも第１
の信号層と、 前記Ｘ方向に直交するＹ方向に配置された薄膜配線を収
容する少なくとも第２の信号層と、 最上面の層とを備えたハイブリッド半導体モジュール。 - 【請求項２】前記少なくとも第１の信号層は、広い信号
配線と狭い信号配線とを前記Ｘ方向に有し、 前記少なくとも第２の信号層は、広い信号配線と狭い信
号配線とを前記Ｙ方向に有し、 前記狭い信号配線は前記広い信号配線より高い電気抵抗
を有していることを特徴とする請求項１記載のハイブリ
ッド半導体モジュール。 - 【請求項３】前記薄膜構造体は、前記広い配線に近接し
た、少なくとも１枚の疑似メッシュ薄膜平面を有し、前
記狭い配線および前記広い配線に対して均一な特性イン
ピーダンスを与えることを特徴とする請求項２記載のハ
イブリッド半導体モジュール。 - 【請求項４】前記薄膜構造体は、前記広い配線の上およ
び下にそれぞれ配置された２枚の疑似メッシュ薄膜平面
を含み、前記均一な特性インピーダンスを与えることを
特徴とする請求項３記載のハイブリッド半導体モジュー
ル。 - 【請求項５】前記広い信号配線の幅は前記狭い信号配線
の２倍であり、 前記狭い信号配線の抵抗値は前記広い信号配線の抵抗値
の２倍であり、 前記広い配線および前記狭い配線は同一の特性インピー
ダンスを有することを特徴とする請求項２記載のハイブ
リッド半導体モジュール。 - 【請求項６】前記第１および第２の信号層は互いに近接
しており、 共に前記第１のグランド平面層と第２のグランド平面層
との間に配置され、 前記第１および第２の信号層および前記第１および第２
のグランド平面は、前記標準化層と前記最上面層との間
に配置されていることを特徴とする請求項２記載のハイ
ブリッド半導体モジュール。 - 【請求項７】前記標準化層、前記グランド平面層、前記
第１および第２の信号層、ならびに前記最上面層を通じ
て、前記セラミック・ベースより伸展し、前記層を相互
に接続する複数のバイア接続部材をさらに備えることを
特徴とする請求項６記載のハイブリッド半導体モジュー
ル。 - 【請求項８】前記最上面層および前記標準化層は再分配
配線を収容しているることを特徴とする請求項７記載の
ハイブリッド半導体モジュール。 - 【請求項９】前記標準化層は、信号再分配のための配線
と、電源再分配のための配線との両方を有することを特
徴とする請求項６記載のハイブリッド半導体モジュー
ル。 - 【請求項１０】前記セラミック・ベースから薄膜スタブ
へ伸展し、前記薄膜スタブをセラミック配線に接続して
スタブの静電容量を低減する薄膜バイアをさらに有する
ことを特徴とする請求項８記載のハイブリッド半導体モ
ジュール。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US84746192A | 1992-03-06 | 1992-03-06 | |
| US847461 | 2001-05-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685106A true JPH0685106A (ja) | 1994-03-25 |
| JPH07123150B2 JPH07123150B2 (ja) | 1995-12-25 |
Family
ID=25300684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5002632A Expired - Lifetime JPH07123150B2 (ja) | 1992-03-06 | 1993-01-11 | ハイブリッド半導体モジュール |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0558984A3 (ja) |
| JP (1) | JPH07123150B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001015643A (ja) * | 1999-06-11 | 2001-01-19 | Intel Corp | 有機ランド・グリッド・アレイ（ｏｌｇａ）パッケージとｏｌｇａを含む集積回路パッケージ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508938A (en) * | 1992-08-13 | 1996-04-16 | Fujitsu Limited | Special interconnect layer employing offset trace layout for advanced multi-chip module packages |
| KR100563122B1 (ko) * | 1998-01-30 | 2006-03-21 | 다이요 유덴 가부시키가이샤 | 하이브리드 모듈 및 그 제조방법 및 그 설치방법 |
| RU206439U1 (ru) * | 2021-05-27 | 2021-09-13 | федеральное государственное бюджетное образовательное учреждение высшего образования "Национальный исследовательский университет "МЭИ" (ФГБОУ ВО "НИУ "МЭИ") | Многокристальный силовой модуль |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4968264A (ja) * | 1972-11-06 | 1974-07-02 | ||
| JPS522153U (ja) * | 1975-06-24 | 1977-01-08 | ||
| JPS60211897A (ja) * | 1984-04-05 | 1985-10-24 | 日本電気株式会社 | 多層配線基板 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3792384A (en) * | 1972-01-24 | 1974-02-12 | Motorola Inc | Controlled loss capacitor |
| US4210885A (en) * | 1978-06-30 | 1980-07-01 | International Business Machines Corporation | Thin film lossy line for preventing reflections in microcircuit chip package interconnections |
| US4754371A (en) * | 1984-04-27 | 1988-06-28 | Nec Corporation | Large scale integrated circuit package |
| GB9000264D0 (en) * | 1990-01-05 | 1990-03-07 | Int Computers Ltd | Circuit packaging |
| JPH0716100B2 (ja) * | 1990-01-10 | 1995-02-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 多層配線モジュール |
-
1993
- 1993-01-11 JP JP5002632A patent/JPH07123150B2/ja not_active Expired - Lifetime
- 1993-02-15 EP EP19930102332 patent/EP0558984A3/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4968264A (ja) * | 1972-11-06 | 1974-07-02 | ||
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| JP2001015643A (ja) * | 1999-06-11 | 2001-01-19 | Intel Corp | 有機ランド・グリッド・アレイ（ｏｌｇａ）パッケージとｏｌｇａを含む集積回路パッケージ |
| JP4671470B2 (ja) * | 1999-06-11 | 2011-04-20 | インテル・コーポレーション | 有機ランド・グリッド・アレイ・パッケージ、基板、有機基板、集積回路パッケージ及び回路アセンブリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07123150B2 (ja) | 1995-12-25 |
| EP0558984A3 (en) | 1993-12-29 |
| EP0558984A2 (en) | 1993-09-08 |
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