JPH0716100B2 - 多層配線モジュール - Google Patents
多層配線モジュールInfo
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、多面すなわち多層配線構造の垂直あるいは層
間導体におけるインピーダンス・マッチングに関するも
のである。
間導体におけるインピーダンス・マッチングに関するも
のである。
特に半導体集積回路の分野では、パッケージング密度お
よび動作速度に対する要求はますます厳しくなり、配線
構造の設計が難しくなっているので、本発明はこの分野
に特に有益である。
よび動作速度に対する要求はますます厳しくなり、配線
構造の設計が難しくなっているので、本発明はこの分野
に特に有益である。
B.従来の技術と発明が解決しようとする課題 多面すなわち多層配線技術では、複数の比較的薄い基板
が導体パターンを支持するために用いられる。そして、
これらの基板は積層され、バイア接続として近年知られ
るようになった方法により各層間の接続が行われ、各基
板に形成された配線が互いに接続される。この技術は、
パターン化導体付着技術を用いて実施され、基板を積層
した後、各パターンは、いくつかの基板あるいはすべて
の基板を貫くスルーホール・パターンによって接続さ
れ、積層基板は一つの配線パッケージとなる。半導体技
術では通常、半導体チップはこの積層配線パッケージの
上面に配置される。
が導体パターンを支持するために用いられる。そして、
これらの基板は積層され、バイア接続として近年知られ
るようになった方法により各層間の接続が行われ、各基
板に形成された配線が互いに接続される。この技術は、
パターン化導体付着技術を用いて実施され、基板を積層
した後、各パターンは、いくつかの基板あるいはすべて
の基板を貫くスルーホール・パターンによって接続さ
れ、積層基板は一つの配線パッケージとなる。半導体技
術では通常、半導体チップはこの積層配線パッケージの
上面に配置される。
全体の性能に関する仕様が増大すると、配線構造の組み
立てには高周波インピーダンス・パラメータを考慮する
ことが重要となる。“Microelectronics Packaging Han
dbook(R.R.Tummala,E.J.Rymaszewski,Van Nostrand,19
85年,ページ18,138,154)”ではこのインピーダンスの
問題が認識されている。
立てには高周波インピーダンス・パラメータを考慮する
ことが重要となる。“Microelectronics Packaging Han
dbook(R.R.Tummala,E.J.Rymaszewski,Van Nostrand,19
85年,ページ18,138,154)”ではこのインピーダンスの
問題が認識されている。
層の数がさらに増加し、そして電源導体に流せる電流
を、信号導体に比較して、大きくすることが必要になっ
た場合には、配線構造を構成する信号導体と電源導体と
を区別するという方法が米国特許第4,649,417号明細書
および米国特許第4,827,327号明細書に示されている。
この手法の限界は、どちらのタイプの導体をどこに配置
するかを非常に早い段階で決めなければならないという
点にあり、その結果、配線形態の組み立てにおける柔軟
性が失われる。
を、信号導体に比較して、大きくすることが必要になっ
た場合には、配線構造を構成する信号導体と電源導体と
を区別するという方法が米国特許第4,649,417号明細書
および米国特許第4,827,327号明細書に示されている。
この手法の限界は、どちらのタイプの導体をどこに配置
するかを非常に早い段階で決めなければならないという
点にあり、その結果、配線形態の組み立てにおける柔軟
性が失われる。
このインピーダンスの問題を有する従来の技術では、基
準電位導体を用いて各層表面の導体のインピーダンスを
制御している。その結果、層の厚さが数ミルでは、バイ
アが誘電体を通過しているところでの大きな信号の遅延
は発生しない。
準電位導体を用いて各層表面の導体のインピーダンスを
制御している。その結果、層の厚さが数ミルでは、バイ
アが誘電体を通過しているところでの大きな信号の遅延
は発生しない。
しかし、現在要求されている性能では、複数の誘電体層
を通過するバイアのインピーダンスの不整合で生じる信
号遅延は、ピコ秒のレンジでももはや許容できない。
を通過するバイアのインピーダンスの不整合で生じる信
号遅延は、ピコ秒のレンジでももはや許容できない。
C.課題を解決するための手段 本発明は、面貫通バイアのパターンを標準的な特性のイ
ンピーダンスを呈する形態とすることにより、バイアの
インピーダンス・マッチングを可能とするものである。
上記パターンは中心バイアを複数の周辺バイアで囲んだ
ものとすることができる。そして多層構成において、5
つの配線“特性インピーダンス”をくり返す形態とし、
5番目のバイアを格子上の4つのバイアで囲むようにし
たとき、本発明は特に有利である。
ンピーダンスを呈する形態とすることにより、バイアの
インピーダンス・マッチングを可能とするものである。
上記パターンは中心バイアを複数の周辺バイアで囲んだ
ものとすることができる。そして多層構成において、5
つの配線“特性インピーダンス”をくり返す形態とし、
5番目のバイアを格子上の4つのバイアで囲むようにし
たとき、本発明は特に有利である。
D.実施例 従来の多面配線組み立てあるいはモジュールは、絶縁材
の比較的薄い層により分離された配線パターン層により
構成され、面間を走るバイアと呼ばれる導体により各層
の点どうしが接続されていた。そして、信号伝送電気特
性、すなわち誘導性インピーダンスおよび容量性インピ
ーダンスの影響は、平面対として知られるタイプの構成
を用い、基準電位導電面を導体面の間に配置して制御さ
れていた。このタイプの多面すなわち多層配線を第9図
〜第11図に示し、第9図には平面対タイプのモジュール
構成の平面図を、第10図および第11図にはその断面図を
示す。
の比較的薄い層により分離された配線パターン層により
構成され、面間を走るバイアと呼ばれる導体により各層
の点どうしが接続されていた。そして、信号伝送電気特
性、すなわち誘導性インピーダンスおよび容量性インピ
ーダンスの影響は、平面対として知られるタイプの構成
を用い、基準電位導電面を導体面の間に配置して制御さ
れていた。このタイプの多面すなわち多層配線を第9図
〜第11図に示し、第9図には平面対タイプのモジュール
構成の平面図を、第10図および第11図にはその断面図を
示す。
第9図について説明すると、モジュール面のセクション
1には、電気的基準となる導電性金属の領域2がある。
これらのモジュールでは、各面上の配線は通常、直交し
て分布している。このことを第9図に、エレメント3と
して点線で表したX配線と、エレメント4として点線で
表したY配線とにより示す。各面上の配線の接続は、Z
方向の導体、すなわちバイア5のパターンにより行われ
る。第9図には6つのバイアを示した。基準電位面部材
2は、エレメント6として示した隙間によって各バイア
5から分離されている。
1には、電気的基準となる導電性金属の領域2がある。
これらのモジュールでは、各面上の配線は通常、直交し
て分布している。このことを第9図に、エレメント3と
して点線で表したX配線と、エレメント4として点線で
表したY配線とにより示す。各面上の配線の接続は、Z
方向の導体、すなわちバイア5のパターンにより行われ
る。第9図には6つのバイアを示した。基準電位面部材
2は、エレメント6として示した隙間によって各バイア
5から分離されている。
第10図に、第9図のモジュールのA−A線に沿った断面
を示す。第10図に示すように、電気的基準電位2は、絶
縁体あるいは誘電体の層7によりX配線3から分離さ
れ、さらにX配線3より下の層から分離されている。た
だし、図には2番目の層8の部分のみを示した。
を示す。第10図に示すように、電気的基準電位2は、絶
縁体あるいは誘電体の層7によりX配線3から分離さ
れ、さらにX配線3より下の層から分離されている。た
だし、図には2番目の層8の部分のみを示した。
次に第11図には、第9図のモジュールのバイアを通るB
−B線に沿った断面を示し、導電性領域2は、各バイア
5を囲む隙間6と、絶縁層8,9により隣接する面から分
離されたY配線4と共に示されている。製造時には、絶
縁材は配線およびバイアセグメントと共にグリーン状
態、すなわち未硬化状態で作成される。積層されたもの
全体に対して処理が行われ、絶縁層、導体、ならびにバ
イアは合体され、1つのエレメントすなわち1つのモジ
ュールとなる。この処理により絶縁層間の境界は無くな
り、したがって第11図には境界線は示されていない。
−B線に沿った断面を示し、導電性領域2は、各バイア
5を囲む隙間6と、絶縁層8,9により隣接する面から分
離されたY配線4と共に示されている。製造時には、絶
縁材は配線およびバイアセグメントと共にグリーン状
態、すなわち未硬化状態で作成される。積層されたもの
全体に対して処理が行われ、絶縁層、導体、ならびにバ
イアは合体され、1つのエレメントすなわち1つのモジ
ュールとなる。この処理により絶縁層間の境界は無くな
り、したがって第11図には境界線は示されていない。
モジュールが大きくなると、誘導性リアクタンスおよび
容量性リアクタンスのインピーダンスの影響により、信
号伝達の遅延が生じる。第9図〜第11図の平面対タイプ
のモジュールでは誘導性インピーダンスおよび容量性イ
ンピーダンスの影響は、配線の形状寸法およびそれらの
電気的基準電位領域に対する位置、ならびに絶縁材料の
誘電率および厚さについて電気的伝送線設計により制御
されていた。このような努力により、X−Y平面上のド
ライブ回路と終端回路のインピーダンス・マッチングが
得られるが、層の数が多くなると、バイアによるZ方向
すなわち垂直方向の接続の影響が大きくなる。平面を接
近させ、密度を高めるため、クリアランス・ホールを小
さくすると、インピーダンスの不整合が生じ、信号速度
は低下する。
容量性リアクタンスのインピーダンスの影響により、信
号伝達の遅延が生じる。第9図〜第11図の平面対タイプ
のモジュールでは誘導性インピーダンスおよび容量性イ
ンピーダンスの影響は、配線の形状寸法およびそれらの
電気的基準電位領域に対する位置、ならびに絶縁材料の
誘電率および厚さについて電気的伝送線設計により制御
されていた。このような努力により、X−Y平面上のド
ライブ回路と終端回路のインピーダンス・マッチングが
得られるが、層の数が多くなると、バイアによるZ方向
すなわち垂直方向の接続の影響が大きくなる。平面を接
近させ、密度を高めるため、クリアランス・ホールを小
さくすると、インピーダンスの不整合が生じ、信号速度
は低下する。
本発明によれば、標準の特性インピーダンスを持つ形態
に従うパターンでバイアを配列することにより、面貫通
バイアのインピーダンス・マッチングが可能となる。こ
のパターンは、1つのバイアとその周辺に設けた複数の
バイアとで構成できる。電気設計に関して、ハンドブッ
クにさまざまな形態に対する特性インピーダンスが示さ
れている。平面対タイプ構造の基準電位面は、従来より
知られている帯域の特性インピーダンスにもとづいてい
る。本発明では、多導体に対する特性インピーダンスを
呈するの形態で、モジュールのバイアのパターンを繰り
返している。この発明は5配線特性インピーダンス形態
を用いたとき、特に有利となる。この5配線形態では、
繰り返し格子における4つの部材からなる組の各部材か
ら等距離に配置した信号伝達バイアが追加されている。
この5配線形態を第1図に示す。図中、互いに距離Dだ
け離れた4つのバイア10〜13があり、その中心に、各バ
イア10〜13から距離Sだけ離してバイア14が配置されて
いる。バイア10〜14の直径はすべて等しく、その値はd
である。
に従うパターンでバイアを配列することにより、面貫通
バイアのインピーダンス・マッチングが可能となる。こ
のパターンは、1つのバイアとその周辺に設けた複数の
バイアとで構成できる。電気設計に関して、ハンドブッ
クにさまざまな形態に対する特性インピーダンスが示さ
れている。平面対タイプ構造の基準電位面は、従来より
知られている帯域の特性インピーダンスにもとづいてい
る。本発明では、多導体に対する特性インピーダンスを
呈するの形態で、モジュールのバイアのパターンを繰り
返している。この発明は5配線特性インピーダンス形態
を用いたとき、特に有利となる。この5配線形態では、
繰り返し格子における4つの部材からなる組の各部材か
ら等距離に配置した信号伝達バイアが追加されている。
この5配線形態を第1図に示す。図中、互いに距離Dだ
け離れた4つのバイア10〜13があり、その中心に、各バ
イア10〜13から距離Sだけ離してバイア14が配置されて
いる。バイア10〜14の直径はすべて等しく、その値はd
である。
5配線形態の特性インピーダンスZ0は、“the text Ref
erence Deta for Radio Engineers(1963年,Telephone
and Telegraph Corporation発行,第4版、ページ59
1)”に示されている。それによると、バイアの直径d
が分離距離Dより小さいときは、特性インピーダンスは
第1式により表される。
erence Deta for Radio Engineers(1963年,Telephone
and Telegraph Corporation発行,第4版、ページ59
1)”に示されている。それによると、バイアの直径d
が分離距離Dより小さいときは、特性インピーダンスは
第1式により表される。
ただし、εは誘電率 本発明では、絶縁材料あるいは誘電材料として誘電率が
5のガラスセラミックを用いるので、特性インピーダン
スは第2式により表される。
5のガラスセラミックを用いるので、特性インピーダン
スは第2式により表される。
ただし、中心バイアと格子部材との距離は、 S=0.707D さらに本発明では、特性インピーダンスの設計目標値を
50オームとするので、バイア間の距離はバイアの直径の
2.87倍とする。
50オームとするので、バイア間の距離はバイアの直径の
2.87倍とする。
したがって、第1図で、中心バイア14の直径を88ミクロ
ンとし、周辺の同種バイア11〜14からの距離を254ミク
ロンとすると、伝送線の特性インピーダンスは50オーム
となる。
ンとし、周辺の同種バイア11〜14からの距離を254ミク
ロンとすると、伝送線の特性インピーダンスは50オーム
となる。
誘電率が5のガラス・セラミックを用い、特性インピー
ダンスを50オームとし、分離距離のバイア直径に対する
比を2.87とした場合の種々の例を表1に示す。
ダンスを50オームとし、分離距離のバイア直径に対する
比を2.87とした場合の種々の例を表1に示す。
表1 バイアの直径(d) バイアの間隔(S) 単位はミクロン 単位はミクロン 99 287 89 254 71 203 53 152 第2図〜第4図に、本発明の特性インピーダンス形態の
バイア配列を用いた多層モジュールの一部を示す。第2
図は平面図、第3図,第4図は異なる部分の断面図であ
り、5配線バイア形態を示している。第2図において、
バイアの繰り返し格子のバイア20〜40のそれぞれの特性
インピーダンスは上記設計値となっている。電気的基準
電位導電領域46には、円形の隙間領域47〜55がバイア2
0,22,24,30,32,34,40,42,44の周囲に設けられている。
そして繰り返しパターンの間に、バイア26,28,36,38を
囲む空き領域が設けられ、したがってカバーされたパタ
ーン領域が交互に繰り返す形になっている。埋め込まれ
ているX配線導体およびY配線導体にはそれぞれ符号5
6,57を付した。
バイア配列を用いた多層モジュールの一部を示す。第2
図は平面図、第3図,第4図は異なる部分の断面図であ
り、5配線バイア形態を示している。第2図において、
バイアの繰り返し格子のバイア20〜40のそれぞれの特性
インピーダンスは上記設計値となっている。電気的基準
電位導電領域46には、円形の隙間領域47〜55がバイア2
0,22,24,30,32,34,40,42,44の周囲に設けられている。
そして繰り返しパターンの間に、バイア26,28,36,38を
囲む空き領域が設けられ、したがってカバーされたパタ
ーン領域が交互に繰り返す形になっている。埋め込まれ
ているX配線導体およびY配線導体にはそれぞれ符号5
6,57を付した。
第3図は、第2図のバイア35〜39を通るC−C線に沿っ
た断面図である。第3図では、第2図の電気的基準電位
領域46の部分には符号59,60を付した。X配線には符号5
6を付した。第4図には、第2図のY配線57の下の領域
に拡張した断面図を示し、符号61を付した次の電気的基
準電位領域を、その符号62,63を付したD−D線上の部
分と共に示す。
た断面図である。第3図では、第2図の電気的基準電位
領域46の部分には符号59,60を付した。X配線には符号5
6を付した。第4図には、第2図のY配線57の下の領域
に拡張した断面図を示し、符号61を付した次の電気的基
準電位領域を、その符号62,63を付したD−D線上の部
分と共に示す。
第2図の信号バイアの数は数が十分大であるならば総数
の約4分の1であり、チップが取り付けられたときその
領域は、X,Y,Zのすべての方向で整合した伝送線および
チップに電力を供給する十分なバイアを有する導体を置
くために使用できる。
の約4分の1であり、チップが取り付けられたときその
領域は、X,Y,Zのすべての方向で整合した伝送線および
チップに電力を供給する十分なバイアを有する導体を置
くために使用できる。
構造の各面に対して、および用いられる導電材料に対し
て、導体の位置、電気的基準電位領域の形、ならびに導
体とバイア・セグメントの選択は、積層体全体を組み立
て、合体させて1つのモジュールとするのに先だって行
う。
て、導体の位置、電気的基準電位領域の形、ならびに導
体とバイア・セグメントの選択は、積層体全体を組み立
て、合体させて1つのモジュールとするのに先だって行
う。
第5図〜第7図に、選択した短いストリップの、電気的
基準電位領域の空き領域への配置を示す。各図はモジュ
ールの一部を示し、第5図は平面図、第6図,第7図は
異なる位置の断面図である。第5図の短いストリップ6
5,66は、埋め込まれたX配線70に隣接する空き領域67,6
8を横断するようにこの面上で導電性材料69のレイアウ
トに組み入れられたものである。埋め込まれたY配線に
は符号71を付した。
基準電位領域の空き領域への配置を示す。各図はモジュ
ールの一部を示し、第5図は平面図、第6図,第7図は
異なる位置の断面図である。第5図の短いストリップ6
5,66は、埋め込まれたX配線70に隣接する空き領域67,6
8を横断するようにこの面上で導電性材料69のレイアウ
トに組み入れられたものである。埋め込まれたY配線に
は符号71を付した。
第5図のF−F線に沿った断面図を第6図に示す。この
図はX配線70と電気的基準電位領域69のストリップ65,6
6を示す。
図はX配線70と電気的基準電位領域69のストリップ65,6
6を示す。
第7図に第5図のE−E線に沿った断面図を示す。この
図は、Y配線71の下でこれに近接する面の電気的基準電
位領域72に組み入れられた追加材料を示す。
図は、Y配線71の下でこれに近接する面の電気的基準電
位領域72に組み入れられた追加材料を示す。
本発明によるバイアのインピーダンス・マッチングによ
り、チップの下の領域を、3方向のすべてにおいて、整
合した伝送線インピーダンス特性を有する導体として、
またチップに十分な電力を供給するバイアとする導体と
して用いることが可能となる。誘電率が5のガラス・セ
ラミックなどの絶縁材料を用いたモジュールでは、平面
対を貫通する各整合インピーダンス・バイアにより、約
3ピコ秒の信号遅延を削減することができる。本発明を
実施する場合には、バイアの直径は、チップのサイズと
入出力信号の数に応じて設定する。第8図は直交対数ス
ケールのグラフであり、3種類の大きさのチップについ
て、その関係を示す。
り、チップの下の領域を、3方向のすべてにおいて、整
合した伝送線インピーダンス特性を有する導体として、
またチップに十分な電力を供給するバイアとする導体と
して用いることが可能となる。誘電率が5のガラス・セ
ラミックなどの絶縁材料を用いたモジュールでは、平面
対を貫通する各整合インピーダンス・バイアにより、約
3ピコ秒の信号遅延を削減することができる。本発明を
実施する場合には、バイアの直径は、チップのサイズと
入出力信号の数に応じて設定する。第8図は直交対数ス
ケールのグラフであり、3種類の大きさのチップについ
て、その関係を示す。
E.発明の効果 以上、バイア、あるいは積層配線モジュールのZ方向に
関するインピーダンス・マッチングについて説明した。
このインピーダンス・マッチングにより、電圧の異なる
複数の面を通じて信号が伝送されるとき、誘導あるいは
容量性負荷のために生じる遅延を無くすことができる。
関するインピーダンス・マッチングについて説明した。
このインピーダンス・マッチングにより、電圧の異なる
複数の面を通じて信号が伝送されるとき、誘導あるいは
容量性負荷のために生じる遅延を無くすことができる。
第1図は、5配線“特性インピーダンス”タイプ形態の
寸法を示す図、 第2図〜第4図は、本発明の実施例を示す平面図および
異なる位置の断面図であり、ガラスセラミック・モジュ
ール集積回路のパターン化したバイア構成を示す図、 第5図〜第7図は、本発明の実施例であるガラスセラミ
ック・モジュール集積回路を示す平面図および異なる位
置の断面図であり、基準面上のジグザグ電流経路を改善
するための配線の位置を示す図、 第8図は対数スケールのグラフであり、本発明の実施例
であるガラスセラミック・モジュール集積回路における
チップサイズと、バイア入出力(I/O)端子の数と、バ
イアの直径との関係を示す図、 第9図〜第11図は従来の“平面対”タイプの積層配線構
造を示す平面図および異なる位置の断面図である。 20〜24……バイア 46,61〜63……電気的基準電位導体 47〜55……隙間領域 56,70……X配線導体 57,71……Y配線導体 65,66……ストリップ 67,68……空き領域
寸法を示す図、 第2図〜第4図は、本発明の実施例を示す平面図および
異なる位置の断面図であり、ガラスセラミック・モジュ
ール集積回路のパターン化したバイア構成を示す図、 第5図〜第7図は、本発明の実施例であるガラスセラミ
ック・モジュール集積回路を示す平面図および異なる位
置の断面図であり、基準面上のジグザグ電流経路を改善
するための配線の位置を示す図、 第8図は対数スケールのグラフであり、本発明の実施例
であるガラスセラミック・モジュール集積回路における
チップサイズと、バイア入出力(I/O)端子の数と、バ
イアの直径との関係を示す図、 第9図〜第11図は従来の“平面対”タイプの積層配線構
造を示す平面図および異なる位置の断面図である。 20〜24……バイア 46,61〜63……電気的基準電位導体 47〜55……隙間領域 56,70……X配線導体 57,71……Y配線導体 65,66……ストリップ 67,68……空き領域
Claims (4)
- 【請求項1】複数のX方向の信号配線導体を有する面、
複数のY方向の信号配線導体を有する面、及び導電材料
面より成る電気的基準電位導電面を含み、X方向の信号
配線導体を有する面およびY方向の信号配線導体を有す
る面の各々が電気的基準電位導電面から誘電材層により
分離されて成る多層配線モジュールにおいて、 上記信号配線導体を有する面の少なくとも1つから他の
面にそれらの面の間の少なくとも1つの誘電材層及び上
記電気的基準電位導電面を通り抜けてこれらの面の信号
配線導体を相互接続するZ方向の接続バイアと、 上記バイアの各々は該バイアから等距離にある互いに等
間隔の複数の導体により包囲されており、かつ該導体の
各々は上記電気的基準電位導電面に接続されていること
と、 上記電気的基準電位導電面において上記導体が上記バイ
アを包囲する領域には該バイアを取り巻く隙間を残して
上記導電材料が存在し、該領域の外では上記導電材料が
除去されていることと、 より成る多層配線モジュール。 - 【請求項2】複数のX方向の信号配線導体を有する面、
複数のY方向の信号配線導体を有する面、及び導電材料
面より成る電気的基準電位導電面を含み、X方向の信号
配線導体を有する面およびY方向の信号配線導体を有す
る面の各々が電気的基準電位導電面から誘電材層により
分離されて成る多層配線モジュールにおいて、 上記信号配線導体を有する面の少なくとも1つから他の
面にそれらの面の間の少なくとも1つの誘電材層及び上
記電気的基準電位導電面を通り抜けてこれらの面の信号
配線導体を相互接続するZ方向の接続バイアと、 上記バイアの各々は該バイアから等距離にある互いに等
間隔の複数の導体により包囲されており、かつ該導体の
各々は上記電気的基準電位導電面に接続されていること
と、 上記電気的基準電位導電面において上記導体が上記バイ
アを包囲する領域には該バイアを取り巻く隙間を残して
上記導電材料が存在し、該領域の外では上記誘電材層に
より分離された面の信号配線導体に対応する部分を除い
て上記導電材料が除去されていることと、 より成る多層配線モジュール。 - 【請求項3】上記バイアを包囲する上記導体の数は4で
ある請求項1の多層配線モジュール。 - 【請求項4】上記X方向の信号配線導体を有する面およ
び上記Y方向の信号配線導体を有する面が上記電気的基
準電位導電面の対の間に配置され、該電気的基準電位導
電面の一方において上記導電材料が存在する領域を通り
抜けるバイアが上記電気的基準電位導電面の他方におい
て上記導電材料が除去された領域を通り抜け、上記電気
的基準電位導電面の他方において上記導電材料が存在す
る領域を通り抜けるバイアが上記電気的基準電位導電面
の一方において上記導電材料が除去された領域を通り抜
けるように構成されて成る請求項1または2に記載の多
層配線モジュール。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US46306890A | 1990-01-10 | 1990-01-10 | |
US463,068 | 1990-01-10 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03215995A JPH03215995A (ja) | 1991-09-20 |
JPH0716100B2 true JPH0716100B2 (ja) | 1995-02-22 |
Family
ID=23838740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2313011A Expired - Lifetime JPH0716100B2 (ja) | 1990-01-10 | 1990-11-20 | 多層配線モジュール |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0436848B1 (ja) |
JP (1) | JPH0716100B2 (ja) |
DE (1) | DE69019713T2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07123150B2 (ja) * | 1992-03-06 | 1995-12-25 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ハイブリッド半導体モジュール |
US5338970A (en) * | 1993-03-24 | 1994-08-16 | Intergraph Corporation | Multi-layered integrated circuit package with improved high frequency performance |
DE4412467C2 (de) * | 1994-04-08 | 1999-07-22 | Ind Tech Res Inst | Integrierter Schaltkreis und Verfahen zur Anordnung eines integrierten Schaltkreises |
US6225568B1 (en) * | 1998-08-31 | 2001-05-01 | Advanced Flexible Circuits Co., Ltd. | Circuit board having shielding planes with varied void opening patterns for controlling the impedance and the transmission time |
CN114501823B (zh) * | 2022-04-15 | 2022-07-01 | 成都万创科技股份有限公司 | 一种pcb板叠层优化方法及pcb板 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5373364A (en) * | 1976-12-13 | 1978-06-29 | Fujitsu Ltd | Multilayer printed circuit board |
US4322778A (en) * | 1980-01-25 | 1982-03-30 | International Business Machines Corp. | High performance semiconductor package assembly |
JPS58173890A (ja) * | 1982-04-05 | 1983-10-12 | 株式会社日立製作所 | 多層配線基板 |
US4551746A (en) * | 1982-10-05 | 1985-11-05 | Mayo Foundation | Leadless chip carrier apparatus providing an improved transmission line environment and improved heat dissipation |
JPS60211897A (ja) * | 1984-04-05 | 1985-10-24 | 日本電気株式会社 | 多層配線基板 |
US4754371A (en) * | 1984-04-27 | 1988-06-28 | Nec Corporation | Large scale integrated circuit package |
JPH0812887B2 (ja) * | 1985-04-13 | 1996-02-07 | 富士通株式会社 | 高速集積回路パツケ−ジ |
JPS63245952A (ja) * | 1987-04-01 | 1988-10-13 | Hitachi Ltd | マルチチップモジュ−ル構造体 |
JPS6413796A (en) * | 1987-07-07 | 1989-01-18 | Fujitsu Ltd | Multilayer interconnection board |
JPS6423598A (en) * | 1987-07-20 | 1989-01-26 | Sony Corp | Multilayer circuit board |
US4956749A (en) * | 1987-11-20 | 1990-09-11 | Hewlett-Packard Company | Interconnect structure for integrated circuits |
-
1990
- 1990-11-20 JP JP2313011A patent/JPH0716100B2/ja not_active Expired - Lifetime
- 1990-12-08 EP EP90123638A patent/EP0436848B1/en not_active Expired - Lifetime
- 1990-12-08 DE DE1990619713 patent/DE69019713T2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0436848A2 (en) | 1991-07-17 |
DE69019713T2 (de) | 1996-01-25 |
EP0436848A3 (en) | 1991-10-09 |
DE69019713D1 (de) | 1995-06-29 |
EP0436848B1 (en) | 1995-05-24 |
JPH03215995A (ja) | 1991-09-20 |
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