KR101109701B1 - 커패시터 실장 배선 기판 및 그 제조 방법 - Google Patents

커패시터 실장 배선 기판 및 그 제조 방법 Download PDF

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마사히로 스노하라
게이 무라야마
미츠토시 히가시
도시오 고묘
유키하루 다케우치
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 실장하는 커패시터의 ESL을 저감시켜 효과적인 디커플링을 행할 수 있도록 하며, 탑재하는 반도체 소자 등의 동작 신뢰성 향상에 기여할 수 있는 신규 「커패시터 실장 배선 기판 및 그 제조 방법」을 제공하는 것을 과제로 한다.
커패시터 실장 배선 기판(10e)에 있어서, 각각 필요한 형상으로 패턴 형성된 복수의 배선층(14a, 14b, 16a, 16b, 18a, 18b)이 절연층(15a, 15b, 17a, 17b)을 통하여 적층되는 동시에, 상기 절연층을 두께 방향으로 관통하여 형성된 도체를 통하여 서로 접속되어 있다. 디커플링용 커패시터(1)는 전원 라인 또는 그라운드 라인으로서 사용되는 배선층(14a, 18a)에 근접하여 상기 배선층에 전기적으로 접속되는 동시에, 상기 커패시터(1)에 전류를 흐르게 했을 때에 그 전류의 방향과 상기 배선층(14a, 18a)에 흐르는 전류의 방향이 역방향으로 되도록 실장되어 있다.
Figure R1020050023122
커패시터, 디커플링, 배선층, 절연층, 실장

Description

커패시터 실장 배선 기판 및 그 제조 방법{CAPACITOR-MOUNTED WIRING BOARD AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 제 1 실시예에 따른 커패시터 실장 배선 기판의 구성을 나타내는 단면도.
도 2는 본 발명의 제 2 실시예에 따른 커패시터 실장 배선 기판의 구성을 나타내는 단면도.
도 3은 본 발명의 제 3 실시예에 따른 커패시터 실장 배선 기판의 구성을 나타내는 단면도.
도 4는 본 발명의 제 4 실시예에 따른 커패시터 실장 배선 기판의 구성을 나타내는 단면도.
도 5는 본 발명의 제 5 실시예에 따른 커패시터 실장 배선 기판의 구성을 나타내는 단면도.
도 6은 본 발명의 제 6 실시예에 따른 커패시터 실장 배선 기판의 구성을 나타내는 단면도.
도 7은 본 발명의 제 7 실시예에 따른 커패시터 실장 배선 기판의 구성을 나타내는 단면도.
도 8은 본 발명의 제 8 실시예에 따른 커패시터 실장 배선 기판의 구성을 나 타내는 단면도.
도 9는 도 7의 실시예에 따른 커패시터 실장 배선 기판의 요부(要部)(칩 커패시터의 접속 형태에 따른 부분)의 제 1 제조 공정을 나타내는 단면도.
도 10은 도 9의 제조 공정에 연속되는 제 2 제조 공정을 나타내는 단면도.
도 11은 도 8의 실시예에 따른 커패시터 실장 배선 기판의 요부(칩 커패시터의 접속 형태에 따른 부분)의 제 1 제조 공정을 나타내는 단면도.
도 12는 도 11의 제조 공정에 연속되는 제 2 제조 공정을 나타내는 단면도.
도 13은 칩 커패시터를 표면 실장한 경우와 매립 실장한 경우에 각각 얻어지는 등가 직렬 인덕턴스(ESL)를 대비시켜 나타낸 도면.
도 14는 도 6의 실시예의 일 변형예에 따른 커패시터 실장 배선 기판에서의 커패시터 부분의 구성을 나타내는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 커패시터(칩 커패시터)
2 : 반도체 소자(칩)
10, 10a, 10b, 10c, 10d, 10e, 10f, 10g : 커패시터 실장 배선 기판(반도체 패키지)
11 : 절연성 기재(基材)(코어 기판)
14a, 14b, 16a, 16b, 18a, 18b, 20a, 20b : 배선층
15a, 15b, 17a, 17b, 19a, 19b : 층간 절연층(수지층)
21a, 21b : 보호막(솔더 레지스트층)
22 : 외부 접속 단자(땜납 범프)
23 : 땜납
RP : 오목부(캐비티)
VH1, VH2, VH3 : 비어 홀
본 발명은 커패시터를 실장한 배선 기판에 관한 것이며, 보다 상세하게는, 고속의 스위칭 동작이 요구되는 반도체 소자(칩)나 전자 부품 등을 탑재하기 위한 디커플링(decoupling)용 커패시터를 실장한 배선 기판의 신규 구조 및 그 제조 방법에 관한 것이다.
여기서, 배선 기판은 반도체 소자 등을 탑재하는 패키지로서의 역할을 수행하는 의미에서 편의상 「반도체 패키지」라고도 한다. 또한, 반도체 소자 등을 탑재한 상태에 있는 배선 기판(반도체 패키지)을 「반도체 장치」라고 부르기로 한다.
최근 프린트 배선 기판은 경량화가 요구되고, 또한 소형 및 다(多)핀화된 BGA(Ball Grid Array)나 PGA(Pin Grid Array), CSP(Chip Size Package) 등을 탑재하기 위해, 배선의 미세화 및 고밀도화가 요구되고 있다. 그러나, 종래의 프린트 배선 기판은 비어 홀의 형성에 많은 면적을 필요로 하고 있었기 때문에, 설계의 자유도가 제한되고, 배선의 미세화가 곤란했다. 그래서, 최근 실용화가 추진된 것이 빌드업(build-up)법을 이용한 프린트 배선 기판(빌드업 다층 배선 기판)이다. 이 빌드업 다층 배선 기판은 층간 절연층의 재료와 비어 홀 형성 프로세스의 조합에 의해 다양한 종류의 것이 제조가능 하며, 그 기본적인 프로세스는 절연층의 형성, 절연층에서의 층간 접속을 위한 비어 홀의 형성, 비어 홀의 내부를 포함시킨 도체층(패턴 형성된 배선, 패드 등)의 형성을 차례로 반복하면서 도체층을 적층해 가는 것이다. 이러한 빌드업법에 의해 얻어진 다층 배선 기판에서는, 집적도 등이 진전된 반도체 소자(칩)에서도 탑재하는 것이 가능하다.
그러나, 그 반면, 이러한 다층 배선 기판(반도체 패키지)에서는 각 배선 패턴이 서로 근접하고 있기 때문에, 배선 사이에서 크로스토크(crosstalk) 노이즈가 생기거나, 또한 전원 라인이나 그라운드 라인 등의 전위가 변동하는 등의 문제가 발생할 수 있다. 특히 고속의 스위칭 동작이 요구되는 반도체 소자나 전자 부품 등을 탑재하는 반도체 패키지에서는, 주파수의 상승에 따라 크로스토크 노이즈가 발생하기 쉬워지고, 또한 스위칭 소자가 고속으로 온/오프함으로써 스위칭 노이즈가 발생하며, 이것에 의해 전원 라인 등의 전위가 변동하기 쉬워진다. 이것은 탑재하는 반도체 소자 등의 동작 신뢰성의 저하를 초래하여 바람직하지 않다.
그래서, 전원 전압을 안정시키고, 또한 스위칭 노이즈 등을 저감시키기 위해, 종래부터 반도체 소자를 탑재한 반도체 패키지에 칩 커패시터 등의 용량 소자를 부설(附設)하여 전원 라인 등을 「디커플링」하는 것이 실행되었다. 전형적인 수법으로서는, 반도체 패키지의 반도체 소자 등이 탑재되는 측과 동일한 면 또는 그 반대측 면에 칩 커패시터를 납땜 등에 의해 표면 실장하는 방법이 있다.
그러나, 이 경우, 반도체 패키지의 표면에 커패시터를 설치한 분만큼 상기 패키지 전체의 두께가 두꺼워지게 되고, 또한 커패시터와 반도체 소자 사이를 접속하는 배선의 라우팅(routing) 거리가 길어져 인덕턴스의 증대를 초래하게 된다. 인덕턴스가 크면, 효과적인 「디커플링」을 행할 수 없기 때문에, 인덕턴스는 가능한 한 작은 것이 바람직하다. 이를 위해서는, 커패시터는 가능한 한 반도체 소자의 근방에 배치하는 것이 바람직하다. 또한, 이렇게 커패시터를 반도체 소자의 근방에 배치하는 것이 종래의 기술 상식이었다.
상기 종래 기술에 관련되는 기술로서는, 예를 들어 특허문헌 1에 기재된 바와 같이, 빌드업법에 의해 얻어진 수지의 다층 회로 기판에 디커플링용 커패시터를 내장하고, 상기 커패시터를 구성하는 2층의 도체 패턴에 의해 삽입된 유전체층을 소정값 이상의 비(比)유전율을 갖는 재료(수지)에 의해 형성하도록 한 것이 있다.
[특허문헌 1] 일본국 공개특허평11-68319호 공보
상술한 바와 같이 종래의 기술에서는, 디커플링용 커패시터의 인덕턴스를 가능한 한 작게 하기 위해, 상기 커패시터를 반도체 소자에 근접시켜 배열 설치함으로써 양자 사이의 배선 거리를 가능한 한 짧게 하도록 했다. 이 때, 커패시터에 흐르는 전류와 그 근방의 플레인(plane)(평면) 형상 배선 패턴, 특히 전원 플레인 또는 그라운드 플레인의 자기(磁氣)적인 결합에 관한 배려는 이루어지지 않았다.
이 때문에, 커패시터와 반도체 소자를 접속했을 때에 양자 사이의 배선 거리가 단지 짧다는 것만으로는, 상기 커패시터가 갖는 등가 직렬 인덕턴스(ESL)를 반 드시 작게 할 수 없는 경우도 발생할 수 있다. 예를 들어 긴 판 형상의 칩 커패시터 근방에서 상기 커패시터에 접속되는 플레인(평면) 형상의 배선 패턴이 있고, 또한 그 배선 패턴이 상기 커패시터의 길이 방향에 평행한 상태이며, 상기 커패시터에 흐르는 전류와 그 배선 패턴에 흐르는 전류의 방향이 동일한 방향일 경우, 상기 커패시터에 흐르는 전류에 의해 생기는 자계와 배선 패턴에 흐르는 전류에 의해 생기는 자계의 방향이 동일한 방향으로 되기 때문에, 상기 커패시터의 ESL은 배선 패턴으로부터의 자계의 영향을 받아 그 인덕턴스가 외관상 커지게 된다.
즉, 커패시터의 배치와 그 근방의 배선 패턴의 배치나 흐르는 전류의 방향의 관계에 따라서는, 상기 커패시터의 ESL을 반드시 만족스럽게 작게 할 수 없다는 과제가 있었다.
본 발명은 이러한 종래 기술에서의 과제를 감안하여 창작된 것으로서, 실장하는 커패시터의 등가 직렬 인덕턴스(ESL)를 저감시켜 효과적인 디커플링을 행할 수 있도록 하고, 더 나아가서는 탑재하는 반도체 소자 등의 동작 신뢰성 향상에 기여할 수 있는 신규 커패시터 실장 배선 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 종래 기술의 과제를 해결하기 위해, 본 발명의 기본 형태에 의하면, 각각 필요한 형상으로 패턴 형성된 복수의 배선층이 절연층을 통하여 적층되는 동시에, 상기 절연층을 두께 방향으로 관통하여 형성된 도체를 통하여 서로 접속되고, 커패시터가 상기 복수의 배선층 중 전원 라인 또는 그라운드 라인으로서 사용되는 배선층에 근접하여 상기 배선층에 전기적으로 접속되는 동시에, 상기 커패시터에 전류를 흐르게 했을 때에 그 전류의 방향과 상기 배선층에 흐르는 전류의 방향이 역(逆)방향으로 되도록 실장되어 있는 것을 특징으로 하는 커패시터 실장 배선 기판이 제공된다.
본 발명에 따른 커패시터 실장 배선 기판의 구성에 의하면, 커패시터와 전원용(또는 그라운드용) 배선층이 근접 배치되어 있기 때문에, 커패시터에 흐르는 전류와 상기 배선층에 흐르는 전류의 자기적인 결합이 강화되고, 또한 쌍방의 전류 방향이 서로 역방향으로 되어 있기 때문에, 각각의 전류에 의해 생기는 자계가 서로 소거된다. 그 결과, 상기 커패시터의 등가 직렬 인덕턴스(ESL)는 상기 배선층으로부터의 자계(자체로부터 발생하는 자계를 소거하는 방향으로 작용하는 자계)의 영향을 받아 외관상 작아진다. 즉, 상기 커패시터의 ESL을 저감시킬 수 있다. 이것에 의해, 효과적인 디커플링을 행하는 것이 가능해지고, 또한 탑재하는 반도체 소자 등의 동작 신뢰성 향상에 기여할 수 있다.
이 경우, 커패시터와 상기 배선층과의 거리를 더 짧게 함으로써, 커패시터 내에 흐르는 전류의 분포를 자기 결합시키는 상기 배선층의 근방에 집중시킬 수 있기 때문에, 보다 한층 더 효과적으로 ESL을 저감시킬 수 있다.
본 발명의 다른 형태에 따른 커패시터 실장 배선 기판의 구성 및 그 이점(利點), 제조 방법에 대해서는 이하에 기술하는 상세한 실시예를 참조하면서 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 커패시터 실장 배선 기판(반도체 패키 지)의 구성을 단면도의 형태에 의해 모식적으로 나타낸 것이다. 도시한 예에서는, 칩 커패시터(1)를 반도체 패키지(10)의 이면(裏面)(반도체 소자(2)가 탑재되는 측과 반대측 면)에 표면 실장한 경우의 구성을 나타내고 있다.
본 실시예에 따른 반도체 패키지(10)에 있어서, 참조부호 11은 본 패키지의 코어 기판으로서의 절연성 기재(예를 들어 유리직물에 에폭시 수지나 폴리이미드 수지 등의 열경화성 수지를 함침(含浸)시킨 것), 참조부호 12는 코어 기판(11)의 필요한 개소에 두께 방향으로 관통하여 형성된 관통 구멍 내벽에 형성된 도체(예를 들어 구리(Cu) 등의 금속), 참조부호 13은 도체(12)의 내측에 충전된 절연체(예를 들어 에폭시 수지 등), 참조부호 14a 및 14b는 각각 코어 기판(11)의 양면에 필요한 형상으로 패턴 형성된 배선층(예를 들어 Cu), 참조부호 15a 및 15b는 각각 코어 기판(11) 및 배선층(14a, 14b) 위에 형성된 층간 절연층으로서의 수지층(예를 들어 에폭시 수지층), 참조부호 16a 및 16b는 각각 배선층(14a, 14b)의 일부에 전기적으로 접속되어 수지층(15a, 15b) 위에 필요한 형상으로 패턴 형성된 배선층, 참조부호 17a 및 17b는 각각 수지층(15a, 15b) 및 배선층(16a, 16b) 위에 형성된 수지층, 참조부호 18a 및 18b는 각각 배선층(16a, 16b)의 일부에 전기적으로 접속되어 수지층(17a, 17b) 위에 필요한 형상으로 패턴 형성된 배선층, 참조부호 19a 및 19b는 각각 수지층(17a, 17b) 및 배선층(18a, 18b) 위에 형성된 수지층, 참조부호 20a 및 20b는 각각 배선층(18a, 18b)의 일부에 전기적으로 접속되어 수지층(19a, 19b) 위에 필요한 형상으로 패턴 형성된 배선층을 나타낸다.
또한, 참조부호 21a 및 21b는 각각 소정의 부분에 개구부를 가져 배선층 (20a, 20b) 및 수지층(19a, 19b) 위에 형성된 보호막으로서의 솔더 레지스트층, 참조부호 22는 하측의 솔더 레지스트층(21b)의 개구부로부터 노출되어 있는 각 패드부(배선층(20b)의 일부)에 접합된 외부 접속 단자로서의 땜납 범프, 참조부호 23은 마찬가지로 솔더 레지스트층(21b)의 개구부로부터 노출되어 있는 2개소의 패드부(배선층(20b)의 일부)에 칩 커패시터(1)를 접속하는 땜납을 나타낸다. 이 때, 땜납의 접착성을 높이기 위해, 솔더 레지스트층(21b)의 개구부로부터 노출되어 있는 패드부(배선층(20b)의 일부) 위에 니켈(Ni)/금(Au)의 도금에 의한 도체층을 피착(被着)시켜 두는 것이 바람직하다. 이것은 상측의 솔더 레지스트층(21a)의 개구부로부터 노출되어 있는 패드부(배선층(20a)의 일부)에 대해서도 동일하다.
또한, 도시한 예에서는 땜납 범프(외부 접속 단자)(22)를 설치하고 있지만, 이것을 반드시 설치할 필요는 없다. 따라서, 필요할 때에 외부 접속 단자를 접합할 수 있도록 하측의 솔더 레지스트층(21b)의 개구부로부터 패드부(배선층(20b)의 일부)가 노출되어 있으면 충분하다. 또한, 칩 커패시터(1)는 패키지(10)에 표면 실장되기 때문에, 패키지 전체의 두께를 억제하기 위해서도 그 두께가 가급적 얇은 것을 사용하는 것이 바람직하다. 또한, 후술하는 바와 같이 칩 커패시터(1)를 매립 실장하는 실시예에서도, 패키지 중에 매립하기 위해 그 두께는 가능한 한 얇은 것이 바람직하다. 따라서, 본 실시예를 포함시켜 이하에 기술하는 각 실시예에서는 칩 커패시터(1)로서 두께가 100㎛ 정도인 얇은 것을 사용하고 있다.
각 배선층(14a, 14b, 16a, 16b, 18a, 18b, 20a, 20b)은 각각 필요한 형상으로 패턴 형성되는데, 이 때, 각각 요구되는 패턴의 신호 라인, 전원 라인(P) 또는 그라운드 라인(G)과, 층간 접속용 패드부를 포함하도록 형성된다. 최외층(最外層)의 배선층(20a, 20b) 이외의 배선층에 대해서는, 각각의 패드부는 각각 대응하는 수지층에 형성되는 상하 접속용 비어 홀(이 비어 홀에는 도체(예를 들어 Cu)가 충전되어 있음)의 위치에 대응하여 패턴 형성되어 있다. 한편, 최외층의 배선층(20a, 20b)의 각 패드부는 각각 탑재하는 반도체 소자(칩)(2)의 전극 위치, 외부 접속 단자(22)의 접합 위치, 및 칩 커패시터(1)의 실장 위치에 대응하도록 패턴 형성되어 있다. 또한, 도시한 예에서는, 상측의 배선층(18a)과 하측의 배선층(14b)이 전원 라인으로서 사용되고, 상측의 배선층(14a)과 하측의 배선층(18b)이 그라운드 라인으로서 사용된다. 본 실시예를 포함시켜 이하에 기술하는 각 실시예에서는, 편의상 전원 라인으로서 사용되는 배선층을 「전원 플레인」, 그라운드 라인으로서 사용되는 배선층을 「그라운드 플레인」이라고도 한다.
본 실시예에 따른 커패시터 실장 배선 기판(반도체 패키지)(10)은, 후술하는 바와 같이, 디커플링용으로서 실장하는 칩 커패시터(1)를 전원 플레인(도 1의 예에서는, 전원용 배선층(14b)에 비어 홀(에 충전된 도체)을 통하여 접속된 최하층의 배선층(20b))에 근접하여 상기 플레인에 전기적으로 접속하는 동시에, 칩 커패시터(1)에 전류를 흐르게 했을 때에 그 전류의 방향(도 1의 예에서는, 우측으로부터 좌측을 향하는 방향)과 상기 플레인(배선층(20b))에 흐르는 전류의 방향(도 1의 예에서는, 좌측으로부터 우측을 향하는 방향)이 역방향으로 되도록 실장한 것을 특징으로 한다. 이러한 특징적인 구성은, 칩 커패시터(1)에 근접 배치되는 상기 플레인이 전원 플레인인지, 또는 그라운드 플레인인지의 차이는 있다고 하여도, 후술하는 다른 실시예에 대해서도 공통된다.
본 실시예에 따른 반도체 패키지(10)는 빌드업법 등의 주지의 기술을 이용하여 제조할 수 있다. 따라서, 그 제조 방법의 공정에 대해서는 도시를 생략하지만, 간단하게 설명하면 다음과 같다. 예를 들어 빌드업법을 이용한 경우, 우선, 코어 기판(11)(필요한 개소에 관통 구멍을 형성하고, 그 내부에 도체(12) 및 절연체(13)를 충전한 것)의 양면에 필요한 패턴 형상으로 배선층(14a, 14b)을 형성하며, 다음으로, 수지층(층간 절연층)의 형성→수지층에서의 층간 접속을 위한 비어 홀의 형성→비어 홀의 내부를 포함시킨 배선층의 형성을 차례로 반복하면서 상하 각 4층으로 될 때까지 배선층을 적층해 가고, 또한 최외층의 배선층(20a, 20b)의 패드부가 노출되도록 전면(全面)을 덮어 솔더 레지스트층(21a, 21b)을 형성한 후, 기판 실장 측의 솔더 레지스트층(21b)으로부터 각각 노출되어 있는 각 패드부에 땜납 범프(외부 접속 단자)(22)를 접합하는 동시에, 칩 커패시터(1)를 납땜(23)에 의해 표면 실장함으로써, 본 실시예의 반도체 패키지(10)(도 1)를 얻을 수 있다.
또한, 이 패키지(10)에 반도체 소자(칩)(2)를 탑재하여 반도체 장치를 얻을 경우에는, 예를 들어 상측의 솔더 레지스트층(21a)의 개구부로부터 노출되어 있는 패드부(배선층(20a)의 일부)에 반도체 칩(2)의 패드 위에 접합된 전극(3)(예를 들어 땜납 범프)이 전기적으로 접속되도록 상기 칩(2)을 플립칩 접속하고, 또한 솔더 레지스트층(21a)과의 사이에 언더필(underfill) 수지(4)를 충전하며, 열경화시켜 접착한다. 또는, 이 언더필 수지(4) 대신에, 미리 비도전성 페이스트(NCP: non-conductive paste)를 도포하거나, 또는 비도전성 필름(NCF: non-conductive film) 을 접착하여 두고, 플립칩 접속과 동시에 언더필 수지(4)와 동등한 형상으로 성형(成形) 하도록 할 수도 있다.
본 실시예에 따른 반도체 패키지(10)(도 1)의 구성에 의하면, 칩 커패시터(1)와 전원 플레인(배선층(20b))이 근접 배치되는 동시에, 상기 커패시터(1)에 흐르는 전류와 상기 플레인에 흐르는 전류의 방향이 서로 역방향으로 되어 있기 때문에, 쌍방의 전류의 자기적인 결합이 강화되는 동시에, 각각의 전류에 의해 생기는 자계가 서로 소거된다. 그 결과, 칩 커패시터(1)의 ESL은 상기 전원 플레인(배선층(20b))으로부터의 자계(즉, 상기 커패시터(1)가 발생하는 자계를 소거하는 방향으로 작용하는 자계)의 영향을 받아 외관상 작아진다. 즉, 칩 커패시터(1)의 ESL을 저감시킬 수 있고, 이것에 의해, 효과적인 디커플링을 행하는 것이 가능해지며, 또한 탑재하는 반도체 소자(칩)(2)의 동작 신뢰성 향상에 기여할 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 커패시터 실장 배선 기판(반도체 패키지)의 구성을 단면도의 형태에 의해 모식적으로 나타낸 것이다.
본 실시예에 따른 반도체 패키지(10a)는, 상술한 제 1 실시예에 따른 반도체 패키지(10)(도 1)와 비교하여, 칩 커패시터(1)를 본 패키지(10a) 표면(반도체 소자(2)가 탑재되는 측과 동일한 면)의 반도체 소자 탑재 영역의 주위(도시한 예에서는 우측) 영역에 표면 실장한 점에서 다르다. 다른 구성 및 그 기능에 대해서는 제 1 실시예의 경우와 기본적으로 동일하기 때문에, 그 설명을 생략한다.
이 제 2 실시예에 의하면, 제 1 실시예의 경우와 비교하여, 탑재하는 반도체 소자(2)의 보다 근방에 칩 커패시터(1)를 실장하고 있으며, 인덕턴스가 큰 관통 구 멍을 개재시키지 않기 때문에, 반도체 장치(반도체 소자(2)를 탑재한 상태의 반도체 패키지(10a)) 전체로서 보았을 때의 전기적 특성을 보다 향상시킬 수 있다.
도 3은 본 발명의 제 3 실시예에 따른 커패시터 실장 배선 기판(반도체 패키지)의 구성을 단면도의 형태에 의해 모식적으로 나타낸 것이다.
본 실시예에 따른 반도체 패키지(10b)는, 상술한 제 2 실시예에 따른 반도체 패키지(10a)(도 2)와 비교하여, 칩 커패시터(1) 바로 아래에 그라운드 플레인(즉, 커패시터(1)에 흐르는 전류에 의해 생기는 자계를 소거하는 방향으로 자계를 발생시키는 전류가 흐르는 그라운드용 배선층(18a))을 배치한 점에서 다르다. 이 배치의 차이에 의해, 커패시터(1)를 흐르는 전류의 경로 상에 존재하는 비어 홀의 단수(段數)(길이)는 제 2 실시예의 경우에 비하여 감소하고 있으며, 상기 커패시터를 흐르는 전류의 경로 상에 발생하는 인덕턴스는 작아지기 때문에, 반도체 장치(반도체 소자(2)를 탑재한 상태의 반도체 패키지(10b)) 전체로서 보았을 때의 전기적 특성이 향상된다. 다른 구성 및 그 기능에 대해서는 제 2 실시예의 경우와 기본적으로 동일하기 때문에, 그 설명을 생략한다.
도 3의 예에서는 칩 커패시터(1) 바로 아래의 배선층(18a)은 그라운드용으로서 사용되고 있지만, 이것은 전원용으로서 사용되고 있는 경우(전원 플레인)에서도 동일하다. 이 경우에는 전원용으로서 사용되고 있는 배선층(14a)은 그라운드용으로 변경되고, 이 배선층(14a)은 그라운드용 외부 접속 단자(22(G))에 접속되도록 패턴 변경되는 한편, 배선층(18a)은 전원용 외부 접속 단자(22(P))에 접속되도록 패턴 변경된다.
이 제 3 실시예에 의하면, 칩 커패시터(1) 바로 아래에 그라운드 플레인(또는 전원 플레인)을 배치하고 있기 때문에, 제 2 실시예의 경우와 비교하여, 상기 커패시터(1)에 흐르는 전류에 의해 생기는 자계와 상기 플레인(배선층(18a))에 흐르는 전류에 의해 생기는 자계의 결합이 보다 한층 더 강화된다. 그 결과, 칩 커패시터(1)의 ESL을 보다 한층 더 효과적으로 저감시킬 수 있다.
도 4는 본 발명의 제 4 실시예에 따른 커패시터 실장 배선 기판(반도체 패키지)의 구성을 단면도의 형태에 의해 모식적으로 나타낸 것이다. 도시한 예에서는 칩 커패시터(1)를 반도체 패키지(10c)에 매립 실장한 경우의 구성을 나타내고 있다.
본 실시예에 따른 반도체 패키지(10c)는, 상술한 제 1 실시예에 따른 반도체 패키지(10)(도 1)와 비교하여, 이 패키지를 구성하는 빌드업층 중 코어 기판(11)의 하측(반도체 소자(2)가 탑재되는 측과 반대측)에 적층된 빌드업층(수지층(17b)) 중에 칩 커패시터(1)를 매설한 점에서 다르다. 칩 커패시터(1)는 그 한쪽 전극이 수지층(15b)을 두께 방향으로 관통하여 형성된 비어 홀에 충전된 도체(배선층(16b)의 일부)를 통하여 전원용 배선층(14b)에 접속되고, 다른쪽 전극이 수지층(17b)을 두께 방향으로 관통하여 형성된 비어 홀에 충전된 도체(배선층(18b)의 일부)를 통하여 그라운드용 배선층(18b)에 접속된다. 다른 구성 및 그 기능에 대해서는 제 1 실시예의 경우와 기본적으로 동일하기 때문에, 그 설명을 생략한다.
이 제 4 실시예에 의하면, 칩 커패시터(1)를 전원 플레인(배선층(14b))과 그라운드 플레인(배선층(18b)) 사이에 끼워넣도록 하고 있기 때문에, 상술한 각 실시 예(도 1 내지 도 3)와 같이 칩 커패시터(1)를 표면 실장하는 경우(즉, 칩 커패시터(1)의 한쪽 측에만 전원 플레인(예를 들어 도 1의 배선층(20b)) 또는 그라운드 플레인(예를 들어 도 3의 배선층(18a))을 배치하는 경우)와 비교하여, 칩 커패시터(1)에 흐르는 전류에 대한 대항 전류(각 플레인(14b, 18b)에 흐르는 전류)는 상대적으로 증대한다. 그 결과, 칩 커패시터(1)의 ESL을 보다 한층 더 효과적으로 저감시킬 수 있다.
또한, 칩 커패시터(1)를 반도체 패키지(10c)에 매립 실장하고 있기 때문에, 제 1 내지 제 3 실시예(도 1 내지 도 3)의 경우와 비교하여, 반도체 패키지(10c) 전체의 두께를 작게 할 수 있다. 또한, 칩 커패시터(1)는 반도체 소자 탑재 영역의 하측 영역에 매립되어 있기 때문에, 제 2 및 제 3 실시예(도 2 및 도 3)와 같이 칩 커패시터(1)를 반도체 소자 탑재 영역의 주위 영역에 표면 실장하는 경우와 비교하여, 반도체 패키지(10c)의 사이즈를 작게 할 수 있다.
도 5는 본 발명의 제 5 실시예에 따른 커패시터 실장 배선 기판(반도체 패키지)의 구성을 단면도의 형태에 의해 모식적으로 나타낸 것이다.
본 실시예에 따른 반도체 패키지(10d)는, 상술한 제 4 실시예에 따른 반도체 패키지(10c)(도 4)와 비교하여, 본 패키지를 구성하는 빌드업층 중 코어 기판(11)의 상측(반도체 소자(2)가 탑재되는 측과 동일한 측)에 적층된 빌드업층(수지층(17a)) 중에 칩 커패시터(1)를 매설한 점에서 다르다. 이 칩 커패시터(1)는 그 한쪽 전극이 수지층(17a)을 두께 방향으로 관통하여 형성된 비어 홀에 충전된 도체(배선층(18a)의 일부)를 통하여 전원용 배선층(18a)에 접속되고, 다른쪽 전극이 수 지층(15a)을 두께 방향으로 관통하여 형성된 비어 홀에 충전된 도체(배선층(16a)의 일부)를 통하여 그라운드용 배선층(14a)에 접속된다. 다른 구성 및 그 기능에 대해서는 제 4 실시예의 경우와 기본적으로 동일하기 때문에, 그 설명을 생략한다.
이 제 5 실시예에 의하면, 제 4 실시예의 경우와 비교하여, 탑재하는 반도체 소자(2)의 보다 근방에 칩 커패시터(1)를 매립 실장하고 있으며, 인덕턴스가 큰 관통 구멍을 개재시키지 않기 때문에, 반도체 장치(반도체 소자(2)를 탑재한 상태의 반도체 패키지(10d)) 전체로서 보았을 때의 전기적 특성을 보다 향상시킬 수 있다.
도 6은 본 발명의 제 6 실시예에 따른 커패시터 실장 배선 기판(반도체 패키지)의 구성을 단면도의 형태에 의해 모식적으로 나타낸 것이다.
본 실시예에 따른 반도체 패키지(10e)는, 상술한 제 5 실시예에 따른 반도체 패키지(10d)(도 5)와 비교하여, 탑재하는 반도체 소자(2) 바로 아래에 그라운드 플레인(그라운드용 배선층(18a))을 배치한 점에서 다르다. 이 배치의 차이에 의해, 커패시터(1)를 흐르는 전류의 경로 상에 존재하는 비어 홀의 단수(길이)는 제 5 실시예의 경우보다도 감소하고 있으며, 상기 커패시터를 흐르는 전류의 경로 상에 발생하는 인덕턴스는 작아지기 때문에, 반도체 장치(반도체 소자(2)를 탑재한 상태의 반도체 패키지(10e)) 전체로서 보았을 때의 전기적 특성이 향상된다. 또한, 칩 커패시터(1)는 그 한쪽 전극이 수지층(17a)을 두께 방향으로 관통하여 형성된 비어 홀에 충전된 도체(배선층(18a)의 일부)를 통하여 그라운드용 배선층(18a)에 접속되고, 다른쪽 전극이 수지층(15a)을 두께 방향으로 관통하여 형성된 비어 홀에 충전된 도체(배선층(16a)의 일부)를 통하여 전원용 배선층(14a)에 접속된다. 다른 구 성 및 그 기능에 대해서는 제 5 실시예의 경우와 기본적으로 동일하기 때문에, 그 설명을 생략한다.
도 6의 예에서는 탑재하는 반도체 소자(2) 바로 아래의 배선층(18a)은 그라운드용으로서 사용되고 있지만, 이것은 전원용으로서 사용되고 있는 경우(전원 플레인)에서도 동일하다. 이 경우에는 전원용으로서 사용되고 있는 배선층(14a)은 그라운드용으로 변경되고, 이 배선층(14a)은 그라운드용 외부 접속 단자(22(G))에 접속되도록 패턴 변경되는 한편, 배선층(18a)은 전원용 외부 접속 단자(22(P))에 접속되도록 패턴 변경된다.
도 7은 본 발명의 제 7 실시예에 따른 커패시터 실장 배선 기판(반도체 패키지)의 구성을 단면도의 형태에 의해 모식적으로 나타낸 것이다.
본 실시예에 따른 반도체 패키지(10f)는, 상술한 제 5 실시예에 따른 반도체 패키지(10d)(도 5)와 비교하여, 칩 커패시터(1)의 접속 형태에서 다르다. 즉, 도 7에서 본 패키지(10f) 중의 파선(破線)으로 둘러싼 부분(CP1)에 나타낸 바와 같이, 칩 커패시터(1)는 그라운드용 배선층(14a)에 접착제(30)를 통하여 실장되어 있으며, 그 한쪽 전극(적어도 단부(端部))은 단면적으로 보아 대략 L자 형상으로 형성된 배선층(16a)(이것은 배선층(14a)에 접속되어 있음)에 고정되어 접속되어 있다. 또한, 칩 커패시터(1)의 다른쪽 전극은 다른 부분의 배선층(16a) 일부 및 수지층(17a)을 두께 방향으로 관통하여 형성된 비어 홀에 충전된 도체(배선층(18a)의 일부)를 통하여 전원용 배선층(18a)에 접속되어 있다. 다른 구성 및 그 기능에 대해서는 제 5 실시예의 경우와 기본적으로 동일하기 때문에, 그 설명을 생략한다.
이 제 7 실시예에 의하면, 기본적으로는 제 5 실시예에 따른 패키지 구조와 동등하기 때문에, 제 5 실시예의 경우와 동일한 효과를 나타낼 수 있다. 또한, 상기 구성상의 특징(칩 커패시터(1)의 한쪽 전극이 대략 L자 형상의 배선층(16a)에 고정되어 있는 점)에 의거하여, 상기 전극과 그라운드 플레인(배선층(14a))의 전기적인 접속의 신뢰성을 향상시킬 수 있다.
도 8은 본 발명의 제 8 실시예에 따른 커패시터 실장 배선 기판(반도체 패키지)의 구성을 단면도의 형태에 의해 모식적으로 나타낸 것이다.
본 실시예에 따른 반도체 패키지(10g)는, 상술한 제 5 실시예에 따른 반도체 패키지(10d)(도 5)와 비교하여, 칩 커패시터(1)의 접속 형태에서 다르다. 즉, 도 8에서 이 패키지(10g) 중의 파선으로 둘러싼 부분(CP2)에 나타낸 바와 같이, 칩 커패시터(1)는 수지층(15a) 중에 접착제(30)를 통하여 실장되어 있으며, 그 한쪽 전극(적어도 단부)은 단면적으로 보아 L자 형상으로 형성된 배선층(16a)(이것은 수지층(15a)을 두께 방향으로 관통하여 형성된 비어 홀에 충전된 도체(배선층(16a)의 일부)를 통하여 그라운드용 배선층(14a)에 접속되어 있음)에 고정되어 접속되어 있다. 또한, 칩 커패시터(1)의 다른쪽 전극은 다른 부분의 배선층(16a) 일부 및 수지층(17a)을 두께 방향으로 관통하여 형성된 비어 홀에 충전된 도체(배선층(18a)의 일부)를 통하여 전원용 배선층(18a)에 접속되어 있다. 다른 구성 및 그 기능에 대해서는 제 5 실시예의 경우와 기본적으로 동일하기 때문에, 그 설명을 생략한다.
이 제 8 실시예에 있어서도, 기본적으로는 제 5 실시예에 따른 패키지 구조와 동등하기 때문에, 제 5 실시예의 경우와 동일한 효과를 나타낼 수 있다. 또한, 상기 구성상의 특징(칩 커패시터(1)의 한쪽 전극이 L자 형상의 배선층(16a)에 고정되어 있는 점)에 의거하여, 제 7 실시예의 경우와 동일하게, 상기 전극과 그라운드 플레인(배선층(14a))의 전기적인 접속의 신뢰성을 향상시킬 수 있다.
또한, 제 7 및 제 8 실시예에 따른 반도체 패키지(10f, 10g)(도 7 및 도 8)에서는, 제 5 실시예에 따른 반도체 패키지(10d)(도 5)에 대하여, 칩 커패시터(1)의 접속 형태에 따른 부분(CP1, CP2)을 치환한 경우를 예로 들어 설명했지만, 이것은 제 4 실시예에 따른 반도체 패키지(10c)(도 4) 또는 제 6 실시예에 따른 반도체 패키지(10e)(도 6)에 대해서도 동일하게 치환할 수 있는 것은 물론이다.
또한, 제 7 및 제 8 실시예에 따른 반도체 패키지(10f, 10g)(도 7 및 도 8)는, 칩 커패시터(1)의 접속 형태에 따른 부분(CP1, CP2) 이외의 부분에 대해서는 당업자에게는 주지의 빌드업법에 의해 제조할 수 있다. 따라서, 상기 부분(CP1, CP2) 이외의 부분에 대해서는 기술(記述)의 간략화를 위해 그 설명을 생략하고, 상기 부분(CP1, CP2)의 제조 공정에 대해서만, 이하 도 9 내지 도 12를 참조하면서 설명한다.
(제 7 실시예에 따른 상기 부분(CP1)의 제조 공정: 도 9 및 도 10 참조)
우선, 최초의 공정에서는(도 9의 (a) 참조) 코어 기판(11) 위에 그라운드 플레인(배선층(14a))을 형성한다. 이 배선층(14a)은 도시한 예에서는 코어 기판(11) 위의 전면에 형성되어 있지만, 도 7에 나타낸 바와 같이 필요한 패턴 형상으로 형성된다. 예를 들어 코어 기판(11) 위에 구리(Cu) 박막을 형성하고, 그 박막을 시드(seed)로 하여 서브트랙티브법(subtractive method)에 의해 필요한 패턴을 형성 한다.
다음 공정에서는(도 9의 (b) 참조) 패턴 형성된 배선층(14a) 위에 층간 절연층으로서의 수지층(15a)을 형성한다. 예를 들어 에폭시 수지나 폴리이미드 수지 등의 열경화성 수지를 배선층(14a) 위에 적층하여, 평탄화 및 프레스 처리를 실시하고, 다시 큐어(cure) 처리를 실시하여 수지층(15a)을 형성한다.
다음 공정에서는(도 9의 (c) 참조) 수지층(15a)의 특정 위치(후술하는 칩 커패시터가 실장되는 부분에 대응하는 위치)에 라우팅(routing) 가공에 의해 오목부(캐비티)(RP)를 형성한다. 이 라우팅 가공 대신에, 샌드블라스팅(sandblasting)이나 에칭 등에 의해 오목부(RP)를 형성하도록 할 수도 있다.
다음 공정에서는(도 9의 (d) 참조) 수지층(15a)에 형성된 오목부(캐비티)(RP) 내의 배선층(14a) 위에 두께가 100㎛ 정도인 얇은 칩 커패시터(1)를 실장한다. 이 경우, 접착제(30)를 배선층(14a)에 접착한 후, 그 접착제(30)의 위치에 맞추어 상기 커패시터(1)를 탑재하도록 할 수도 있고, 또는 접착제(30)를 상기 커패시터(1)에 접착한 후, 그 접착제(30)가 접착된 커패시터(1)를 배선층(14a) 위에 탑재하도록 할 수도 있다. 칩 커패시터(1)의 실장 시에는, 오목부(RP) 내에서 한쪽 측(도시한 예에서는 좌측)의 틈이 상대적으로 커지도록 위치 결정된다. 본 실시예에서는 좌측 틈은 100㎛～200㎛ 정도로 선정되어 있다. 이 때, 우측 틈은 50㎛～100㎛ 정도로 선정되어 있다.
다음 공정에서는(도 9의 (e) 참조) 전면에 무전해 Cu 도금에 의해 나중의 공정에서 행하는 전해 도금 시의 도금 베이스막으로 되는 시드층(31)을 두께 1㎛ 정 도로 형성한다. 무전해 도금 대신에, 스퍼터링에 의해 시드층(31)을 형성하도록 할 수도 있다.
다음 공정에서는(도 9의 (f) 참조) 시드층(31)에 의해 덮인 배선층(14a), 수지층(15a) 및 칩 커패시터(1) 중 특정 부분이 노출되도록 전면을 덮어 도금 레지스트(레지스트층(32))를 형성한다. 여기서의 「특정 부분」은 칩 커패시터(1)의 한쪽 전극(도시한 예에서는 좌측 전극) 및 동일한 측에 있는 배선층(14a)의 위치에 대응하는 부분과, 칩 커패시터(1)의 다른쪽 전극(도시한 예에서는 우측 전극)의 위치에 대응하는 부분에 상당한다. 레지스트층(32)의 형성은 예를 들어 전면에 감광성 드라이 필름(두께 25㎛ 정도)을 적층하고, 상기 「특정 부분」의 형상에 따르도록 노광 및 현상(드라이 필름의 패터닝)을 행하며, 그 특정 부분의 영역에 대응하는 부분의 드라이 필름을 개구한다. 이것에 의해, 상기 특정 부분이 노출된 레지스트층(32)이 형성된다.
다음 공정에서는(도 10의 (a) 참조) 레지스트층(32)으로부터 노출되어 있는 시드층(31) 위에 상기 시드층을 급전층으로 하여 전해 Cu 도금을 실시하고, 배선층(16a)을 형성한다. 이것에 의해, 칩 커패시터(1)의 양측 전극 위에 각각 배선층(16a)이 형성되고, 이 시점에서 한쪽 측의 배선층(16a)은 시드층(31)을 통하여 그라운드 플레인(배선층(14a))에 접속된다.
다음 공정에서는(도 10의 (b) 참조) 드라이 필름(32)을 박리 제거하고, 또한 노출되어 있는 부분의 시드층(31)(Cu)을 습식 에칭에 의해 제거한다.
다음 공정에서는(도 10의 (c) 참조) 수지층(15a), 배선층(14a, 16a), 및 칩 커패시터(1) 위에 도 9의 (b)의 공정에서 행한 처리와 동일하게 하여 층간 절연층으로서의 수지층(17a)을 형성한다.
다음 공정에서는(도 10의 (d) 참조) 수지층(17a)의 특정 위치(칩 커패시터(1)의 다른쪽 전극 위의 배선층(16a)이 형성되어 있는 부분에 대응하는 위치)에 상기 배선층(16a)에 도달하도록 비어 홀(VH1)을 형성한다. 예를 들어 수지층(17a)의 대응하는 부분을 CO2 레이저 및 UV-YAG 레이저 등에 의해 제거함으로써, 비어 홀(VH1)을 형성한다.
마지막 공정에서는(도 10의 (e) 참조) 비어 홀(VH1)의 내부를 포함시켜 수지층(17a) 위에 배선층(16a)을 급전층으로 하여 전해 Cu 도금을 실시하고, 세미애디티브법(semi-additive method)에 의해 필요한 패턴 형상으로 전원 플레인(배선층(18a))을 형성한다. 이것에 의해, 칩 커패시터(1)의 다른쪽 전극이 배선층(16a)(시드층을 포함)을 통하여 전원 플레인(배선층(18a))에 접속되고, 칩 커패시터(1)의 접속 형태에 따른 부분(CP1)이 제조된다.
(제 8 실시예에 따른 상기 부분(CP2)의 제조 공정: 도 11 및 도 12 참조)
우선, 최초의 공정에서는(도 11의 (a) 참조) 도 9의 (a)의 공정에서 행한 처리와 동일하게 하여 코어 기판(11) 위에 그라운드 플레인(배선층(14a))을 형성한다.
다음 공정에서는(도 11의 (b) 참조) 도 9의 (b)의 공정에서 행한 처리와 동일하게 하여 패턴 형성된 배선층(14a) 위에 층간 절연층으로서의 수지층(15a)을 형 성한다.
다음 공정에서는(도 11의 (c) 참조) 수지층(15a)의 특정 위치(칩 커패시터(1)의 한쪽 전극의 단부가 위치하는 부분에 대응하는 위치)에 배선층(14a)에 도달하도록 비어 홀(VH2)을 형성한다. 예를 들어 수지층(15a)의 대응하는 부분을 CO2 레이저 및 UV-YAG 레이저 등에 의해 제거함으로써, 비어 홀(VH2)을 형성한다.
다음 공정에서는(도 11의 (d) 참조) 칩 커패시터(1)의 한쪽 전극이 수지층(15a)에 형성된 비어 홀(VH2)의 개구 영역을 부분적으로 덮도록 하여 상기 커패시터(1)를 실장한다. 이 경우, 접착제(30)를 수지층(15a)에 접착한 후, 그 접착제(30)의 위치에 맞추어 상기 커패시터(1)를 탑재하도록 할 수도 있고, 또는 접착제(30)를 상기 커패시터(1)에 접착한 후, 그 접착제(30)가 접착된 커패시터(1)를 수지층(15a) 위에 탑재하도록 할 수도 있다.
다음 공정에서는(도 11의 (e) 참조) 도 9의 (e)의 공정에서 행한 처리와 동일하게 하여 전면에 무전해 Cu 도금에 의해 시드층(33)을 두께 1㎛ 정도로 형성한다.
다음 공정에서는(도 11의 (f) 참조) 시드층(33)에 의해 덮인 배선층(14a), 수지층(15a) 및 칩 커패시터(1) 중 특정 부분이 노출되도록 전면을 덮어 도금 레지스트(레지스트층(34))을 형성한다. 여기서의 「특정 부분」은 칩 커패시터(1)의 한쪽 전극이 비어 홀(VH2)의 개구 영역을 부분적으로 덮고 있는 위치에 대응하는 부분과, 칩 커패시터(1)의 다른쪽 전극의 위치에 대응하는 부분에 상당한다. 레지 스트층(34)의 형성은 도 9의 (f)의 공정에서 행한 처리와 동일하게 하여 행할 수 있다.
다음 공정에서는(도 12의 (a) 참조) 도 10의 (a)의 공정에서 행한 처리와 동일하게 하여 레지스트층(34)으로부터 노출되어 있는 시드층(33) 위에 배선층(16a)을 형성한다. 이것에 의해, 칩 커패시터(1)의 양측 전극 위에 배선층(16a)이 형성되고, 이 시점에서 한쪽 측의 배선층(16a)은 시드층(33)을 통하여 그라운드 플레인(배선층(14a))에 접속된다.
다음 공정에서는(도 12의 (b) 참조) 드라이 필름(34)을 박리 제거하고, 또한 노출되어 있는 부분의 시드층(33)(Cu)을 습식 에칭에 의해 제거한다.
다음 공정에서는(도 12의 (c) 참조) 수지층(15a), 배선층(16a), 및 칩 커패시터(1) 위에 도 11의 (b)의 공정에서 행한 처리와 동일하게 하여 층간 절연층으로서의 수지층(17a)을 형성한다.
다음 공정에서는(도 12의 (d) 참조) 도 10의 (d)의 공정에서 행한 처리와 동일하게 하여 수지층(17a)의 특정 위치(칩 커패시터(1)의 다른쪽 전극 위의 배선층(16a)이 형성되어 있는 부분에 대응하는 위치)에 상기 배선층(16a)에 도달하도록 비어 홀(VH3)을 형성한다.
마지막 공정에서는(도 12의 (e) 참조) 비어 홀(VH3)의 내부를 포함시켜 수지층(17a) 위에 배선층(16a)을 급전층으로 하여 전해 Cu 도금을 실시하고, 세미애디티브법에 의해 필요한 패턴 형상으로 전원 플레인(배선층(18a))을 형성한다. 이것에 의해, 칩 커패시터(1)의 다른쪽 전극이 배선층(16a)(시드층을 포함함)을 통하여 전원 플레인(배선층(18a))에 접속되고, 칩 커패시터(1)의 접속 형태에 따른 부분(CP2)이 제조된다.
도 13은 칩 커패시터를 표면 실장한 경우와 매립 실장한 경우의 각각의 패키지 구조에 대해서 평가했을 때에 얻어진 데이터(상기 커패시터의 ESL)를 대비시켜 나타낸 것이다. 도시한 예에서는, 2종류의 칩 커패시터 A 및 B(A는 3개, B는 2개)에 대해서, 탑재하는 반도체 소자와의 접속을 고려하지 않고, 단순히 표면 실장하면 어떻게 될지, 또한 매립 실장하면 어떻게 될지를 평가했을 때의 데이터를 나타내고 있다. 매립 실장한 경우에 대해서는, 칩 커패시터를 그라운드 라인 위에 위치하도록 절연층 중에 매립하고, 상기 커패시터에 전류를 흐르게 했을 때에 그 전류의 방향과 그라운드 라인에 흐르는 전류의 방향이 역방향으로 되도록 하여 평가를 행한다. 칩 커패시터 A 및 B는 용량이 다르며, 각각 10nF, 5nF이다. 또한, 사이즈는 양쪽 모두 세로(1.0㎜)×가로(0.5㎜)×높이(0.1㎜)이다. 칩 커패시터 A에 대해서, 표면 실장한 경우의 ESL(pH)은 평균값이 209.0, 최대값과 평균값의 차가 39.0, 최소값과 평균값의 차가 46.0이고, 매립 실장한 경우의 ESL(pH)은 평균값이 84.0, 최대값과 평균값의 차가 12.3, 최소값과 평균값의 차가 10.5이었다. 칩 커패시터 B에 대해서는, 표면 실장한 경우의 ESL(pH)은 평균값이 189.5, 최대값과 평균값의 차가 18.5, 최소값과 평균값의 차가 18.5이고, 매립 실장한 경우의 ESL(pH)은 평균값이 128.5, 최대값과 평균값의 차가 4.5, 최소값과 평균값의 차가 4.5이었다. 여기서 얻어진 지견(知見)을 기초로, 실제 제품에 적용하면 어떠한 패키지 구조를 실현할 수 있을지를 안출한 것이 상술한 각 실시예(도 1 내지 도 8)의 구조이 다.
상술한 각 실시예(도 1 내지 도 8)에서는 전자 부품으로서의 칩 커패시터를 상기 패키지에 표면 실장한 경우 또는 매립 실장한 경우를 예로 들어 설명했지만, 본 발명의 요지로부터도 명확히 알 수 있듯이, 커패시터에 상당하는 구조를 상기 패키지의 내부나 표면에 구성하도록 할 수도 있다. 그 경우의 구성 예를 도 14에 나타낸다.
도 14에 나타낸 구성 예에서는, 제 6 실시예에 따른 반도체 패키지(10e)(도 6)에 있어서, 칩 커패시터(1) 대신에, 커패시터에 상당하는 구조(커패시터 부분)를 상기 패키지의 내부에 구성한 경우를 나타내고 있다. 도시한 구성에 있어서, 커패시터 부분은 한쪽 전극(하측 전극)을 구성하는 배선층(16a)과, 다른쪽 전극(상측 전극)을 구성하는 배선층(16a)과, 상하 각 전극 사이에 끼워져 형성된 유전체막(DF)으로 구성되어 있으며, 하측 전극은 전원 플레인(배선층(14a))에 접속되고, 상측 전극은 그라운드 플레인(배선층(18a))에 접속된다. 커패시터를 배선 기판(패키지) 내에 구성하는 방법에 대해서는, 종래부터 알려져 있는 각종 방법을 이용할 수 있다. 그 일례로서는, 예를 들어 일본국 공개특허평6-252528호 공보에 기재된 바와 같이, 배선층의 일부인 전극 위에 스퍼터링이나 증착에 의해 탄탈룸이나 알루미늄 등의 막을 형성하고, 이어서 이 막을 양극 산화하여 커패시터의 유전체막으로 하는 방법이 알려져 있다.
또한, 상술한 각 실시예에서는 1개의 패키지에 1개의 커패시터를 표면 실장한 경우 또는 매립 실장한 경우를 예로 들어 설명했지만, 상기 패키지에 탑재되는 반도체 소자 등에 요구되는 기능에 따라 적절히 2개 이상의 커패시터를 표면 실장 또는 매립 실장하도록 할 수도 있다. 또는, 필요에 따라 커패시터의 표면 실장과 매립 실장을 병용하도록 할 수도 있다.
또한, 도 1 내지 도 3에 나타낸 각 실시예에서는 상기 패키지의 반도체 소자 등이 탑재되는 측과 동일한 면 또는 그 반대측 면에 커패시터를 표면 실장한 경우를 예로 들어 설명했지만, 필요에 따라 상기 패키지의 양면에 각각 표면 실장하도록 할 수도 있다.
또한, 상술한 각 실시예에서는 상기 패키지를 마더보드 등에 실장하기 위한 외부 접속 단자로서 땜납 범프(22)를 접합한 경우를 예로 들어 설명했지만, 외부 접속 단자의 형태는 이것에 한정되지 않는 것은 물론이고, 예를 들어, PGA 등에서 사용되고 있는 바와 같은 핀의 형태로 하는 것도 가능하다.
본 발명에 의하면, 실장하는 커패시터의 등가 직렬 인덕턴스(ESL)를 저감시켜 효과적인 디커플링을 행할 수 있다.
또한, 본 발명에 의하면, 탑재하는 반도체 소자 등의 동작 신뢰성 향상에 기여할 수 있는 신규 커패시터 실장 배선 기판 및 그 제조 방법을 제공할 수 있다.

Claims (9)

  1. 각각 필요한 형상으로 패턴 형성된 복수의 배선층이 절연층을 통하여 적층되는 동시에, 상기 절연층을 두께 방향으로 관통하여 형성된 도체(導體)를 통하여 서로 접속되고,
    반도체 소자나 전자 부품이 탑재되는 측과 동일한 면 및 그 반대측 면의 적어도 한쪽 면에 표면 실장되어 있는 커패시터가 상기 복수의 배선층 중 전원 라인 또는 그라운드(ground) 라인으로서 사용되는 배선층에 근접하여 당해 배선층에 전기적으로 접속되는 동시에, 상기 커패시터에 전류를 흐르게 했을 때에 그 전류의 방향과 당해 배선층에 흐르는 전류의 방향이 역(逆)방향으로 되도록 표면 실장되어 있는 것을 특징으로 하는 커패시터 실장 배선 기판.
  2. 제 1 항에 있어서,
    상기 커패시터는 상기 커패시터에 흐르는 전류의 경로가 상기 배선층에 흐르는 전류의 경로와 평행으로 되도록 실장되어 있는 것을 특징으로 하는 커패시터 실장 배선 기판.
  3. 각각 필요한 형상으로 패턴 형성된 복수의 배선층이 절연층을 통하여 적층되는 동시에, 상기 절연층을 두께 방향으로 관통하여 형성된 도체를 통하여 서로 접속되고,
    상기 절연층 중에 매립 실장되어 있는 커패시터가, 상기 복수의 배선층 중 전원 라인으로서 사용되는 제 1 배선층과 그라운드 라인으로서 사용되는 제 2 배선층에 근접하고, 또한 상기 제 1 및 제 2 배선층 사이에 끼워져 당해 각각의 배선층에 전기적으로 접속되는 동시에, 상기 커패시터에 전류를 흐르게 했을 때에 그 전류의 방향과 상기 제 1 및 제 2 배선층 각각에 흐르는 전류의 방향이 역방향으로 되고, 또한 상기 커패시터에 흐르는 전류의 경로와 상기 배선층에 흐르는 전류의 경로가 평행으로 되도록 매립 실장되어 있는 것을 특징으로 하는 커패시터 실장 배선 기판.
  4. 제 3 항에 있어서,
    상기 커패시터의 한쪽 전극은 단면적으로 보아 L자 형상으로 형성되고, 또한 상기 제 2 배선층에 전기적으로 접속된 제 3 배선층에 고정되도록 하여 상기 제 3 배선층에 전기적으로 접속되며, 상기 커패시터의 다른쪽 전극은 절연층을 두께 방향으로 관통하여 형성된 도체를 통하여 상기 제 1 배선층에 전기적으로 접속되어 있는 것을 특징으로 하는 커패시터 실장 배선 기판.
  5. 제 3 항에 있어서,
    상기 커패시터의 한쪽 전극은 단면적으로 보아 L자 형상으로 형성되고, 또한 절연층을 두께 방향으로 관통하여 형성된 도체를 통하여 상기 제 2 배선층에 전기적으로 접속된 제 3 배선층에 고정되도록 하여 상기 제 3 배선층에 전기적으로 접속되며, 상기 커패시터의 다른쪽 전극은 절연층을 두께 방향으로 관통하여 형성된 도체를 통하여 상기 제 1 배선층에 전기적으로 접속되어 있는 것을 특징으로 하는 커패시터 실장 배선 기판.
  6. 커패시터를 절연층 중에 매립 실장하는 공정을 포함하는 커패시터 실장 배선 기판의 제조 방법으로서,
    상기 커패시터를 절연층 중에 매립 실장하는 공정이,
    제 1 배선층 위에 형성된 제 1 절연층에 상기 제 1 배선층에 도달하도록 오목부를 형성하는 공정과,
    상기 오목부 내의 상기 제 1 배선층 위에 커패시터의 각 전극 측에 각각 소정의 틈을 두어 상기 커패시터를 실장하는 공정과,
    상기 커패시터의 한쪽 전극 및 상기 제 1 배선층에 전기적으로 접속되고, 또한 상기 커패시터의 다른쪽 전극에 다른 위치에서 전기적으로 접속되도록 필요한 패턴 형상으로 제 2 배선층을 형성하는 공정과,
    상기 커패시터, 상기 제 1 절연층 및 상기 제 1, 제 2 배선층 각각을 덮어 형성된 제 2 절연층에 상기 커패시터의 다른쪽 전극에 접속된 상기 제 2 배선층에 도달하도록 비어 홀을 형성하는 공정과,
    상기 비어 홀의 내부를 포함시켜 상기 제 2 절연층 위에 제 3 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 커패시터 실장 배선 기판의 제조 방법.
  7. 커패시터를 절연층 중에 매립 실장하는 공정을 포함하는 커패시터 실장 배선 기판의 제조 방법으로서,
    상기 커패시터를 절연층 중에 매립 실장하는 공정이,
    제 1 배선층 위에 형성된 제 1 절연층에 상기 제 1 배선층에 도달하도록 제 1 비어 홀을 형성하는 공정과,
    커패시터의 한쪽 전극이 상기 제 1 비어 홀의 개구 영역을 부분적으로 덮도록 하여 상기 커패시터를 실장하는 공정과,
    상기 커패시터의 한쪽 전극 및 상기 제 1 배선층에 전기적으로 접속되고, 또한 상기 커패시터의 다른쪽 전극에 다른 위치에서 전기적으로 접속되도록 필요한 패턴 형상으로 제 2 배선층을 형성하는 공정과,
    상기 커패시터, 상기 제 1 절연층 및 상기 제 2 배선층을 덮어 형성된 제 2 절연층에 상기 커패시터의 다른쪽 전극에 접속된 상기 제 2 배선층에 도달하도록 제 2 비어 홀을 형성하는 공정과,
    상기 제 2 비어 홀의 내부를 포함시켜 상기 제 2 절연층 위에 제 3 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 커패시터 실장 배선 기판의 제조 방법.
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