JP6528258B2 - 部品内蔵基板 - Google Patents

Description

本発明は、コンデンサ、抵抗、インダクタなどの小型チップ受動部品およびパッケージされた半導体ＬＳＩ、保護ダイオード、水晶振動子、電池などの能動デバイス部品を回路基板内部に埋め込んだ構造を有する部品内蔵基板に関し、特に信号回路と電源回路が形成された回路基板において、電源回路の高周波インピーダンスを小さく抑え、安定した電源供給とともに、信号回路において超高速信号伝送を可能とする部品内蔵基板に関する。

近年、情報ネットワーク社会の実現に向けて、情報携帯端末等の電子情報機器の普及が進んでいる。しかしながら、前記電子情報機器にあっては、使用される半導体ＬＳＩチップやその周辺回路の動作速度の遅延により、動画等のコンテンツの通信量増大の要求に応えることが困難となってきている。
前記通信量増大の要求に答えるためには、電子機器全体の処理性能を向上させることが必要であるが、トランジスタの微細化の限界が近づいてきており、トランジスタの微細化によらずに処理性能を向上させることが課題となっている。

前記課題に対し、多種複数のＬＳＩチップを搭載する基板内に、表裏方向に貫通する電極を形成することにより、三次元的にＬＳＩチップを積層して集積化する技術を使った、次世代の三次元ＬＳＩ実装技術が注目を集めている（例えば特許文献１参照）。
しかしながら、この三次元ＬＳＩ実装技術にあっては、多数のトランジスタが高速かつ同時にスイッチングする際に急峻な電流変化が発生し、それが瞬間的に電源電圧の低下を引き起こし、電源回路における電源ノイズとなるとともに、信号回路にもノイズが伝搬して、信号伝送を劣化させることが課題としてある。

前記課題を解決するために、従来は図１０に示すように、例えばプリント回路基板のコア層５２の表側と裏側とにそれぞれ形成されたビルドアップ層５０、５１に配線が形成され、その上にＬＳＩチップ５３が搭載される。この構成において、裏側のビルドアップ層５１表面のキャパシタ搭載エリア５５に複数のチップキャパシタ５４を配置し、ＬＳＩチップ５３の近くにキャパシタを設けるようにしている。
前記複数のチップキャパシタ５４は、コア層５２を介してＬＳＩチップ５３の電源回路に接続されており、それにより前記電源回路のインピーダンスを低くし、電源ノイズを抑制している。

図１１にコア層５２の構成を一部拡大した断面図として示す。図１１に示すようにコア層５２は、エポキシプリプレグからなる絶縁内層５５と銅配線層５６とが複数（図では９層）積層され、接続端子形成面側にソルダーレジストからなる表面絶縁層５７、チップ搭載面側にソルダーレジストからなる表面絶縁層５８が形成されている。尚、銅配線層５６のうち、符号５６ｂはグランド層であり、符号５６ａはＶｃｃ層である。

また、前記表面絶縁層５７と同じ表面側に接続端子５９が形成され、前記表面絶縁層５８と同じ表面側にチップ搭載用端子６０が形成されている。また、前記複数積層された絶縁内層５５と銅配線層５６とを垂直方向に貫通するように、表裏の端子を接続するためのビア６１が形成されている。チップ搭載用端子６０には、例えば０．６ｍｍ×０．３ｍｍのチップキャパシタ５４が搭載されている。

従来技術において、例えば前記絶縁内層５５の厚みは５０μｍ、表面絶縁層５７、５８の厚みは１５μｍ、端子５９，６０の厚みは１５μｍ、ビア６１の径は１５０μｍに形成することができ、例えば接続端子５９からチップ搭載層までの垂直方向距離は６３０μｍとなる。

特開２００３−４６０５７号公報

ところで、図１２（ａ）に示すように電源回路に接続される１個のチップキャパシタについて、容量をＣ、キャパシタへの接続配線のインダクタンスをＬとすると、ｎ個のキャパシタが並列接続された場合、合成値は、それぞれＣ’＝ｎＣ、およびＬ’＝２Ｌ／（ｎ＋１）となる。
さらに、図１２（ｂ）に示すようにｍ列に多並列接続された場合は、図１２（ｃ）のようにＣ’＝ｎｍＣ、およびＬ’＝２Ｌ／（ｎ＋１）ｍとなる。
ここで、電源回路のインピーダンスＺの特性は、周波数ｆに対して図１３のグラフのようになり、低周波側の特性は合成容量Ｃ’により決まり、高周波側の特性は合成インダクタンスＬ’により決まる。
尚、電源回路のインピーダンスは、２ポート法によるインピーダンス測定装置により、伝達インピーダンスとして測定されるものとする。

しかしながら、超高速の信号伝送のためには、電源回路に発生する電源ノイズを低周波領域から高周波領域まで抑制する必要があり、図１１のような構成では、高周波領域でのノイズを充分に抑制することができないという課題があった。
即ち、複数のチップキャパシタ５４をビルドアップ層５１の表面に実装して電源回路のインピーダンス低減を図る方法にあっては、キャパシタへの接続配線が有する大きなインダクタンスＬのため、高周波領域の電源ノイズを十分に抑制することができなかった。
また、前記のようにプリント配線基板５１表面に複数のチップ、キャパシタ５４を配置する場合には、チップキャパシタ５４と電源回路との距離が長くなり、各チップキャパシタ５４の配置によって電源回路の寄生インダクタンスが変化するため、設計段階において寄生インダクタンスができるだけ小さくなる最適な配置を特定しなければならなかった。

本発明は、前記した点に着目してなされたものであり、電源回路のインピーダンスを小さく抑え、安定した電源供給により超高速信号伝送が可能な部品内蔵基板を提供することを目的とする。

前記した課題を解決するために、本発明に係る部品内蔵基板は、コア層と、前記コア層の上面に形成されたビルドアップ層とを有し、前記コア層にチップキャパシタを内蔵し、前記ビルドアップ層の表面にＬＳＩチップを搭載する部品内蔵基板において、Ｖｃｃ層とグランド層とが絶縁層を介して積層された電源回路が形成され、前記電源回路に前記ＬＳＩチップの電源端子がビアを介して接続される前記ビルドアップ層と、前記コア層の上層に内蔵され、基板面方向に沿って配置されるとともに、前記ビルドアップ層に形成された前記電源回路に対し、並列に、かつ直接的に接続されて前記電源回路に対するデカップリングキャパシタを形成する複数の前記チップキャパシタとを備え、前記チップキャパシタは、チップサイズが少なくとも０６０３型以下であって、１平方ｃｍの領域あたり少なくとも１００個以上が配列され、前記チップキャパシタの搭載層と前記ＬＳＩチップの電源端子との間の垂直方向距離は、基板表面にチップキャパシタを実装する場合の垂直方向距離に対し、１／４以下の距離であることに特徴を有する。
尚、前記複数のチップキャパシタは、８０μｍ〜１００μｍの間隔で配列されていることが望ましい。
また、前記チップキャパシタと前記ＬＳＩチップの電源端子との間の接続に用いるビアの数をチップキャパシタの数に比例して増加させることが望ましい。
また、前記チップキャパシタは、０４０２サイズ規格のキャパシタであることが望ましい。
また、前記チップキャパシタと前記ＬＳＩチップの電源端子との間のビア径が１５０μｍ以下であることが望ましい。
また、前記複数のチップキャパシタは、前記コア層内において、基板面方向に沿って規則的に配置されていることが望ましい。

このように構成することにより、ビルドアップ層の外にチップキャパシタを配置する表面実装方式の場合よりも、チップキャパシタと電源回路との距離が大幅に短縮される。
特に、コア層内において、１平方ｃｍの領域あたり１００個以上のチップキャパシタが、１００μｍの狭間隔で多数配列されることによって、ＬＳＩチップに対する各チップキャパシタとの接続配線本数が多く確保される。
即ち、ＬＳＩチップに対する各チップキャパシタとの接続配線本数を多く、且つＬＳＩチップの電源端子と前記チップキャパシタとの距離が短くなされることによって、合成インダクタンスが低下して前記電源回路のインピーダンスを低く抑えることができ、高周波領域まで電源ノイズの発生を抑制することができる。
また、従来のように複数のチップキャパシタを表面実装する場合のように、インダクタンスの値に影響する各チップキャパシタの配置を考慮する必要がなく、単に多数を規則的に配列すればよいため、ＬＳＩチップの電源供給回路に求められるデカップリングキャパシタを容易に構築することができる。

本発明によれば、部品内蔵基板において、電源回路のインピーダンスを小さく抑え、安定した電源供給により超高速信号伝送を可能とすることができる。

図１は、本発明に係る部品内蔵基板を模式的に示す断面図である。 図２は、図１の部品内蔵基板を上側から見た模式的な平面図である。 図３は、図１の部品内蔵基板のコア層及びビルドアップ層の構成を一部拡大した断面図である。 図４は、図１の部品内蔵基板が備えるコア層の平面図である。 図５は、比較例として用いた薄膜キャパシタ内蔵基板の断面図である。 図６は、実験１として行った比較例１、比較例２、比較例３の結果を示すグラフである。 図７は、実験１として行った比較例１、比較例２、比較例３の結果を示すグラフである。 図８は、実験１の結果に加え、実験２として行った実施例１、比較例４の結果を示すグラフである。 図９は、実験１の結果に加え、実験２として行った実施例１、比較例４の結果を示すグラフである。 図１０は、チップキャパシタを基板表面に実装した従来の多層基板の断面図である。 図１１は、図１０の多層基板におけるコア層の構成を一部拡大した断面図である。 図１２は、チップキャパシタを多数配列した場合の合成インダクタンスを説明するための回路図である。 図１３は、低周波数域から高周波数域までの範囲におけるインピーダンスの変化特性を示すグラフである。

以下、本発明にかかる部品内蔵基板の実施の形態につき、図面に基づいて説明する。尚、本発明に係る部品内蔵基板は、薄い厚さの場合には、部品内蔵インターポーザに適用することができる。
図１は、本発明に係る部品内蔵基板を模式的に示す断面図であり、図２は、図１の部品内蔵基板を下側から見た模式的な平面図である。
図１に示す部品内蔵基板１は、通常のプリント配線基板を用いたコア層３と、このコア層３上に積層されたビルドアップ層４と、前記ビルドアップ層４上に搭載されたＬＳＩチップ５とにより構成される。なお、反対側のビルドアップ層２は、工程上、応力バランスを取るために必要となる。

前記コア層３は、図２に示すようにビルドアップ層４の表面に形成された複数の接続端子１５とビルドアップ層４との間を信号線路や電源線路によって電気的に接続している。 また、前記ビルドアップ層４は、グランド層やＶｃｃ層が積層されることにより構成された電源回路８を有し、その電源回路８は接続端子１５を介して、ＬＳＩチップ５の電源端子に接続されている。

また、前記コア層３において、その上層側には、複数のチップキャパシタ７が内蔵されている。前記複数のチップキャパシタ７は、図２に破線で示すキャパシタ搭載エリア１０内に基板面方向に沿って敷き詰められるように規則的に配置され、前記ビルドアップ層４に形成された電源回路８に並列に端子接続されている。これにより、電源回路８のインピーダンスが低く抑えられる。

図３にコア層３及びビルドアップ層４の構成を、一部拡大した断面図として示す。図３に示すようにコア層３及びビルドアップ層４は、エポキシプリプレグからなる絶縁内層１１と銅配線層１２とが複数（図では９層）積層され、ビルドアップ層４の接続端子形成面になる表面絶縁層１４が形成されている。尚、銅配線層１２のうち、符号１２ｂはグランド層であり、符号１２ａはＶｃｃ層である。

また、前記表面絶縁層１３と同じ表面側に接続端子１５が形成されている。また、接続端子１５からＶｃｃ層１２ａまで垂直方向に貫通するようにビア１６が形成されている。また、Ｖｃｃ層１２ａの下には大きさ０．４ｍｍ×０．２ｍｍ、即ち０４０２サイズ規格（以下、０４０２型と呼ぶ）のチップキャパシタ７が内蔵されている。
前記のような多層のコア層３及びビルドアップ層４は、ビルドアップ工法により形成することができ、ビア１６の形成にあっては、レーザによる孔加工と銅メッキビアフィルによるレーザビアプロセスの他、銀ペーストでバンプ形成し、絶縁層を突き破るＢ^２ｉｔ（ビースクエアイット）ビアプロセスも適用することができる。

前記絶縁内層１１の厚みは５０μｍ、表面絶縁層１３、１４の厚みは１５μｍ、接続端子１５の厚みは１５μｍ、ビア１６の径は１５０μｍに形成され、接続端子１５からチップ積載層までの垂直方向距離は１６０μｍとなされている（図１１の表面実装方式の構成の場合に対して４分の１の距離に短縮される）。

前記複数のチップキャパシタ７の配置について、より具体的に説明する。図４にコア層３の平面図を示す。
前記複数のチップキャパシタ７の配列方法は限定されるものではないが、例えば図４に示すように、キャパシタ搭載エリア１０内にできるだけ多くのチップキャパシタ７を設けるために、縦横に基板面方向に沿って規則的に配置することが好ましい。
本発明に係る実施形態においては、０４０２型の各容量０．０４７μＦのチップキャパシタ７が、１平方ｃｍのキャパシタ搭載エリア１０内に配列される。より具体的には、最大３４１個のチップキャパシタ７が、１００μｍの狭間隔で縦横に配列されて並列接続されることにより、全体の合成キャパシタ容量が約１．１３μＦとなされている。

ここで、前記のようにチップキャパシタ７を多数配列することが好ましい理由について説明する。
例えば、従来の基板に実装されたチップコンデンサ１個に対して、埋め込まれたチップキャパシタの数をｎ×ｍ個とし、内蔵方式によりキャパシタへの接続配線の短くなる割合を１／ａとすると、キャパシタへの接続配線が有するインダクタンス値は、２Ｌ／（ｎ＋１）ｍａとなる。
例えば、従来の部品搭載方法によると、大きさ０．６ｍｍ×０．３ｍｍ、即ち０６０３サイズ規格（以下、０６０３型と呼ぶ）のチップキャパシタを表面実装方式により１平方ｃｍの領域あたり５×５個配置した場合、インダクタンス値は、
（１）２Ｌ／（２５＋１）＝Ｌ／１３となる。
また、部品内蔵方式の場合、ａ＝４とし、０６０３型のチップキャパシタを１平方ｃｍの領域あたり４×１２個配置した場合、インダクタンス値は、
（２）２Ｌ／（５×１２×４）＝Ｌ／１２０となる。
この結果から、約１００個以上のチップキャパシタを埋め込むことができれば、インダクタンスの値を、薄膜キャパシタを内蔵した場合のように大きく低減することができると予測できる。

ここで、１平方ｃｍの領域あたり１００個以上のチップキャパシタを埋め込むには、８０μｍ〜１００μｍの狭間隔で実装すれば可能である。
尚、この８０μｍ〜１００μｍの狭間隔での実装は、コア層３の積層過程において、クリームはんだをパターン印刷し、そこに複数のチップキャパシタ７を配置した後、加熱によりはんだ付けする、所謂リフロー実装により行うことができる。

例えば、部品内蔵方式により、１平方ｃｍの領域あたり０６０３型チップキャパシタを７×２１個実装した場合、その合成インダクタンス値は、
（３）２Ｌ／（８×２１×４）＝Ｌ／３３６となる。
さらに、０６０３型より小型の０４０２型チップキャパシタを用いれば、部品内蔵方式により１平方ｃｍの領域あたり、１１×３１＝３４１個を最大数として搭載することが可能となり、その場合、合成インダクタンス値は、
（４）２Ｌ／（１２×３１×４×３／４）＝Ｌ／５５８となる。
尚、ここでキャパシタと電源回路を接続するビアの数が、キャパシタの数に対して、３／４となることを考慮している。

このように、埋め込むチップキャパシタの数は、１平方ｃｍの領域あたり少なくとも１００個以上であれば、薄膜キャパシタを内蔵した場合のように大きなインダクタンス低減効果を得ることができ、２５０個以上であれば、より大きな効果が期待できる。
なお、実用的な部品内蔵インターポーザ（薄型回路基板）では、信号用配線がある程度の範囲を占めるので、上記のインダクタンス低減効果を少し抑えて、信号配線の領域を確保する回路設計を考えなければならない。

以上のように本実施の形態にあっては、多数のチップキャパシタ７がコア層３の内部に配列されることによって、ＬＳＩチップ５の電源端子に接続されたビルドアップ層４の電源回路８に、前記チップキャパシタ７が直接的に並列に接続される。また、ビルドアップ層の外にチップキャパシタを配置する場合よりも、チップキャパシタと電源回路との距離が大幅に短縮される。
特に、コア層３内において、１平方ｃｍの領域あたり１００個以上のチップキャパシタ７が、１００μｍの狭間隔で多数配列されることによって、ＬＳＩチップ５に対する各チップキャパシタとの接続配線本数が多く確保される。
即ち、ＬＳＩチップ５に対する各チップキャパシタとの接続配線本数を多く、且つＬＳＩチップ５の電源端子と前記チップキャパシタ７との距離が短くなされることによって、合成インダクタンスが低下して前記電源回路８のインピーダンスを低く抑えることができ、高周波領域まで電源ノイズの発生を抑制することができる。
また、従来のように複数のチップキャパシタを表面実装する場合のように、インダクタンスの値に影響する各チップキャパシタの配置を考慮する必要がなく、単に多数を規則的に配列すればよいため、ＬＳＩチップ５の電源供給回路に求められるデカップリングキャパシタを容易に構築することができる。

本発明に係る部品内蔵基板について、実施例に基づきさらに説明する。
［実験１］
実験１では、ビルドアップ層の電源端子にＬＳＩチップの電源端子が接続されることを想定した側路経路についての電源インピーダンスの評価を行った。
評価用ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）として、外形寸法を２０ｍｍ×２０ｍｍとし、キャパシタ搭載エリアの領域を１平方ｃｍとした。また、キャパシタ全体の容量は１〜１．２μＦとなるように調整した。

［比較例１］
比較例１では、図１に示したように部品内蔵基板であるが、サイズの大きいチップキャパシタを内蔵した構成とし、ビルドアップ層の電源端子からインピーダンス測定を行った。
コア層に内蔵するチップキャパシタは、容量が０．０２２μＦ、０６０３型の大きさのもの計４８個を配列した。

［比較例２］
比較例２では、図１０に示したようにプリント配線基板の裏側のビルドアップ層上に複数のチップキャパシタを配置し、表側のビルドアップ層の電源端子からインピーダンス測定を行った。
ビルドアップ層の表面に配置するチップキャパシタは、それぞれ０．０４７μＦの容量を持つ、長さと幅が０．８ｍｍ×１．６ｍｍの大きさ、即ち０８１６型のものを計２５個用いた。

［比較例３］
比較例３では、図５に示すようにプリント配線基板３１上のシリコンインターポーザ３２に容量１．２μＦのチタン酸ストロンチウム薄膜キャパシタ３３を内蔵させ、その表面に配置した複数の端子３４を介してＬＳＩチップ３５の電源回路３６に接続し、インピーダンス低減を図った。

［実験１の結果］
図６及び図７のグラフに、実験１の結果を示す。図６、図７のグラフにおいて、横軸は信号の周波数、縦軸はインピーダンスである。また、長破線は比較例１（チップキャパシタ内蔵）の結果を示し、短破線は比較例２（チップキャパシタ表面実装）の結果を示し、実線は比較例３（薄膜キャパシタ内蔵）の結果を示す。
図６、図７のグラフに示されるように、高周波になると、チップキャパシタを表面実装した比較例２よりも、ＬＳＩチップの電源回路に対するキャパシタの距離がより近い比較例１のほうが、インピーダンスが低い結果が得られた。これは、前記ＬＳＩチップの電源端子対するキャパシタの距離が近いほど、寄生インダクタンスが低くなるためと考えられる。

また、薄膜キャパシタ３３をシリコンインターポーザ３２に内蔵した構成の比較例３においては、ＬＳＩチップの電源端子とキャパシタとの距離が最も短いために、４０ＧＨｚまでの広い周波数において、０．１Ω以下のインピーダンスとなった。
尚、薄膜キャパシタは、ＬＳＩチップの電源端子までの距離を短くでき、電源回路のインピーダンス低減の効果を期待できるが、製造コストが高く、ショート不良率の発生を十分抑制できず、安定して大量生産することが困難という課題がある。一方、本発明のように複数のチップキャパシタをコア層に内蔵する場合には、できるだけ多くのチップキャパシタを設けるために規則的に配列すればよく、不良率の低いはんだリフロー実装方式により低い製造コストで安定して大量生産を行うことができる。

［実験２］
実験２では、本発明に係る構成として、チップキャパシタの大きさを小さくして、実験１と同様に電源インピーダンスの評価を行った。

［実施例１］
実施例１では、コア層に内蔵するチップキャパシタの大きさを、０４０２型とし、１平方ｃｍの領域に最大３４１個のチップキャパシタを配列して、全体のキャパシタ容量を約１．１３μＦとした。また、このときのＬＳＩチップの電源端子（接続端子）からチップキャパシタ積載層までの垂直方向距離は１６０μｍであった。

［比較例４］
比較例４では、プリント配線基板上に配置するチップキャパシタの大きさを、０４０２型とし、１平方ｃｍの領域に最大３４１個のチップキャパシタを配列して、全体のキャパシタ容量を約１．１３μＦとした。また、このときのＬＳＩ電源端子（接続端子）からチップキャパシタ搭載層までの垂直方向距離は６３０μｍであった。その他の条件は比較例１と同様である。

［実験２の結果］
図８及び図９のグラフに、実験２の結果を前記実験１の結果と共に示す。図８、図９のグラフにおいて、横軸は信号の周波数、縦軸はインピーダンスである。また、一点鎖線は実施例１（チップキャパシタ内蔵）の結果を示し、二点鎖線は比較例４（チップキャパシタ表面実装）の結果を示す。
図８、図９のグラフに示されるように、比較例１よりも各チップキャパシタの大きさがより小さく、配置する数の多い実施例１の場合に、高周波領域において、薄膜キャパシタを内蔵した比較例３と同様に０．１Ω以下のインピーダンスとすることができた。
一方、比較例４のように、プリント配線基板上に小さいチップキャパシタを多数配置しても、ＬＳＩチップの電源端子とキャパシタとの距離が長いために、寄生インダクタンスが大きくなり、インピーダンスを十分に低減することができなかった。

以上の実施例の結果、前記実施の形態のように、部品内蔵基板において、各チップサイズが少なくとも０６０３型以下（望ましくは０４０２型）のチップキャパシタをコア層内の１平方ｃｍの領域あたりに少なくとも１００個以上内蔵させ、ＬＳＩチップの電源端子とキャパシタとの距離を可能な限り短くすることにより、寄生インダクタンスを低下させ、電源回路のインピーダンスを抑制できることがわかった。

１ 部品内蔵基板
２ ビルドアップ層
３ コア層
４ ビルドアップ層
５ ＬＳＩチップ
７ チップキャパシタ
８ 電源回路
１０ キャパシタ搭載エリア
１５ 接続端子
２０ 接続端子

Claims (6)

1. コア層と、前記コア層の上面に形成されたビルドアップ層とを有し、前記コア層にチップキャパシタを内蔵し、前記ビルドアップ層の表面にＬＳＩチップを搭載する部品内蔵基板において、
   Ｖｃｃ層とグランド層とが絶縁層を介して積層された電源回路が形成され、前記電源回路に前記ＬＳＩチップの電源端子がビアを介して接続される前記ビルドアップ層と、
   前記コア層の上層に内蔵され、基板面方向に沿って配置されるとともに、前記ビルドアップ層に形成された前記電源回路に対し、並列に、かつ直接的に接続されて前記電源回路に対するデカップリングキャパシタを形成する複数の前記チップキャパシタとを備え、
   前記チップキャパシタは、チップサイズが少なくとも０６０３型以下であって、１平方ｃｍの領域あたり少なくとも１００個以上が配列され、
   前記チップキャパシタの搭載層と前記ＬＳＩチップの電源端子との間の垂直方向距離は、基板表面にチップキャパシタを実装する場合の垂直方向距離に対し、１／４以下の距離であることを特徴とする部品内蔵基板。
2. 前記複数のチップキャパシタは、８０μｍ〜１００μｍの間隔で配列されていることを特徴とする請求項１に記載された部品内蔵基板。
3. 前記チップキャパシタと前記ＬＳＩチップの電源端子との間の接続に用いるビアの数をチップキャパシタの数に比例して増加させることを特徴とする請求項１または請求項２に記載された部品内蔵基板。
4. 前記チップキャパシタは、０４０２サイズ規格のキャパシタであることを特徴とする請求項１乃至請求項３のいずれかに記載された部品内蔵基板。
5. 前記チップキャパシタと前記ＬＳＩチップの電源端子との間のビア径が１５０μｍ以下であることを特徴とする請求項１乃至請求項４のいずれかに記載された部品内蔵基板。
6. 前記複数のチップキャパシタは、前記コア層内において、基板面方向に沿って規則的に配置されていることを特徴とする請求項１乃至請求項５のいずれかに記載された部品内蔵基板。

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