KR20120126371A - 반도체 패키지 - Google Patents

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KR20120126371A
KR20120126371A KR1020110044104A KR20110044104A KR20120126371A KR 20120126371 A KR20120126371 A KR 20120126371A KR 1020110044104 A KR1020110044104 A KR 1020110044104A KR 20110044104 A KR20110044104 A KR 20110044104A KR 20120126371 A KR20120126371 A KR 20120126371A
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김성철
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에스케이하이닉스 주식회사
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Abstract

반도체 패키지가 개시되어 있다. 개시된 반도체 패키지는 기둥 형상을 갖는 전극 및 각각의 가장자리에 본딩 패드를 구비하며 상기 본딩 패드가 상기 전극과 전기적으로 연결되도록 상기 전극의 측면에 본딩되는 다수의 반도체 칩들을 포함하며, 상기 반도체 칩들은 2개씩 하나의 쌍을 이루며 상기 쌍을 이루는 2개의 반도체 칩들은 상기 전극을 중심으로 수평 배치된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
반도체 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며 최근에는 소형화, 고용량화 및 실장 효율성을 만족시킬 수 있는 적층 반도체 패키지(stacked semiconductor package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
적층 반도체 패키지의 한 예로 관통 전극을 이용한 구조가 제안되었다. 관통 전극을 이용한 적층 반도체 패키지는 반도체 칩에 관통 전극을 형성하고, 관통 전극에 의해 수직으로 반도체 칩들이 물리적 및 전기적으로 연결되도록 한 구조이며, 그 제작 과정은 다음과 같다.
웨이퍼 레벨에서 각각의 반도체 칩에 비아홀을 형성하고, 비아홀에 금속을 매립하여 관통 전극을 형성한다. 그런 다음, 웨이퍼의 후면(backside)을 식각하여 관통 전극을 노출시킨다. 이후, 웨이퍼를 쏘잉하여 개별 반도체 칩들로 분리시키고 기판 상에 적어도 둘 이상의 반도체 칩을 관통 전극을 이용해서 수직으로 쌓아올린다.
이와 같은 관통 전극을 이용한 적층 반도체 패키지에서는 신호 전달이 관통 전극을 통해서 이루어지므로, 반도체 칩들의 관통 전극 위치가 서로 다르게 형성되거나 반도체 칩들 적층시 미스 얼라인(mis-align)이 발생되는 경우, 전체 패키지를 사용할 수 없게 되어 수율 측면에서 매우 취약하다. 게다가, 두꺼운 웨이퍼에 비아홀을 균일한 깊이로 뚫기 어렵고, 좁고 깊은 비아홀에 금속을 채우는 과정에서 보이드가 발생되는 등 불량이 발생되기 쉽다. 또한, 웨이퍼 후면을 백그라인딩한 후 관통 전극과 웨이퍼간 식각 선택비 차이를 이용하여 웨이퍼를 추가 식각해야 하기 때문에 공정이 매우 까다롭다.
본 발명은, 불량 이슈를 줄일 수 있고 공정을 단순화할 수 있으며 접합 신뢰성을 향상시키기에 적합한 반도체 패키지를 제공하는데, 그 목적이 있다.
본 발명의 일 견지에 따른 반도체 패키지는, 기둥 형상을 갖는 전극 및 각각의 가장자리에 본딩 패드를 구비하며 상기 본딩 패드가 상기 전극과 전기적으로 연결되도록 상기 전극의 측면에 본딩되는 다수의 반도체 칩들을 포함하며, 상기 반도체 칩들은 2개씩 하나의 쌍을 이루며 상기 쌍을 이루는 2개의 반도체 칩들은 상기 전극을 중심으로 수평 배치되는 것을 특징으로 한다.
상기 전극과 상기 반도체 칩들의 본딩 패드를 전기적으로 연결하는 전도성 연결 부재를 더 포함하는 것을 특징으로 한다.
상기 전극의 측면에 형성되어 상기 반도체 칩들을 고정하는 고정 부재를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 견지에 따른 반도체 패키지는, 기둥 형상을 갖는 전극 및 측면에 상기 전극이 끼워지는 홈 및 상기 홈에 의해 형성된 내측면에 상기 전극과 전기적으로 연결되는 본딩 패드를 각각 구비하는 다수의 반도체 칩들을 포함하며, 상기 반도체 칩들은 2개씩 하나의 쌍을 이루며 상기 쌍을 이루는 2개의 반도체 칩들은 상기 전극을 중심으로 수평 배치되는 것을 특징으로 한다.
본 발명의 또 다른 견지에 따른 반도체 패키지는, 기둥 형상을 갖는 전극 및 각각의 가장자리에 본딩 패드를 구비하며 상기 본딩 패드가 상기 전극과 전기적으로 연결되도록 상기 전극의 측면에 본딩되는 다수의 반도체 칩들을 포함하며, 상기 반도체 칩들은 2개씩 하나의 쌍을 이루며 상기 쌍을 이루는 2개의 반도체 칩들은 상기 전극을 중심으로 수평 배치되고, 상기 전극은 측면에 상기 반도체 칩들이 개별적으로 끼워지는 다수의 홈을 구비하는 것을 특징으로 한다.
본 발명에 따르면, 반도체 칩에 관통 전극을 형성하지 않으므로 반도체 칩에 관통 전극을 형성함으로 발생되었던 문제(비아홀 깊이의 불균일, 비아홀에 금속 매립시 보이드 발생, 웨이퍼 후면 식각 공정의 어려움 등)가 원천적으로 방지된다. 게다가, 반도체 칩들이 개별적으로 전극에 본딩되므로 접합 신뢰성이 향상된다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 도시한 사시도이다.
도 2는 도 1의 Ⅰ-I' 라인에 따른 단면도이다.
도 3은 도 1의 전극을 도시한 사시도이다.
도 4는 도 1의 반도체 칩을 도시한 사시도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 사시도이다
도 6은 도 5의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 7은 도 5의 전극 및 고정부재를 도시한 사시도이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 사시도이다.
도 9는 도 8의 Ⅲ-Ⅲ' 라인에 따른 단면도이다.
도 10은 도 8의 전극을 도시한 사시도이다.
도 11은 도 8의 반도체 칩을 도시한 사시도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 도시한 사시도이고, 도 2는 도 1의 Ⅰ-I' 라인에 따른 단면도이고, 도 3은 도 1의 전극을 도시한 사시도이고, 도 4는 도 1의 반도체 칩을 도시한 사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지는 전극(10) 및 다수의 반도체 칩(20)들을 포함한다. 그 외에, 전도성 연결 부재(30), 기판(40) 및 접착 부재(50)를 더 포함한다.
도 3을 참조하면, 전극(10)은 기둥(pillar) 형상을 갖는다. 본 실시예에서, 전극(10)은 원기둥 형상을 갖는다. 이와 달리, 전극(10)은 삼각 이상의 각기둥 형상을 가질 수도 있다. 전극(10)의 재료로는 구리(Cu), 텅스텐(W) 중 적어도 어느 하나 이상이 사용될 수 있다. 본 실시예에서, 전극(10)은 도 1에서 정의된 제1 방향(First Direction, FD)을 따라서 다수개가 일렬로 배열된다.
도 4를 참조하면, 각각의 반도체 칩(20)은 제1 면(21), 제2 면(22), 측면(23), 홈(24), 본딩 패드(25) 및 회로부(미도시)를 포함한다.
상기 제1 면(21)은 제2 면(22)과 대향하며, 측면(23)은 제1 면(21) 및 제2 면(22)을 연결한다.
홈(24)은 반도체 칩(20)의 측면(23)에 형성되고, 제1 면(21)에서 제2 면(22)은 연결한다. 상기 홈(24)에는 전극(10)이 끼워진다. 전극(10)이 원 기둥 형상을 갖는 경우, 홈(24)은 평면상에서 보았을 때 반원 형상을 가질 수 있다.
본딩 패드(25)는 홈(24)에 의해 형성된 반도체 칩(20)의 내측면에 배치된다.
회로부(미도시)는 반도체 칩(20)의 중앙부에 배치되며, 본딩 패드(25)와 전기적으로 연결된다. 회로부는, 예를 들어, 데이터를 저장 및 처리하기 위해 트랜지스터, 커패시터 및 저항 등과 같은 소자를 포함한다.
도 1 및 도 2를 다시 참조하면, 반도체 칩(20)들은 본딩 패드(25)가 전극(10)과 전기적으로 연결되도록 전극(10)의 측면에 본딩된다.
본 실시예에서, 반도체 칩(20)들은 2개씩 하나의 쌍을 이루며, 상기 쌍을 이루는 반도체 칩(20)들은 전극(10)을 중심으로 도 1에서 정의된 제1 방향(FD)과 수직한 제2 방향(Second Dircetion, SD)을 따라서 수평 배치된 상태로, 전극(10)의 측면에 본딩된다. 그리고, 상기 반도체 칩 쌍이 전극(10)의 길이 방향을 따라서 다수개, 예를 들어 3개가 배열(array)되어, 전극(10)의 측면에는 총 6개(2×3)의 반도체 칩(20)들이 본딩된다.
전도성 연결 부재(30)는 전극(10)과 반도체 칩(20)들의 본딩 패드(25)를 전기적으로 연결한다. 본 실시예에서, 전도성 연결 부재(30)는 전극(10)의 측면을 감싸도록 형성된다. 전도성 연결 부재(30)의 재료로는 솔더(solder)가 사용될 수 있다.
기판(40)은 반도체 칩(20)들을 지지하며, 반도체 칩(20)들과 마주하는 상면에 전극(10)과 전기적으로 연결되는 접속 패드(41)를 구비한다. 상기 상면과 대향하는 기판(40)의 하면에는 솔더볼 등의 외부접속단자(60)가 장착되는 볼랜드(42)가 마련된다.
접착 부재(50)는 전극(10)의 길이 방향을 따라서 수직하게 배열된 반도체 칩(20)들 사이에 형성된다. 접착 부재(50)로는 접착 필름 또는 접착 페이스트가 사용될 수 있다.
도 5는 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 사시도이고, 도 6는 도 5의 Ⅱ-Ⅱ' 라인에 따른 단면도이고, 도 7은 도 5의 전극 및 고정부재를 도시한 사시도이다.
본 발명의 제 2 실시예에 따른 반도체 패키지는, 앞서 도 1 및 도 4를 통해 설명된 제1 실시예에 따른 반도체 패키지에 고정 부재(70)가 추가된 구성을 갖는다. 따라서, 고정 부재(70)를 제외하면, 앞서 도 1 및 도 4를 통해 설명된 제1 실시예에 따른 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 5 및 도 6을 참조하면, 본 발명의 제2 실시예에 따른 반도체 패키지는 전극(10) 및 다수의 반도체 칩(20)들을 포함한다. 그 외에, 전도성 연결 부재(30), 기판(40), 접착 부재(50) 및 고정 부재(70)를 더 포함한다.
도 5 및 도 7을 참조하면, 전극(10)은 기둥(pillar) 형상을 갖는다. 본 실시예에서, 전극(10)은 원기둥 형상을 갖는다. 이와 달리, 전극(10)은 삼각 이상의 각기둥 형상을 가질 수도 있다. 전극(10)의 재료로는 구리(Cu), 텅스텐(W) 중 적어도 어느 하나 이상이 사용될 수 있다. 본 실시예에서, 전극(10)은 도 5에서 정의된 제1 방향(FD)을 따라서 다수개가 일렬로 배열된다.
도 3을 참조하면, 각각의 반도체 칩(20)은 제1 면(21), 제2 면(22), 측면(23), 홈(24), 본딩 패드(25) 및 회로부(미도시)를 포함한다.
상기 제1 면(21)은 제2 면(22)과 대향하며, 측면(23)은 제1 면(21) 및 제2 면(22)을 연결한다. 홈(24)은 반도체 칩(20)의 측면(23)에 형성되고, 제1 면(21)에서 제2 면(22)은 연결한다. 상기 홈(24)에는 전극(10)이 끼워진다.
전극(10)이 원 기둥 형상을 갖는 경우, 홈(24)은 평면상에서 보았을 때 반원 형상을 가질 수 있다. 본딩 패드(25)는 홈(24)에 의해 형성된 반도체 칩(20)의 내측면에 배치된다.
회로부(미도시)는 반도체 칩(20)의 중앙부에 배치되며, 본딩 패드(25)와 전기적으로 연결된다. 회로부는, 예를 들어, 데이터를 저장 및 처리하기 위해 트랜지스터, 커패시터 및 저항 등과 같은 소자를 포함한다.
도 5 및 도 6을 다시 참조하면, 반도체 칩(20)들은 본딩 패드(25)가 전극(10)과 전기적으로 연결되도록 전극(10)의 측면에 본딩된다.
본 실시예에서, 반도체 칩(20)들은 2개씩 하나의 쌍을 이루며, 상기 쌍을 이루는 반도체 칩(20)들은 전극(10)을 중심으로 도 5에서 정의된 제1 방향(FD)과 수직한 제2 방향(SD)을 따라서 수평 배치된 상태로, 전극(10)의 측면에 본딩된다.그리고, 상기 반도체 칩 쌍이 전극(10)의 길이 방향을 따라서 다수개, 예를 들어 3개가 배열되어, 전극(10)의 측면에는 총 6개(2×3)의 반도체 칩(20)들이 본딩된다.
고정 부재(70)는 전극(10)의 측면에 형성되어 반도체 칩(20)들을 고정한다. 본 실시예에서, 고정 부재(70)는 전극(10)에 끼워지는 중공의 원판 형상을 갖는 다수의 고정 핀들을 포함한다.
비록, 본 실시예에서는 고정 부재(70)를 전극(10)과 별도로 형성한 경우를 도시 및 설명하였으나, 고정 부재(70)는 전극(10)과 일체로 형성될 수도 있다.
전도성 연결 부재(30)는 전극(10)과 반도체 칩(20)들의 본딩 패드(25)를 전 기적으로 연결한다. 본 실시예에서, 전도성 연결 부재(30)는 고정 부재(70)에 의해 노출된 전극(10)의 측면에 형성된다. 전도성 연결 부재(30)의 재료로는 솔더가 사용될 수 있다.
기판(40)은 반도체 칩(20)들을 지지하며, 반도체 칩(20)들과 마주하는 상면에 전극(10)과 전기적으로 연결되는 접속 패드(41)를 구비한다. 그리고, 상기 상면과 대향하는 기판(40)의 하면에는 솔더볼 등의 외부접속단자(60)가 장착되는 볼랜드(42)가 마련된다.
접착 부재(50)는 기판(40)과 반도체 칩(20)들 사이 및 반도체 칩(20)들 사이에 형성된다. 접착 부재(50)로는 접착 필름 또는 접착 페이스트가 사용될 수 있다.
도 8은 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 사시도이고, 도 9는 도 8의 Ⅲ-Ⅲ' 라인에 따른 단면도이고, 도 10은 도 8의 전극을 도시한 사시도이고, 도 11은 도 8의 반도체 칩을 도시한 사시도이다.
도 8 및 도 9를 참조하면, 본 발명의 제3 실시예에 따른 반도체 패키지는 전극(10) 및 다수의 반도체 칩(20)들을 포함한다. 그 외에, 전도성 연결 부재(30), 기판(40), 접착 부재(50)를 더 포함한다.
도 8 내지 도 10을 참조하면, 전극(10)은 기둥(pillar) 형상을 갖는다. 본 실시예에서, 전극(10)은 측면에 반도체 칩(20)이 끼워지는 홈(12)을 갖는다. 전극(10)의 재료로는 구리(Cu), 텅스텐(W) 중 적어도 어느 하나 이상이 사용될 수 있다. 본 실시예에서, 전극(10)은 도 8에서 정의된 제1 방향(FD)을 따라서 다수개가 일렬로 배열된다.
도 11을 참조하면, 각각의 반도체 칩(20)은 제1 면(21), 제2 면(22), 측면(23), 본딩 패드(25) 및 회로부(미도시)를 포함한다.
반도체 칩(20)의 제1 면(21)은 제2 면(22)과 대향하며, 측면(23)은 제1 면(21) 및 제2 면(22)을 연결한다. 본 실시예에서, 반도체 칩(20)은, 앞서 도 1 내지 도 7을 통해 설명된 제1,제2 실시예와 달리, 측면(23)에 홈을 갖지 않는다. 따라서, 본 실시예에 따르면 반도체 칩(20)에 홈을 가공해야 하는 어려움을 갖지 않는다.
본딩 패드(25)는 반도체 칩(20)의 측면(23)에 형성된다. 비록, 본 실시예에서는, 본딩 패드(25)가 반도체 칩(20)의 측면(23)에 형성된 경우를 도시 및 설명하였으나, 본딩 패드(25)는 반도체 칩(20)의 제1 면(21) 가장자리에 형성될 수도 있다.
회로부(미도시)는 반도체 칩(20)의 중앙부에 배치되며, 본딩 패드(25)와 전기적으로 연결된다. 회로부는, 예를 들어, 데이터를 저장 및 처리하기 위해 트랜지스터, 커패시터 및 저항 등과 같은 소자를 포함한다.
도 8 및 도 9를 다시 참조하면, 반도체 칩(20)들은 본딩 패드(25)가 전극(10)과 전기적으로 연결되도록 전극(10)의 측면에 본딩된다. 본 실시예에서는, 각각의 반도체 칩(20)은 본딩 패드(25)가 전극(10)과 전기적으로 연결되도록 전극(10)의 측면에 형성된 홈(12)에 끼워진다.
전도성 연결 부재(30)는 전극(10)과 반도체 칩(20)들의 본딩 패드(25)를 전 기적으로 연결한다. 본 실시예에서, 전도성 연결 부재(30)는 홈(12)에 의해 형성된 전극(10)의 내측면에 형성된다. 전도성 연결 부재(30)의 재료로는 솔더가 사용될 수 있다.
기판(40)은 반도체 칩(20)들을 지지하며, 반도체 칩(20)들과 마주하는 상면에 전극(10)과 전기적으로 연결되는 접속 패드(41)를 구비한다. 상기 상면과 대향하는 기판(40)의 하면에는 솔더볼 등의 외부접속단자(60)가 장착되는 볼랜드(42)가 마련된다.
접착 부재(50)는 기판(40)과 반도체 칩(20)들 사이 및 반도체 칩(20)들 사이에 형성된다. 접착 부재(50)로는 접착 필름 또는 접착 페이스트가 사용될 수 있다.
이상에서 상세하게 설명한 바에 의하면, 반도체 칩에 관통 전극을 형성하지 않으므로 반도체 칩에 관통 전극을 형성함으로 발생되었던 문제(비아홀 깊이의 불균일, 비아홀에 금속 매립시 보이드 발생, 웨이퍼 후면 식각 공정의 어려움 등)가 원천적으로 방지된다. 게다가, 반도체 칩들이 개별적으로 전극에 본딩되므로 접합 신뢰성이 향상된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 전극
20 : 반도체 칩

Claims (5)

  1. 기둥 형상을 갖는 전극;및
    각각의 가장자리에 본딩 패드를 구비하며 상기 본딩 패드가 상기 전극과 전기적으로 연결되도록 상기 전극의 측면에 본딩되는 다수의 반도체 칩들을 포함하며,
    상기 반도체 칩들은 2개씩 하나의 쌍을 이루며 상기 쌍을 이루는 2개의 반도체 칩들은 상기 전극을 중심으로 수평 배치되는 것을 특징으로 하는 반도체 패키지.
  2. 제 1항에 있어서, 상기 전극과 상기 반도체 칩들의 본딩 패드를 전기적으로 연결하는 전도성 연결 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1항에 있어서, 상기 전극의 측면에 형성되어 상기 반도체 칩들을 고정하는 고정 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 기둥 형상을 갖는 전극;및
    측면에 상기 전극이 끼워지는 홈 및 상기 홈에 의해 형성된 내측면에 상기 전극과 전기적으로 연결되는 본딩 패드를 각각 구비하는 다수의 반도체 칩들을 포함하며,
    상기 반도체 칩들은 2개씩 하나의 쌍을 이루며 상기 쌍을 이루는 2개의 반도체 칩들은 상기 전극을 중심으로 수평 배치되는 것을 특징으로 하는 반도체 패키지.
  5. 기둥 형상을 갖는 전극;및
    각각의 가장자리에 본딩 패드를 구비하며 상기 본딩 패드가 상기 전극과 전기적으로 연결되도록 상기 전극의 측면에 본딩되는 다수의 반도체 칩들을 포함하며,
    상기 반도체 칩들은 2개씩 하나의 쌍을 이루며 상기 쌍을 이루는 2개의 반도체 칩들은 상기 전극을 중심으로 수평 배치되고, 상기 전극은 측면에 상기 반도체 칩들이 개별적으로 끼워지는 다수의 홈을 구비하는 것을 특징으로 하는 반도체 패키지.
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