JP2001156248A - 半導体装置 - Google Patents
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 半導体チップが立体的に実装された半導体装
置において、構造が簡便で製造が容易な半導体装置を提
供すること。 【解決手段】 半導体装置１００は、半導体チップ３２
Ａ、３２Ｂ、３２Ｃを積層して一体のものとした半導体
チップの積層体３０の間に、配線ブロック１２Ａ、１２
Ｂ、１２Ｃを積層した配線ブロックの積層体１０が介在
するように構成されている。配線ブロックの１２Ａ、１
２Ｂ、１２Ｃの表面には配線２０Ａ、２０Ｂ、２０Ｃが
形成されており、半導体チップ３２Ａ、３２Ｂ、３２Ｃ
の端子３４同士を電気的に接続することができる。
置において、構造が簡便で製造が容易な半導体装置を提
供すること。 【解決手段】 半導体装置１００は、半導体チップ３２
Ａ、３２Ｂ、３２Ｃを積層して一体のものとした半導体
チップの積層体３０の間に、配線ブロック１２Ａ、１２
Ｂ、１２Ｃを積層した配線ブロックの積層体１０が介在
するように構成されている。配線ブロックの１２Ａ、１
２Ｂ、１２Ｃの表面には配線２０Ａ、２０Ｂ、２０Ｃが
形成されており、半導体チップ３２Ａ、３２Ｂ、３２Ｃ
の端子３４同士を電気的に接続することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に複数の半導体チップを積層して用いるのに好適
なものに関する。
り、特に複数の半導体チップを積層して用いるのに好適
なものに関する。
【０００２】
【従来の技術】半導体装置の分野においては、近年半導
体装置の小型化、軽量化を目的として、単一のパッケー
ジ内に複数の半導体チップを設ける、特に各半導体チッ
プを積層状態に設ける立体的構造を有するものが多く開
発されてきた。このような半導体装置は、マルチチップ
パッケージ（ＭＣＰ）、またはマルチチップモジュール
（ＭＣＭ）と呼ばれている。このような装置の具体的な
例としては、特開昭６１−３５５４７号に記載の発明が
挙げられる。すなわち、六面体等の立体として形成され
た三次元実装回路モジュールに各種の能動または受動素
子を埋設する。さらに、これらの素子を接続する配線を
三次元実装回路モジュールの内部に設ける。そして、こ
のような三次元実装回路モジュールを複数個積層させる
などして、半導体装置の小型化等を図るというものであ
る。
体装置の小型化、軽量化を目的として、単一のパッケー
ジ内に複数の半導体チップを設ける、特に各半導体チッ
プを積層状態に設ける立体的構造を有するものが多く開
発されてきた。このような半導体装置は、マルチチップ
パッケージ（ＭＣＰ）、またはマルチチップモジュール
（ＭＣＭ）と呼ばれている。このような装置の具体的な
例としては、特開昭６１−３５５４７号に記載の発明が
挙げられる。すなわち、六面体等の立体として形成され
た三次元実装回路モジュールに各種の能動または受動素
子を埋設する。さらに、これらの素子を接続する配線を
三次元実装回路モジュールの内部に設ける。そして、こ
のような三次元実装回路モジュールを複数個積層させる
などして、半導体装置の小型化等を図るというものであ
る。
【０００３】
【発明が解決しようとする課題】ところが、特開昭６１
−３５５４７号に記載の発明の構成を採用する場合、半
導体チップを立体的に実装するのに有利である反面、三
次元実装回路モジュール自体の構造が複雑であり、半導
体装置の製造工程も複雑なものになるので、半導体装置
の製造コストを高くする要因となる。
−３５５４７号に記載の発明の構成を採用する場合、半
導体チップを立体的に実装するのに有利である反面、三
次元実装回路モジュール自体の構造が複雑であり、半導
体装置の製造工程も複雑なものになるので、半導体装置
の製造コストを高くする要因となる。
【０００４】そこで、本発明は、前記した従来技術の欠
点を解消するためになされたもので、半導体チップが立
体的に実装された半導体装置において、構造が簡便で製
造が容易な半導体装置を提供することを目的としてい
る。
点を解消するためになされたもので、半導体チップが立
体的に実装された半導体装置において、構造が簡便で製
造が容易な半導体装置を提供することを目的としてい
る。
【０００５】
【課題を解決するための手段】本発明は、上記の目的を
達成するために、半導体チップを複数層積層して積層体
とし、前記積層体を複数個並設してなる半導体装置にお
いて、前記半導体チップの間に介在するとともに、前記
半導体チップ同士を電気的に接続する配線ブロックを設
けてなることを特徴とするものとした。
達成するために、半導体チップを複数層積層して積層体
とし、前記積層体を複数個並設してなる半導体装置にお
いて、前記半導体チップの間に介在するとともに、前記
半導体チップ同士を電気的に接続する配線ブロックを設
けてなることを特徴とするものとした。
【０００６】このように構成した本発明においては、立
体的に配置された半導体チップの間に配線ブロックを設
けるので、半導体チップ同士の電気的な接続が容易にで
きる。
体的に配置された半導体チップの間に配線ブロックを設
けるので、半導体チップ同士の電気的な接続が容易にで
きる。
【０００７】また、上記の半導体装置において、前記配
線ブロックを半導体により形成してなることを特徴とす
るものとした。
線ブロックを半導体により形成してなることを特徴とす
るものとした。
【０００８】このように構成した本発明においては、配
線ブロックと半導体チップとの熱膨張係数が等しくな
る。よって、両者の熱膨張係数の違いにより、例えば半
導体装置の温度上昇によって、接着された半導体チップ
同士が乖離するようなことが発生しない。
線ブロックと半導体チップとの熱膨張係数が等しくな
る。よって、両者の熱膨張係数の違いにより、例えば半
導体装置の温度上昇によって、接着された半導体チップ
同士が乖離するようなことが発生しない。
【０００９】また、上記の半導体装置において、前記配
線ブロックを前記積層体の前記半導体チップと同数積層
し、前記積層体の間に介在させてなることを特徴とする
ものとした。
線ブロックを前記積層体の前記半導体チップと同数積層
し、前記積層体の間に介在させてなることを特徴とする
ものとした。
【００１０】このように構成した本発明においては、積
層体同士を電気的に接続することが容易にできる。ま
た、半導体装置をキューブ状に形成しやすくなる。
層体同士を電気的に接続することが容易にできる。ま
た、半導体装置をキューブ状に形成しやすくなる。
【００１１】なお、半導体装置をキューブ状に形成しや
すくするために、配線ブロックに一体に積層して、ある
いは積層される半導体チップに混在させてなるダミーブ
ロックを設けても良い。ダミーブロックを設ける場合、
例えば大きさの異なる半導体チップを積層してキューブ
状に構成することが容易になる。
すくするために、配線ブロックに一体に積層して、ある
いは積層される半導体チップに混在させてなるダミーブ
ロックを設けても良い。ダミーブロックを設ける場合、
例えば大きさの異なる半導体チップを積層してキューブ
状に構成することが容易になる。
【００１２】また、上記の半導体装置において、前記配
線ブロックは、少なくとも１つの側面に金属配線層が露
出して形成されてなることを特徴とするものとした。
線ブロックは、少なくとも１つの側面に金属配線層が露
出して形成されてなることを特徴とするものとした。
【００１３】このように構成した本発明においては、配
線ブロックの配線をウェハプロセスにおいて形成するこ
とが可能になるので、配線ブロックの形成が容易にでき
る。
線ブロックの配線をウェハプロセスにおいて形成するこ
とが可能になるので、配線ブロックの形成が容易にでき
る。
【００１４】また、上記の半導体装置において、前記配
線ブロックは、少なくても２つの面に跨る表面配線が形
成されてなることを特徴とするものとした。
線ブロックは、少なくても２つの面に跨る表面配線が形
成されてなることを特徴とするものとした。
【００１５】このように構成した本発明においては、配
線ブロックの異なる面に接して設けられている半導体チ
ップ同士を電気的に接続することが容易にできる。
線ブロックの異なる面に接して設けられている半導体チ
ップ同士を電気的に接続することが容易にできる。
【００１６】
【発明の実施の形態】以下に、本発明に係る基板および
半導体装置の好適な実施の形態について添付図面を参照
しながら詳細に説明する。
半導体装置の好適な実施の形態について添付図面を参照
しながら詳細に説明する。
【００１７】図１は、本発明の実施の形態に係る半導体
装置の斜視図である。なお、図１は、配線ブロックの積
層体１０を半導体装置１００の中央部から抜き出した状
態を描いているが、配線ブロックの積層体１０は半導体
装置１００と一体に設けられるものである。図１に示す
ように、半導体装置１００は、配線ブロックの積層体１
０と、配線ブロックの積層体１０の周囲を取り囲むよう
に並設された半導体チップの積層体３０とからなる。配
線ブロックの積層体１０は、配線ブロック１２を３個積
層したものであり、これらの外面には、配線２０とバン
プ２４が形成されている。また、半導体チップの積層体
３０は、半導体チップ３２Ａ、３２Ｂ、３２Ｃを積層し
たものである。なお、配線ブロックの積層体１０と半導
体チップの積層体３０、および半導体チップの積層体３
０同士は図示しない異方性導電接着剤により接着されて
いる。
装置の斜視図である。なお、図１は、配線ブロックの積
層体１０を半導体装置１００の中央部から抜き出した状
態を描いているが、配線ブロックの積層体１０は半導体
装置１００と一体に設けられるものである。図１に示す
ように、半導体装置１００は、配線ブロックの積層体１
０と、配線ブロックの積層体１０の周囲を取り囲むよう
に並設された半導体チップの積層体３０とからなる。配
線ブロックの積層体１０は、配線ブロック１２を３個積
層したものであり、これらの外面には、配線２０とバン
プ２４が形成されている。また、半導体チップの積層体
３０は、半導体チップ３２Ａ、３２Ｂ、３２Ｃを積層し
たものである。なお、配線ブロックの積層体１０と半導
体チップの積層体３０、および半導体チップの積層体３
０同士は図示しない異方性導電接着剤により接着されて
いる。
【００１８】配線ブロックの積層体１０は、配線ブロッ
ク１２Ａ、１２Ｂ、１２Ｃを３個積層して一体にしたも
のであり、接着剤により接着されている。また、配線ブ
ロック１２Ａ、１２Ｂ、１２Ｃは、それぞれシリコンウ
ェハを所定のサイズにダイシングし、その表面に配線を
形成するなどしたものである。さらに、配線ブロック１
２Ｃの側面Ｃには後述する金属配線層に接続されたバン
プ２４が形成されている。くわえて、配線２０Ａ、２０
Ｂが配線ブロック１２Ａ、１２Ｂ、１２Ｃの各側面を跨
るように形成されている。
ク１２Ａ、１２Ｂ、１２Ｃを３個積層して一体にしたも
のであり、接着剤により接着されている。また、配線ブ
ロック１２Ａ、１２Ｂ、１２Ｃは、それぞれシリコンウ
ェハを所定のサイズにダイシングし、その表面に配線を
形成するなどしたものである。さらに、配線ブロック１
２Ｃの側面Ｃには後述する金属配線層に接続されたバン
プ２４が形成されている。くわえて、配線２０Ａ、２０
Ｂが配線ブロック１２Ａ、１２Ｂ、１２Ｃの各側面を跨
るように形成されている。
【００１９】ここで、バンプ２４について詳しく述べ
る。図４は、配線ブロックの配線の状態を示す説明図で
あり、（１）は金属配線層の端部を配線ブロックの側面
に露出させた状態を示す断面図であり、（２）は、配線
ブロックにスルーホールを形成した状態を示す断面図で
ある。図４（１）に示すように、配線ブロック１２Ｃ
は、シリコン基板２９に、所定のパターンにエッチング
された金属配線層２２を設け、さらに金属配線層２２を
絶縁膜２８で被覆している。また、金属配線層２２にお
いて、配線ブロック１２Ｃの側面１４Ｃに露出している
両端部には、バンプ２４が形成されている。よって、２
つのバンプ２４は電気的に接続されている。なお、絶縁
膜２８は、シリコン酸化膜（ＳｉＯ2）やシリコン窒化
膜（ＳｉＮ）が好適である。
る。図４は、配線ブロックの配線の状態を示す説明図で
あり、（１）は金属配線層の端部を配線ブロックの側面
に露出させた状態を示す断面図であり、（２）は、配線
ブロックにスルーホールを形成した状態を示す断面図で
ある。図４（１）に示すように、配線ブロック１２Ｃ
は、シリコン基板２９に、所定のパターンにエッチング
された金属配線層２２を設け、さらに金属配線層２２を
絶縁膜２８で被覆している。また、金属配線層２２にお
いて、配線ブロック１２Ｃの側面１４Ｃに露出している
両端部には、バンプ２４が形成されている。よって、２
つのバンプ２４は電気的に接続されている。なお、絶縁
膜２８は、シリコン酸化膜（ＳｉＯ2）やシリコン窒化
膜（ＳｉＮ）が好適である。
【００２０】半導体チップの積層体３０は、半導体チッ
プ３２Ａ、３２Ｂ、３２Ｃを積層して一体にしたもので
ある。また、半導体チップ３２Ａ、３２Ｂ、３２Ｃは、
電源チップ、ロジックチップおよびＤＲＡＭであり、そ
れぞれシリコンをその材質としている。さらに、半導体
チップ３２Ａ、３２Ｂ、３２Ｃは、その側面側に図示し
ない電極パッドに接続された端子３４を形成している。
くわえて、半導体チップ３２Ａ、３２Ｂ、３２Ｃの端子
は、隣接する半導体チップの端子、あるいは、配線ブロ
ックの積層体１０に形成された配線２０Ａ、２０Ｂ、２
０Ｃまたはバンプ２４にそれぞれ接続されており、半導
体装置１００を構成する半導体チップ全体で１つの回路
系を構成するようになされている。
プ３２Ａ、３２Ｂ、３２Ｃを積層して一体にしたもので
ある。また、半導体チップ３２Ａ、３２Ｂ、３２Ｃは、
電源チップ、ロジックチップおよびＤＲＡＭであり、そ
れぞれシリコンをその材質としている。さらに、半導体
チップ３２Ａ、３２Ｂ、３２Ｃは、その側面側に図示し
ない電極パッドに接続された端子３４を形成している。
くわえて、半導体チップ３２Ａ、３２Ｂ、３２Ｃの端子
は、隣接する半導体チップの端子、あるいは、配線ブロ
ックの積層体１０に形成された配線２０Ａ、２０Ｂ、２
０Ｃまたはバンプ２４にそれぞれ接続されており、半導
体装置１００を構成する半導体チップ全体で１つの回路
系を構成するようになされている。
【００２１】以上の構成によれば、半導体装置１００
は、異なる種類の半導体チップを積層させて一体に設
け、さらに、半導体チップ同士を直接または配線ブロッ
クの積層体１０を介して接続しているので、多数の半導
体チップを相互接続するのに、ワイヤ等で複雑な配線を
設ける必要がなく、また積層された半導体チップを一体
としているので、さほどの実装面積を必要としない。ま
た、半導体装置１００全体で１つの回路系を形成してい
るので、半導体装置１００と外部装置との接続に必要な
端子数が少なくてすむ。よって、半導体装置１００だけ
で、例えばパソコンや携帯電話などの電子機器に必要な
機能の相当程度を担えるものとなる。また、半導体チッ
プ３２Ａ、３２Ｂ、３２Ｃと、配線ブロック１２Ａ、１
２Ｂ、１２Ｃとがシリコン基板を用いて形成されたもの
であるので、熱膨張係数が等しくなる。したがって、熱
ストレスが加わっても、熱膨張係数の差によってこれら
の接着面を剥離させるような力が働くことがない。くわ
えて、半導体チップ３２Ａ、３２Ｂ、３２Ｃの間に樹脂
を設けているので、これらの間に短絡が発生しない。
は、異なる種類の半導体チップを積層させて一体に設
け、さらに、半導体チップ同士を直接または配線ブロッ
クの積層体１０を介して接続しているので、多数の半導
体チップを相互接続するのに、ワイヤ等で複雑な配線を
設ける必要がなく、また積層された半導体チップを一体
としているので、さほどの実装面積を必要としない。ま
た、半導体装置１００全体で１つの回路系を形成してい
るので、半導体装置１００と外部装置との接続に必要な
端子数が少なくてすむ。よって、半導体装置１００だけ
で、例えばパソコンや携帯電話などの電子機器に必要な
機能の相当程度を担えるものとなる。また、半導体チッ
プ３２Ａ、３２Ｂ、３２Ｃと、配線ブロック１２Ａ、１
２Ｂ、１２Ｃとがシリコン基板を用いて形成されたもの
であるので、熱膨張係数が等しくなる。したがって、熱
ストレスが加わっても、熱膨張係数の差によってこれら
の接着面を剥離させるような力が働くことがない。くわ
えて、半導体チップ３２Ａ、３２Ｂ、３２Ｃの間に樹脂
を設けているので、これらの間に短絡が発生しない。
【００２２】なお、半導体チップおよび配線ブロックの
積層数は３個に限られるものでなく、図１の構成におい
て積層することが可能であれば何個であっても良い。ま
た、図１においては、９個の積層体を並設するものとし
たが、積層体の個数はこれに限られるものではない。ま
た、半導体装置１００全体の形状を、略直方体としたが
これに限られるものではなく、相互の電気的な接続が可
能であれば、Ｌ字型、コ字型など必要に応じて適宜配置
しても良い。また、１つの半導体装置に設けられる配線
ブロックの積層体の数は、必要に応じて２個以上にして
も良い。
積層数は３個に限られるものでなく、図１の構成におい
て積層することが可能であれば何個であっても良い。ま
た、図１においては、９個の積層体を並設するものとし
たが、積層体の個数はこれに限られるものではない。ま
た、半導体装置１００全体の形状を、略直方体としたが
これに限られるものではなく、相互の電気的な接続が可
能であれば、Ｌ字型、コ字型など必要に応じて適宜配置
しても良い。また、１つの半導体装置に設けられる配線
ブロックの積層体の数は、必要に応じて２個以上にして
も良い。
【００２３】さらに、配線ブロックの積層体１０と半導
体チップの積層体３０、および半導体チップの積層体３
０同士の接着は、異方性導電接着剤に代えて導電性のな
い接着剤を用いても良い。この場合、端子と配線、ある
いは端子同士などの電気的接続の確実性が、異方性導電
接着剤を用いた場合よりもやや劣るが、コスト的に有利
になる。また、異方性導電接着剤を設ける代わりに、配
線１２Ａ、１２Ｂ、１２Ｃ上にのみハンダ、ロウ材、異
方性導電接着剤などの導電性部材を配置し、その他の部
分には導電性のない樹脂を設けるようにしても良い。さ
らに、半導体チップ３２Ａ、３２Ｂ、３２Ｃに設けられ
る端子３４は、半導体チップ３２Ａ、３２Ｂ、３２Ｃの
電極パッド上に、ハンダボールなどのハンダを設けるこ
とにより好ましく形成でき、さらに導電ペーストや導電
ゴムを用いても良い。また、端子３４上にワイヤーボー
ルバンプなどのバンプを形成しても良い。他に、メッ
キ、印刷、ハンダボール搭載などの方法によっても良
い。
体チップの積層体３０、および半導体チップの積層体３
０同士の接着は、異方性導電接着剤に代えて導電性のな
い接着剤を用いても良い。この場合、端子と配線、ある
いは端子同士などの電気的接続の確実性が、異方性導電
接着剤を用いた場合よりもやや劣るが、コスト的に有利
になる。また、異方性導電接着剤を設ける代わりに、配
線１２Ａ、１２Ｂ、１２Ｃ上にのみハンダ、ロウ材、異
方性導電接着剤などの導電性部材を配置し、その他の部
分には導電性のない樹脂を設けるようにしても良い。さ
らに、半導体チップ３２Ａ、３２Ｂ、３２Ｃに設けられ
る端子３４は、半導体チップ３２Ａ、３２Ｂ、３２Ｃの
電極パッド上に、ハンダボールなどのハンダを設けるこ
とにより好ましく形成でき、さらに導電ペーストや導電
ゴムを用いても良い。また、端子３４上にワイヤーボー
ルバンプなどのバンプを形成しても良い。他に、メッ
キ、印刷、ハンダボール搭載などの方法によっても良
い。
【００２４】また、半導体チップ３２Ａ、３２Ｂ、３２
Ｃは、他の機能を持つものを積層しても良い。また、半
導体チップ３２Ａ、３２Ｂ、３２Ｃの間に放熱板を挟み
込んで積層する構成にしても良い。また、半導体チップ
の積層体３０は、個別の半導体チップを貼り合わせて形
成しても良いし、半導体チップ３２Ａ、３２Ｂ、３２Ｃ
をそれぞれ形成した３種類のシリコンウェハを貼り合わ
せた上でダイシングすることにより、半導体チップ３２
Ａ、３２Ｂ、３２Ｃを一体としたものであっても良い。
さらに、図１においては、半導体チップ３２Ａ、３２
Ｂ、３２Ｃは、その能動素子形成面の相対向する２辺の
みに電極パッドを設けているものとしたが、４辺すべて
にあるいは１または３辺に電極パッドを設けているもの
であっても良い。
Ｃは、他の機能を持つものを積層しても良い。また、半
導体チップ３２Ａ、３２Ｂ、３２Ｃの間に放熱板を挟み
込んで積層する構成にしても良い。また、半導体チップ
の積層体３０は、個別の半導体チップを貼り合わせて形
成しても良いし、半導体チップ３２Ａ、３２Ｂ、３２Ｃ
をそれぞれ形成した３種類のシリコンウェハを貼り合わ
せた上でダイシングすることにより、半導体チップ３２
Ａ、３２Ｂ、３２Ｃを一体としたものであっても良い。
さらに、図１においては、半導体チップ３２Ａ、３２
Ｂ、３２Ｃは、その能動素子形成面の相対向する２辺の
みに電極パッドを設けているものとしたが、４辺すべて
にあるいは１または３辺に電極パッドを設けているもの
であっても良い。
【００２５】また、配線ブロックの積層体１０の配線２
０Ａ、２０Ｂ、２０Ｃは、トランスファーモールドで形
成することが好ましい。この方法を採用した場合、配線
ブロックの積層体１０の複数の面に跨っているものが容
易に形成できる。さらに、メッキにより形成しても良い
し、印刷による転写、インクジェットによる吹き付け
や、ＭＩＤ（Mold Interconnect Device）またはＭＩＭ
（Metal Injection Molding）により形成しても良い。
また、配線２０Ａ、２０Ｂ、２０Ｃの半導体チップの端
子を接続する部位にワイヤーボールバンプなどのバンプ
を形成しても良い。他に、メッキ、印刷、ハンダボール
搭載などの方法によっても良い。
０Ａ、２０Ｂ、２０Ｃは、トランスファーモールドで形
成することが好ましい。この方法を採用した場合、配線
ブロックの積層体１０の複数の面に跨っているものが容
易に形成できる。さらに、メッキにより形成しても良い
し、印刷による転写、インクジェットによる吹き付け
や、ＭＩＤ（Mold Interconnect Device）またはＭＩＭ
（Metal Injection Molding）により形成しても良い。
また、配線２０Ａ、２０Ｂ、２０Ｃの半導体チップの端
子を接続する部位にワイヤーボールバンプなどのバンプ
を形成しても良い。他に、メッキ、印刷、ハンダボール
搭載などの方法によっても良い。
【００２６】さらに、図４（２）に示すように、配線ブ
ロック１２Ａ、１２Ｂ、１２Ｃに、上下に貫通したスル
ーホールを形成し、これに導電材を充填してコンタクト
２６を形成しても良い。なお、充填する導電材は、銅
（Ｃｕ）、金（Ａｕ）、ハンダなどの金属や金属ペース
ト（導電ペースト）などが好ましい。また、配線ブロッ
ク１２Ａ、１２Ｂ、１２Ｃに形成される配線２０Ａ、２
０Ｂ、２０Ｃ、バンプ２４、コンタクト２６を適宜接続
しても良い。これらを接続することにより、配線ブロッ
クの配線の自由度が高まるので、例えば配線ブロックの
積層体１０の周囲に設けられる半導体チップの電極の高
さにバラツキがあるような場合でも、それらの半導体チ
ップ同士を電気的に接続することが容易になる。
ロック１２Ａ、１２Ｂ、１２Ｃに、上下に貫通したスル
ーホールを形成し、これに導電材を充填してコンタクト
２６を形成しても良い。なお、充填する導電材は、銅
（Ｃｕ）、金（Ａｕ）、ハンダなどの金属や金属ペース
ト（導電ペースト）などが好ましい。また、配線ブロッ
ク１２Ａ、１２Ｂ、１２Ｃに形成される配線２０Ａ、２
０Ｂ、２０Ｃ、バンプ２４、コンタクト２６を適宜接続
しても良い。これらを接続することにより、配線ブロッ
クの配線の自由度が高まるので、例えば配線ブロックの
積層体１０の周囲に設けられる半導体チップの電極の高
さにバラツキがあるような場合でも、それらの半導体チ
ップ同士を電気的に接続することが容易になる。
【００２７】また、半導体装置１００の構成上、半導体
チップ３２Ａ、３２Ｂ、３２Ｃと、配線ブロック１２
Ａ、１２Ｂ、１２Ｃとの熱膨張係数に差が存在しても良
い場合は、配線ブロック１２Ａ、１２Ｂ、１２Ｃをガラ
スなどの無機系材料やポリイミドなどの有機系材料で形
成しても良い。また、配線ブロックの積層体１０を一体
のものとして形成しても良い。さらに、配線ブロック１
２Ａ、１２Ｂ、１２Ｃの間に樹脂などからなる絶縁膜を
介在させて配線ブロックの積層体１０を形成しても良
い。
チップ３２Ａ、３２Ｂ、３２Ｃと、配線ブロック１２
Ａ、１２Ｂ、１２Ｃとの熱膨張係数に差が存在しても良
い場合は、配線ブロック１２Ａ、１２Ｂ、１２Ｃをガラ
スなどの無機系材料やポリイミドなどの有機系材料で形
成しても良い。また、配線ブロックの積層体１０を一体
のものとして形成しても良い。さらに、配線ブロック１
２Ａ、１２Ｂ、１２Ｃの間に樹脂などからなる絶縁膜を
介在させて配線ブロックの積層体１０を形成しても良
い。
【００２８】また、配線ブロックの積層体１０について
は、上述の構成のほかに、以下に述べるようなものにし
ても良い。図２は、本発明の実施の形態に係る半導体装
置にダミーブロックを設けた状態を示す斜視図である。
すなわち、図２に示すように、配線ブロックの積層体１
０にダミーブロック２７を一体に設けている。また、ダ
ミーブロック２７は、２個の半導体チップ３２の間に介
在するように設けられている。なお、ダミーブロック２
７と配線ブロック１２Ａ、１２Ｂ、１２Ｃとは同じ材質
できている。このように、ダミーブロック２７を設ける
ことにより、例えば、各半導体チップの積層体の積層数
にバラツキがある際に、それらの高さの違いを解消する
ことができるので、高さの違いによる配線の困難性を解
消できる。
は、上述の構成のほかに、以下に述べるようなものにし
ても良い。図２は、本発明の実施の形態に係る半導体装
置にダミーブロックを設けた状態を示す斜視図である。
すなわち、図２に示すように、配線ブロックの積層体１
０にダミーブロック２７を一体に設けている。また、ダ
ミーブロック２７は、２個の半導体チップ３２の間に介
在するように設けられている。なお、ダミーブロック２
７と配線ブロック１２Ａ、１２Ｂ、１２Ｃとは同じ材質
できている。このように、ダミーブロック２７を設ける
ことにより、例えば、各半導体チップの積層体の積層数
にバラツキがある際に、それらの高さの違いを解消する
ことができるので、高さの違いによる配線の困難性を解
消できる。
【００２９】また、ダミーブロック２７を図３に示すよ
うに用いても良い。図３は、大きさの異なる半導体チッ
プを積層した状態を示す側面図である。すなわち、積層
される半導体チップ３２Ａ、３２Ｂ、３２Ｃの大きさが
異なる場合、大きさの相違によりできる空間を埋めるよ
うに、ダミーブロック２７を設けるものである。このよ
うなダミーブロックを設けることにより、上層の半導体
チップよりも下層の半導体チップが小さい場合に、間隙
を補完することができる。なお、ダミーブロック２７
は、配線ブロックの積層体１０と別体に設けても良い。
うに用いても良い。図３は、大きさの異なる半導体チッ
プを積層した状態を示す側面図である。すなわち、積層
される半導体チップ３２Ａ、３２Ｂ、３２Ｃの大きさが
異なる場合、大きさの相違によりできる空間を埋めるよ
うに、ダミーブロック２７を設けるものである。このよ
うなダミーブロックを設けることにより、上層の半導体
チップよりも下層の半導体チップが小さい場合に、間隙
を補完することができる。なお、ダミーブロック２７
は、配線ブロックの積層体１０と別体に設けても良い。
【００３０】さらに、配線ブロックの積層体１０を図５
に示すように設けても良い。図５は、配線ブロックを基
板に一体に設けた状態を示す側面図である。すなわち、
図５に示すように、予め配線ブロックの積層体１０を基
板４０に貼りつけして設けたものである。配線ブロック
の積層体１０をこのような構成にすれば、配線ブロック
の積層体１０の周囲に半導体チップの積層体を貼りつけ
する際、配線ブロックの積層体１０が半導体チップの積
層体の基板への貼り付け位置を設定する役割を果たすの
で、半導体の積層体のアライメント工程が簡便なものに
なる。なお、基板４０は、半導体チップの積層体および
配線ブロックの積層体１０と熱膨張係数を等しくするた
め、シリコンにより形成することが好ましい。なお、予
め貼り付けられる配線ブロックの積層体１０は２個以上
であっても良い。
に示すように設けても良い。図５は、配線ブロックを基
板に一体に設けた状態を示す側面図である。すなわち、
図５に示すように、予め配線ブロックの積層体１０を基
板４０に貼りつけして設けたものである。配線ブロック
の積層体１０をこのような構成にすれば、配線ブロック
の積層体１０の周囲に半導体チップの積層体を貼りつけ
する際、配線ブロックの積層体１０が半導体チップの積
層体の基板への貼り付け位置を設定する役割を果たすの
で、半導体の積層体のアライメント工程が簡便なものに
なる。なお、基板４０は、半導体チップの積層体および
配線ブロックの積層体１０と熱膨張係数を等しくするた
め、シリコンにより形成することが好ましい。なお、予
め貼り付けられる配線ブロックの積層体１０は２個以上
であっても良い。
【００３１】以上のように、本発明の実施の形態におい
ては、配線ブロックの積層体を設けることにより、半導
体装置のシステム化が可能であり、半導体装置、特にマ
ルチチップパッケージにおける外部接続のための電極パ
ッドや端子数を減らすことができ、当該半導体装置を電
子機器に搭載することが容易になる。
ては、配線ブロックの積層体を設けることにより、半導
体装置のシステム化が可能であり、半導体装置、特にマ
ルチチップパッケージにおける外部接続のための電極パ
ッドや端子数を減らすことができ、当該半導体装置を電
子機器に搭載することが容易になる。
【００３２】
【発明の効果】以上に説明したように、本発明によれ
ば、半導体チップを複数層積層して積層体とし、前記積
層体を複数個並設してなる半導体装置において、前記半
導体チップの間に介在するとともに、前記半導体チップ
同士を電気的に接続する配線ブロックを設けてなる構成
としているため、半導体チップを積層した半導体装置の
形成が容易になる。
ば、半導体チップを複数層積層して積層体とし、前記積
層体を複数個並設してなる半導体装置において、前記半
導体チップの間に介在するとともに、前記半導体チップ
同士を電気的に接続する配線ブロックを設けてなる構成
としているため、半導体チップを積層した半導体装置の
形成が容易になる。
【図１】本発明の実施の形態に係る半導体装置の斜視図
である。
である。
【図２】本発明の実施の形態に係る半導体装置にダミー
ブロックを設けた状態を示す斜視図である。
ブロックを設けた状態を示す斜視図である。
【図３】大きさの異なる半導体チップを積層した状態を
示す側面図である。
示す側面図である。
【図４】配線ブロックの配線の状態を示す説明図であ
り、（１）は金属配線層の端部を配線ブロックの側面に
露出させた状態を示す断面図であり、（２）は、配線ブ
ロックにスルーホールを形成した状態を示す断面図であ
る。
り、（１）は金属配線層の端部を配線ブロックの側面に
露出させた状態を示す断面図であり、（２）は、配線ブ
ロックにスルーホールを形成した状態を示す断面図であ
る。
【図５】配線ブロックを基板に一体に設けた状態を示す
側面図である。
側面図である。
１０ 配線ブロックの積層体 １２ 配線ブロック １２Ａ 配線ブロック １２Ｂ 配線ブロック １２Ｃ 配線ブロック １４ 側面 １４Ａ 側面 １４Ｂ 側面 １４Ｃ 側面 １６ 上面 １８ 下面 ２０Ａ 配線 ２０Ｂ 配線 ２０Ｃ 配線 ２２ 金属配線層 ２４ バンプ ２６ コンタクト ２７ ダミーブロック ２８ 絶縁膜 ２９ シリコン基板 ３０ 半導体チップの積層体 ３２ 半導体チップ ３２Ａ 半導体チップ ３２Ｂ 半導体チップ ３２Ｃ 半導体チップ ３４ 端子 ４０ 基板 １００ 半導体装置
Claims (5)
- 【請求項１】 半導体チップを複数層積層して積層体と
し、前記積層体を複数個並設してなる半導体装置におい
て、 前記半導体チップの間に介在するとともに、前記半導体
チップ同士を電気的に接続する配線ブロックを設けてな
ることを特徴とする基板。 - 【請求項２】 前記配線ブロックを半導体により形成し
てなることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記配線ブロックを前記積層体の前記半
導体チップと同数積層し、前記積層体の間に介在させて
なることを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記配線ブロックは、少なくとも１つの
側面に金属配線層が露出して形成されてなることを特徴
とする請求項１ないし請求項３のいずれかに記載の半導
体装置。 - 【請求項５】 前記配線ブロックは、少なくても２つの
面に跨る表面配線が形成されてなることを特徴とする請
求項１ないし請求項４のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34093599A JP2001156248A (ja) | 1999-11-30 | 1999-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34093599A JP2001156248A (ja) | 1999-11-30 | 1999-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001156248A true JP2001156248A (ja) | 2001-06-08 |
Family
ID=18341661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34093599A Withdrawn JP2001156248A (ja) | 1999-11-30 | 1999-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001156248A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003332549A (ja) * | 2002-05-17 | 2003-11-21 | Fuji Photo Film Co Ltd | 実装構造および撮像装置 |
| JP2006286302A (ja) * | 2005-03-31 | 2006-10-19 | Ulvac Japan Ltd | 電圧発生ユニット、電圧発生装置及びこれを備えた荷電粒子加速器 |
| JP2008227348A (ja) * | 2007-03-15 | 2008-09-25 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| WO2020157877A1 (ja) * | 2019-01-30 | 2020-08-06 | ウルトラメモリ株式会社 | 半導体モジュール、半導体部材、及びその製造方法 |
| WO2023084737A1 (ja) * | 2021-11-12 | 2023-05-19 | ウルトラメモリ株式会社 | モジュール及びその製造方法 |
-
1999
- 1999-11-30 JP JP34093599A patent/JP2001156248A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003332549A (ja) * | 2002-05-17 | 2003-11-21 | Fuji Photo Film Co Ltd | 実装構造および撮像装置 |
| JP2006286302A (ja) * | 2005-03-31 | 2006-10-19 | Ulvac Japan Ltd | 電圧発生ユニット、電圧発生装置及びこれを備えた荷電粒子加速器 |
| JP2008227348A (ja) * | 2007-03-15 | 2008-09-25 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US8373278B2 (en) | 2007-03-15 | 2013-02-12 | Sanyo Semiconductor Co., Ltd. | Semiconductor device having stacked dice disposed on base substrate |
| WO2020157877A1 (ja) * | 2019-01-30 | 2020-08-06 | ウルトラメモリ株式会社 | 半導体モジュール、半導体部材、及びその製造方法 |
| CN113474887A (zh) * | 2019-01-30 | 2021-10-01 | 超极存储器股份有限公司 | 半导体模块、半导体部件及其制造方法 |
| JPWO2020157877A1 (ja) * | 2019-01-30 | 2021-12-02 | ウルトラメモリ株式会社 | 半導体モジュール、半導体部材、及びその製造方法 |
| JP7210051B2 (ja) | 2019-01-30 | 2023-01-23 | ウルトラメモリ株式会社 | 半導体モジュール、半導体部材、及びその製造方法 |
| US11881248B2 (en) | 2019-01-30 | 2024-01-23 | Ultramemory Inc. | Three-dimensional semiconductor module including system in a package (SIP) with improved heat dissipation efficiency |
| WO2023084737A1 (ja) * | 2021-11-12 | 2023-05-19 | ウルトラメモリ株式会社 | モジュール及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050104 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060221 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060308 |