JP2001135780A - 半導体装置及びその製造方法、コンピュータ、回路基板、電子機器 - Google Patents
半導体装置及びその製造方法、コンピュータ、回路基板、電子機器Info
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- H01L2924/01079—Gold [Au]
Abstract
(57)【要約】
【課題】 実装体積や重量のコンパクト化を図り半導体
チップサイズにて積層配置を行わせることができる半導
体装置及びその製造方法を提供する。 【解決手段】 半導体チップを複数層積層させてなり、
下位に配置した半導体チップの電極部に、上位の半導体
チップの貫通孔を対向させ、下位の半導体チップの電極
部に接続して前記貫通孔を貫通して上面より臨ませる縦
方向の導電部材を設け、当該縦方向の導電部材と上位の
半導体チップの電極部とを接続する横方向の導電部材を
設けて、上位と下位の半導体チップを電気的に接続し
た。
チップサイズにて積層配置を行わせることができる半導
体装置及びその製造方法を提供する。 【解決手段】 半導体チップを複数層積層させてなり、
下位に配置した半導体チップの電極部に、上位の半導体
チップの貫通孔を対向させ、下位の半導体チップの電極
部に接続して前記貫通孔を貫通して上面より臨ませる縦
方向の導電部材を設け、当該縦方向の導電部材と上位の
半導体チップの電極部とを接続する横方向の導電部材を
設けて、上位と下位の半導体チップを電気的に接続し
た。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法、コンピュータ、回路基板、電子機器に関し、
特に複数の半導体チップをチップサイズで積層するのに
好適なものに関する。
製造方法、コンピュータ、回路基板、電子機器に関し、
特に複数の半導体チップをチップサイズで積層するのに
好適なものに関する。
【０００２】
【従来の技術】近年、半導体業界においては、半導体装
置の小型化、軽量化を目的として、複数の半導体チップ
を１つのパッケージ内に実装するものが開発されてき
た。このような半導体装置は、マルチチップパッケージ
（ＭＣＰ）、またはマルチチップモジュール（ＭＣＭ）
と呼ばれてきた。以下、このような従来における半導体
装置の具体的な例を図９、図１０を用いて説明する。
置の小型化、軽量化を目的として、複数の半導体チップ
を１つのパッケージ内に実装するものが開発されてき
た。このような半導体装置は、マルチチップパッケージ
（ＭＣＰ）、またはマルチチップモジュール（ＭＣＭ）
と呼ばれてきた。以下、このような従来における半導体
装置の具体的な例を図９、図１０を用いて説明する。
【０００３】図９に示す半導体装置１は、複数の半導体
チップ２ａ、２ｂを積層配置した構成となっている。前
記半導体装置１においては、最下層の半導体チップ２ａ
をリジッド基板５上に配置し、最下層の半導体チップ２
ａの上にサイズの小さい半導体チップ２ｂ、２ｃを順次
積層配置している。そして、それぞれの半導体チップ２
（２ａ〜２ｃ）の露出表面上には電極部３（３ａ〜３
ｃ）が設けてある。それぞれの電極部３（３ａ〜３ｃ）
がワイヤ４（４ａ〜４ｃ）にて電気的に接続され、これ
により各々の半導体チップ２（２ａ〜２ｃ）間の電気的
導通がなされている。また、リジッド基板５は図示しな
い外部基板に接続される電気リード部６に連結され、こ
れにより半導体装置１の電気的導通がなされた構成とな
っている。なお、それぞれの半導体チップ２は、成形樹
脂７により封止されている。
チップ２ａ、２ｂを積層配置した構成となっている。前
記半導体装置１においては、最下層の半導体チップ２ａ
をリジッド基板５上に配置し、最下層の半導体チップ２
ａの上にサイズの小さい半導体チップ２ｂ、２ｃを順次
積層配置している。そして、それぞれの半導体チップ２
（２ａ〜２ｃ）の露出表面上には電極部３（３ａ〜３
ｃ）が設けてある。それぞれの電極部３（３ａ〜３ｃ）
がワイヤ４（４ａ〜４ｃ）にて電気的に接続され、これ
により各々の半導体チップ２（２ａ〜２ｃ）間の電気的
導通がなされている。また、リジッド基板５は図示しな
い外部基板に接続される電気リード部６に連結され、こ
れにより半導体装置１の電気的導通がなされた構成とな
っている。なお、それぞれの半導体チップ２は、成形樹
脂７により封止されている。
【０００４】また図１０に示す半導体装置１０は、複数
の半導体チップ１２（１２ａ〜１２ｃ）を積層配置した
構成となっている。各々の半導体チップ１２は、半導体
チップ１２間の間隔保持をするためのインターポーザ１
３（１３ａ〜１３ｃ）と呼ばれるリジッド基板上にそれ
ぞれ配置されている。前記インターポーザ１３の表面端
部において導電バンプ１４（１４ａ〜１４ｃ）が設けて
あり、積層したインターポーザ１３を貫通した構成とな
っている。それぞれの半導体チップ１２は導電バンプ１
４とは配線１５（１５ａ〜１５ｃ）により接続され、こ
れにより半導体装置１０の電気的導通がなされた構成と
なっている。
の半導体チップ１２（１２ａ〜１２ｃ）を積層配置した
構成となっている。各々の半導体チップ１２は、半導体
チップ１２間の間隔保持をするためのインターポーザ１
３（１３ａ〜１３ｃ）と呼ばれるリジッド基板上にそれ
ぞれ配置されている。前記インターポーザ１３の表面端
部において導電バンプ１４（１４ａ〜１４ｃ）が設けて
あり、積層したインターポーザ１３を貫通した構成とな
っている。それぞれの半導体チップ１２は導電バンプ１
４とは配線１５（１５ａ〜１５ｃ）により接続され、こ
れにより半導体装置１０の電気的導通がなされた構成と
なっている。
【０００５】
【発明が解決しようとする課題】しかし、従来の半導体
装置においては、以下のような問題があった。
装置においては、以下のような問題があった。
【０００６】まず、図９に示した前記半導体装置１にお
いては、それぞれの半導体チップ２の電気的導通をとる
ための電極部３を、半導体チップ２の露出表面上に設け
る必要があった。このため、上位に配置する半導体チッ
プのサイズを下位の半導体チップのサイズに比して小さ
くしなければならなかった。従って、このような条件を
満たさない半導体チップを積層配置する場合には不適で
あり、用途が大幅に制限されるという問題があった。
いては、それぞれの半導体チップ２の電気的導通をとる
ための電極部３を、半導体チップ２の露出表面上に設け
る必要があった。このため、上位に配置する半導体チッ
プのサイズを下位の半導体チップのサイズに比して小さ
くしなければならなかった。従って、このような条件を
満たさない半導体チップを積層配置する場合には不適で
あり、用途が大幅に制限されるという問題があった。
【０００７】また、図１０に示した前記半導体装置１０
においては、各々の半導体チップ１２をインターポーザ
１３上に配置していた。このため、半導体装置１０の実
装領域（実装面積や実装高さ）がインターポーザ１３分
だけ大きくなってしまい、実装領域を低減させる観点か
ら改善が求められていた。さらに、前記半導体装置１０
においては、それぞれの半導体チップ１２の電気的導通
を図る導電バンプが、それぞれのインターポーザ１３に
おいて同一箇所に設けている。このため、半導体チップ
１２の電極部が同一の位置にある場合にはよいが、半導
体チップ１２の電極部がそれぞれ異なる位置にある場合
には、電極部から導電バンプ１４までを接続する配線１
５の長さが極端に長くなってしまうことがあり、このた
めそれぞれの半導体チップが異なる位置に電極部を有す
る場合にも、好ましく積層配置できるものが求められて
いた。
においては、各々の半導体チップ１２をインターポーザ
１３上に配置していた。このため、半導体装置１０の実
装領域（実装面積や実装高さ）がインターポーザ１３分
だけ大きくなってしまい、実装領域を低減させる観点か
ら改善が求められていた。さらに、前記半導体装置１０
においては、それぞれの半導体チップ１２の電気的導通
を図る導電バンプが、それぞれのインターポーザ１３に
おいて同一箇所に設けている。このため、半導体チップ
１２の電極部が同一の位置にある場合にはよいが、半導
体チップ１２の電極部がそれぞれ異なる位置にある場合
には、電極部から導電バンプ１４までを接続する配線１
５の長さが極端に長くなってしまうことがあり、このた
めそれぞれの半導体チップが異なる位置に電極部を有す
る場合にも、好ましく積層配置できるものが求められて
いた。
【０００８】そこで、本発明は、前記従来技術の欠点を
解消するためになされたもので、半導体チップのサイズ
に制約されずに積層配置をすることができ、また積層配
置間隔を半導体チップサイズで行わせることを可能とし
て、実装領域（実装面積や実装高さ）のコンパクト化を
図ることができ、また異なる位置に電極部を有する半導
体チップを積層配置する場合にも、好ましく用いること
ができる半導体装置及びその製造方法、コンピュータ、
回路基板ならびに電子機器を提供することを目的として
いる。
解消するためになされたもので、半導体チップのサイズ
に制約されずに積層配置をすることができ、また積層配
置間隔を半導体チップサイズで行わせることを可能とし
て、実装領域（実装面積や実装高さ）のコンパクト化を
図ることができ、また異なる位置に電極部を有する半導
体チップを積層配置する場合にも、好ましく用いること
ができる半導体装置及びその製造方法、コンピュータ、
回路基板ならびに電子機器を提供することを目的として
いる。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体装置は、複数の半導体チップを
積層配置してなり、下位に配置した半導体チップの電極
部に、上位の半導体チップの貫通孔を対向させ、下位の
半導体チップの電極部に接続して前記貫通孔を貫通して
上面より臨ませる縦方向の導電部材を設け、当該縦方向
の導電部材と上位の半導体チップの電極部とを接続する
横方向の導電部材を設けて、上位と下位の半導体チップ
を電気的に接続した構成とした。
に、本発明に係る半導体装置は、複数の半導体チップを
積層配置してなり、下位に配置した半導体チップの電極
部に、上位の半導体チップの貫通孔を対向させ、下位の
半導体チップの電極部に接続して前記貫通孔を貫通して
上面より臨ませる縦方向の導電部材を設け、当該縦方向
の導電部材と上位の半導体チップの電極部とを接続する
横方向の導電部材を設けて、上位と下位の半導体チップ
を電気的に接続した構成とした。
【００１０】上記構成においては、上位の半導体チップ
の貫通孔を、下位の半導体チップの電極部に対向する面
に形成し、当該貫通孔を介して電気的に接続するもので
ある。このため、それぞれ異なるパターンを有する半導
体チップの電気的導通をとる場合にも好ましく用いるこ
とができる。また、半導体チップの貫通孔を介して電気
的導通をとっているため、半導体チップの電極部を外部
に露出させる必要がない。このため、半導体チップのサ
イズにかかわらず、積層配置を行うことができる。ま
た、貫通孔の側壁に絶縁膜を有しているため、半導体チ
ップ間におけるリーク電流を防止することができる。こ
のため、インターポーザなどにより間隔保持を行う必要
がなく、半導体チップを半導体チップのサイズ間隔で積
層配置することができる。従って、半導体装置の実装領
域（実装面積や実装高さ）を低減させることができる。
の貫通孔を、下位の半導体チップの電極部に対向する面
に形成し、当該貫通孔を介して電気的に接続するもので
ある。このため、それぞれ異なるパターンを有する半導
体チップの電気的導通をとる場合にも好ましく用いるこ
とができる。また、半導体チップの貫通孔を介して電気
的導通をとっているため、半導体チップの電極部を外部
に露出させる必要がない。このため、半導体チップのサ
イズにかかわらず、積層配置を行うことができる。ま
た、貫通孔の側壁に絶縁膜を有しているため、半導体チ
ップ間におけるリーク電流を防止することができる。こ
のため、インターポーザなどにより間隔保持を行う必要
がなく、半導体チップを半導体チップのサイズ間隔で積
層配置することができる。従って、半導体装置の実装領
域（実装面積や実装高さ）を低減させることができる。
【００１１】また、前記縦方向の導電部材をバンプにて
形成するとともに、前記横方向の導電部材を金属メッキ
にて形成することができる。これにより、従来における
バンプ形成技術を使用できるため、高精度で歩留まりの
よい半導体装置を製造することができる。
形成するとともに、前記横方向の導電部材を金属メッキ
にて形成することができる。これにより、従来における
バンプ形成技術を使用できるため、高精度で歩留まりの
よい半導体装置を製造することができる。
【００１２】また、前記縦方向の導電部材の先端部に異
方性導電接着材料を有し、当該異方性導電接着材料にて
横方向の導電部材と接着した構成とすることができる。
異方性導電接着材料としては、シート状のもの（ＡＣ
Ｆ）でもペースト状のもの（ＡＣＰ）でもよい。これに
より、接着材料中に含まれた導電粒子を介して導電部材
どうしの導通を確実に確保することができる。なお、導
電部材どうしを接着するにおいては、表面をハロゲン化
して接着する固体接合を用いてもよい。
方性導電接着材料を有し、当該異方性導電接着材料にて
横方向の導電部材と接着した構成とすることができる。
異方性導電接着材料としては、シート状のもの（ＡＣ
Ｆ）でもペースト状のもの（ＡＣＰ）でもよい。これに
より、接着材料中に含まれた導電粒子を介して導電部材
どうしの導通を確実に確保することができる。なお、導
電部材どうしを接着するにおいては、表面をハロゲン化
して接着する固体接合を用いてもよい。
【００１３】本発明における半導体装置の製造方法にお
いては、複数の半導体チップを積層配置して、下位の半
導体チップにおける電極部に対向する位置に、上位の半
導体チップに貫通孔を設け、下位の半導体チップにおけ
る前記電極部から前記貫通孔を貫通して上面を臨ませて
なる縦方向の導電部材を形成し、当該縦方向の導電部材
と上位の半導体チップにおける電極部とを横方向の導電
部材にて接続して、半導体装置を製造する構成とした。
これにより、異なるサイズの半導体チップを積層配置し
て、半導体装置を形成することができる。
いては、複数の半導体チップを積層配置して、下位の半
導体チップにおける電極部に対向する位置に、上位の半
導体チップに貫通孔を設け、下位の半導体チップにおけ
る前記電極部から前記貫通孔を貫通して上面を臨ませて
なる縦方向の導電部材を形成し、当該縦方向の導電部材
と上位の半導体チップにおける電極部とを横方向の導電
部材にて接続して、半導体装置を製造する構成とした。
これにより、異なるサイズの半導体チップを積層配置し
て、半導体装置を形成することができる。
【００１４】また、前記縦方向の導電部材をバンプにて
形成するとともに、前記横方向の導電部材をメッキにて
形成することができる。
形成するとともに、前記横方向の導電部材をメッキにて
形成することができる。
【００１５】また、半導体チップが複数層積層する際
に、各々の半導体チップにおける電極部、下位の半導体
チップにおける電極部に対向する位置に、上位の半導体
チップに貫通孔を設け、上位の半導体チップにおける電
極部から貫通孔の上面部とを接続する横方向の導電部材
を形成し、下位の半導体チップにおける前記電極部から
前記貫通孔を貫通して上面を臨ませてなる縦方向の導電
部材を形成し、当該縦方向の導電部材の上面部に異方性
導電接着材料を設けて、横方向の導電部材を縦方向の導
電部材に熱圧着させて、半導体装置を製造する構成とし
た。
に、各々の半導体チップにおける電極部、下位の半導体
チップにおける電極部に対向する位置に、上位の半導体
チップに貫通孔を設け、上位の半導体チップにおける電
極部から貫通孔の上面部とを接続する横方向の導電部材
を形成し、下位の半導体チップにおける前記電極部から
前記貫通孔を貫通して上面を臨ませてなる縦方向の導電
部材を形成し、当該縦方向の導電部材の上面部に異方性
導電接着材料を設けて、横方向の導電部材を縦方向の導
電部材に熱圧着させて、半導体装置を製造する構成とし
た。
【００１６】本発明におけるコンピュータは、本発明に
おける半導体装置を少なくとも一つ有するとともに、前
記複数層の半導体チップは、少なくとも１つのマイクロ
プロセッサと、少なくとも一つのスタティック・ランダ
ム・アクセス・メモリと、少なくとも一つのダイナミッ
ク・ランダム・アクセス・メモリと、を含んでなる構成
とした。上述したように、本発明の半導体装置自体が独
立したコンピュータとしての特性を有するので、必要と
する実装面積がベアチップに近いコンピュータを提供す
ることができる。
おける半導体装置を少なくとも一つ有するとともに、前
記複数層の半導体チップは、少なくとも１つのマイクロ
プロセッサと、少なくとも一つのスタティック・ランダ
ム・アクセス・メモリと、少なくとも一つのダイナミッ
ク・ランダム・アクセス・メモリと、を含んでなる構成
とした。上述したように、本発明の半導体装置自体が独
立したコンピュータとしての特性を有するので、必要と
する実装面積がベアチップに近いコンピュータを提供す
ることができる。
【００１７】本発明における回路基板は、本発明におけ
る半導体装置を実装した構成とした。上述したように、
本発明の半導体装置の実装面積がベアチップ相当なの
で、従来よりも小型化された回路基板を提供することが
できる。
る半導体装置を実装した構成とした。上述したように、
本発明の半導体装置の実装面積がベアチップ相当なの
で、従来よりも小型化された回路基板を提供することが
できる。
【００１８】本発明における電子機器は、本発明におけ
る回路基板を搭載した構成とした。これにより、従来よ
りも小型化された回路基板を利用することができ、電子
機器の小型化を図ることが容易となる。
る回路基板を搭載した構成とした。これにより、従来よ
りも小型化された回路基板を利用することができ、電子
機器の小型化を図ることが容易となる。
【００１９】
【発明の実施の形態】以下に本発明に係る半導体装置及
びその製造方法、コンピュータ、回路基板ならび電子機
器の好適な実施の形態について添付図面を参照しながら
詳細に説明する。
びその製造方法、コンピュータ、回路基板ならび電子機
器の好適な実施の形態について添付図面を参照しながら
詳細に説明する。
【００２０】図１は本発明の第１の実施形態における半
導体装置２０を示す説明図である。本実施形態における
半導体装置２０は、図１に示すように、半導体チップ２
２ａ〜２２ｄを積層配置してなっている。前記半導体チ
ップ２２の電極部２３、２４はそれぞれ異なる位置に設
けられている。本実施形態においては、下位の半導体チ
ップ２２の電極部２３と上位の半導体チップ２２の電極
部２４と順次接続してマルチチップモジュールとした場
合について説明する。なお、本実施形態においては半導
体チップ２２ａ〜２２ｄのサイズが等しい場合について
説明するが、これに限られるものではない。
導体装置２０を示す説明図である。本実施形態における
半導体装置２０は、図１に示すように、半導体チップ２
２ａ〜２２ｄを積層配置してなっている。前記半導体チ
ップ２２の電極部２３、２４はそれぞれ異なる位置に設
けられている。本実施形態においては、下位の半導体チ
ップ２２の電極部２３と上位の半導体チップ２２の電極
部２４と順次接続してマルチチップモジュールとした場
合について説明する。なお、本実施形態においては半導
体チップ２２ａ〜２２ｄのサイズが等しい場合について
説明するが、これに限られるものではない。
【００２１】本実施形態における半導体装置２０は、下
位の半導体チップ２２の電極部２３と、上位の半導体チ
ップ２２の電極部２４とを、上位の半導体チップ２２に
設けた貫通孔２６を介して接続している。まず、最も下
位の半導体チップ２２ａとその上位の半導体チップ２２
ｂとの導通箇所について説明する。本実施形態において
は、上位の半導体チップ２２ｂには貫通孔２６ｂを設け
てなり、当該貫通孔２６ｂの空間面は下位の半導体チッ
プ２２ａの電極部２３ａに対向している。本実施形態に
おいては、前記貫通孔２６ｂを上述した位置に設けるこ
とにより、半導体チップ２２に形成されたパターンが異
なる場合にも、導電経路を確保することができる。
位の半導体チップ２２の電極部２３と、上位の半導体チ
ップ２２の電極部２４とを、上位の半導体チップ２２に
設けた貫通孔２６を介して接続している。まず、最も下
位の半導体チップ２２ａとその上位の半導体チップ２２
ｂとの導通箇所について説明する。本実施形態において
は、上位の半導体チップ２２ｂには貫通孔２６ｂを設け
てなり、当該貫通孔２６ｂの空間面は下位の半導体チッ
プ２２ａの電極部２３ａに対向している。本実施形態に
おいては、前記貫通孔２６ｂを上述した位置に設けるこ
とにより、半導体チップ２２に形成されたパターンが異
なる場合にも、導電経路を確保することができる。
【００２２】本実施形態においては、上下に積層配置し
た半導体チップ２２ａ、２２ｂのそれぞれの電極部２３
ａ、２４ｂを、前記貫通孔２６ｂを介して導電部材によ
り接続している。本実施形態においては前記導電部材
を、前記貫通孔２６ｂを貫通して上面より臨ませる縦方
向の導電部材と、当該縦方向の導電部材と上位の半導体
チップ２２ｂの電極部２４ｂとを接続する横方向の導電
部材、とから形成している。前記縦方向の導電部材は、
バンプ（以下「スタッドバンプ」と呼ぶ）２８ａにて形
成するとともに、横方向の導電部材を金属メッキ３０ｂ
にて形成している。
た半導体チップ２２ａ、２２ｂのそれぞれの電極部２３
ａ、２４ｂを、前記貫通孔２６ｂを介して導電部材によ
り接続している。本実施形態においては前記導電部材
を、前記貫通孔２６ｂを貫通して上面より臨ませる縦方
向の導電部材と、当該縦方向の導電部材と上位の半導体
チップ２２ｂの電極部２４ｂとを接続する横方向の導電
部材、とから形成している。前記縦方向の導電部材は、
バンプ（以下「スタッドバンプ」と呼ぶ）２８ａにて形
成するとともに、横方向の導電部材を金属メッキ３０ｂ
にて形成している。
【００２３】また、本実施形態においては、貫通孔２６
ｂの側壁部に絶縁膜３２を形成して、電極部２３ａ、２
４ｂ間を導通させる導電経路２８ａ、３０ｂと半導体チ
ップ２２ａ、２２ｂ内に形成した回路との短絡を防止し
ている。本実施形態においては、絶縁膜３２を貫通孔２
６ｂの側壁部に形成したが、半導体チップ２２ａ、２２
ｂ内における回路との短絡を防止できればこの位置に限
られず、例えばスタッドバンプ３２側の側壁部に形成し
てもよい。また、貫通孔２６ｂとスタッドバンプ２８ａ
との間に空壁を設けることにより回路への短絡防止を行
わせてもよい。
ｂの側壁部に絶縁膜３２を形成して、電極部２３ａ、２
４ｂ間を導通させる導電経路２８ａ、３０ｂと半導体チ
ップ２２ａ、２２ｂ内に形成した回路との短絡を防止し
ている。本実施形態においては、絶縁膜３２を貫通孔２
６ｂの側壁部に形成したが、半導体チップ２２ａ、２２
ｂ内における回路との短絡を防止できればこの位置に限
られず、例えばスタッドバンプ３２側の側壁部に形成し
てもよい。また、貫通孔２６ｂとスタッドバンプ２８ａ
との間に空壁を設けることにより回路への短絡防止を行
わせてもよい。
【００２４】次に、半導体チップ２２ｂと半導体チップ
２２ｃとの導通経路について説明する。この場合、半導
体チップ２２ｂが下位となり、半導体チップ２２ｃが上
位となる。半導体チップ２２ａ、２２ｂの導通経路と同
様に、半導体チップ２２ｃの貫通孔２６ｃは、半導体チ
ップ２２ｂの電極部２３ｂに対向しており、貫通孔２６
ｃ内の電極部２３ｂ上にスタッドバンプ２８ｂを有して
いる。そして、スタッドバンプ２８ｂの上部と電極部２
４ｃとをメッキ３０ｃにて接続している。同様に、半導
体チップ２２ｃ、２２ｄ間においても、電極部２３ｃ、
２４ｄ間を導電部材２８ｃ、３０ｄにて導通させてい
る。このようにすることにより、積層配置した半導体チ
ップを一つのマルチチップモジュールである半導体装置
２０とすることができる。
２２ｃとの導通経路について説明する。この場合、半導
体チップ２２ｂが下位となり、半導体チップ２２ｃが上
位となる。半導体チップ２２ａ、２２ｂの導通経路と同
様に、半導体チップ２２ｃの貫通孔２６ｃは、半導体チ
ップ２２ｂの電極部２３ｂに対向しており、貫通孔２６
ｃ内の電極部２３ｂ上にスタッドバンプ２８ｂを有して
いる。そして、スタッドバンプ２８ｂの上部と電極部２
４ｃとをメッキ３０ｃにて接続している。同様に、半導
体チップ２２ｃ、２２ｄ間においても、電極部２３ｃ、
２４ｄ間を導電部材２８ｃ、３０ｄにて導通させてい
る。このようにすることにより、積層配置した半導体チ
ップを一つのマルチチップモジュールである半導体装置
２０とすることができる。
【００２５】なお、本実施形態における半導体装置２０
においては、縦方向の導電部材をスタッドバンプ２８、
横方向の導電部材を金属メッキ３０としたが、導電部材
の材質としてはこれに限られない。例えば、横方向の導
電部材をバンプとし、スタッドバンプ２８の先端部に異
方性導電部材を形成した構成も好ましい。これについて
は半導体装置２０の製造方法において後述する。
においては、縦方向の導電部材をスタッドバンプ２８、
横方向の導電部材を金属メッキ３０としたが、導電部材
の材質としてはこれに限られない。例えば、横方向の導
電部材をバンプとし、スタッドバンプ２８の先端部に異
方性導電部材を形成した構成も好ましい。これについて
は半導体装置２０の製造方法において後述する。
【００２６】本実施形態における半導体装置２０の製造
方法について図２及び図３を用いて説明する。図２及び
図３は本実施形態における半導体装置２０の製造方法を
示す説明図である。
方法について図２及び図３を用いて説明する。図２及び
図３は本実施形態における半導体装置２０の製造方法を
示す説明図である。
【００２７】まず、図２（ａ）に示すように半導体チッ
プ２２ａ、半導体チップ２２ｂを積層配置することによ
り、半導体装置２０を構成させるものである。半導体チ
ップ２２ａ、２２ｂには、それぞれ電極部２４ａ、２４
ｂが異なった位置に設けられている。
プ２２ａ、半導体チップ２２ｂを積層配置することによ
り、半導体装置２０を構成させるものである。半導体チ
ップ２２ａ、２２ｂには、それぞれ電極部２４ａ、２４
ｂが異なった位置に設けられている。
【００２８】そして、図２（ｂ）に示すように、上位の
半導体チップ２２ｂに貫通孔２６ｂを形成させる。上記
貫通孔２６ｂは、下位の半導体チップ２２ａの電極部２
４ａに対向する位置に形成させるものである。前記貫通
孔２６ｂは、レーザ光線を照射することにより形成する
ことができる。この場合、貫通孔２６ｂを迅速に設ける
ことができる。加えて、半導体チップ２２ｂが厚い場合
でも、容易に貫通孔２６ｂを設けることができる。ま
た、前記貫通孔２６ｂは、エッチングにより形成するこ
とができる。この場合、微小な貫通孔２６ｂを設けるこ
とが容易にできる。
半導体チップ２２ｂに貫通孔２６ｂを形成させる。上記
貫通孔２６ｂは、下位の半導体チップ２２ａの電極部２
４ａに対向する位置に形成させるものである。前記貫通
孔２６ｂは、レーザ光線を照射することにより形成する
ことができる。この場合、貫通孔２６ｂを迅速に設ける
ことができる。加えて、半導体チップ２２ｂが厚い場合
でも、容易に貫通孔２６ｂを設けることができる。ま
た、前記貫通孔２６ｂは、エッチングにより形成するこ
とができる。この場合、微小な貫通孔２６ｂを設けるこ
とが容易にできる。
【００２９】そして、図２（ｃ）に示すように本実施形
態においては、貫通孔２６ｂの側壁に絶縁膜３２ｂを形
成させる。この絶縁膜３２ｂにより短絡を防止させるも
のである。このような絶縁膜３２ｂは、絶縁性のある膜
であればどのような材質であってもよいが、シリコン酸
化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ２）が好ま
しい。また、Ｐ型原子をドープすることによりＰ型層を
形成し、絶縁膜３２としてもよい。
態においては、貫通孔２６ｂの側壁に絶縁膜３２ｂを形
成させる。この絶縁膜３２ｂにより短絡を防止させるも
のである。このような絶縁膜３２ｂは、絶縁性のある膜
であればどのような材質であってもよいが、シリコン酸
化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ２）が好ま
しい。また、Ｐ型原子をドープすることによりＰ型層を
形成し、絶縁膜３２としてもよい。
【００３０】そして、図２（ｄ）に示したように、半導
体チップ２２ｂを半導体チップ２２ａの上に積層配置し
て、貫通孔２６ｂ内にスタッドバンプ２８ａを形成させ
る。なお、このようなスタッドバンプ２８（２８ａ〜２
８ｃ）の材質としては、金やハンダなどの導電部材が好
適である。
体チップ２２ｂを半導体チップ２２ａの上に積層配置し
て、貫通孔２６ｂ内にスタッドバンプ２８ａを形成させ
る。なお、このようなスタッドバンプ２８（２８ａ〜２
８ｃ）の材質としては、金やハンダなどの導電部材が好
適である。
【００３１】それから、図３（ａ）に示すようにフォト
レジスト３４を上位の半導体チップ２２ｂの能動面上に
塗布し、図示しない現像工程によりフォトレジスト３２
の一部を除去して、上位の半導体チップ２２ｂの電極部
２４ｂとスタッドバンプ２８ａの先端面とを含む領域を
露出させる。
レジスト３４を上位の半導体チップ２２ｂの能動面上に
塗布し、図示しない現像工程によりフォトレジスト３２
の一部を除去して、上位の半導体チップ２２ｂの電極部
２４ｂとスタッドバンプ２８ａの先端面とを含む領域を
露出させる。
【００３２】そして、図３（ｂ）に示すように、露出し
た半導体チップ２２ｂの能動面上に、金属メッキ３０ｂ
をメッキ法により形成させる。これにより、上下の半導
体チップ２２ａ、２２ｂの電極部２４ａ、２４ｂとを導
電部材２８、３０により電気的に接続することができ
る。
た半導体チップ２２ｂの能動面上に、金属メッキ３０ｂ
をメッキ法により形成させる。これにより、上下の半導
体チップ２２ａ、２２ｂの電極部２４ａ、２４ｂとを導
電部材２８、３０により電気的に接続することができ
る。
【００３３】そして、図３（ｃ）に示すように、半導体
チップ２２ｂ上に残ったフォトレジスト３４を露光する
ことにより除去して、導電経路を形成させる。このよう
にして、半導体装置２０を形成することができる。
チップ２２ｂ上に残ったフォトレジスト３４を露光する
ことにより除去して、導電経路を形成させる。このよう
にして、半導体装置２０を形成することができる。
【００３４】本発明における半導体装置２０を以下のよ
うに製造してもよい。なお、先に説明した部分と重複す
る工程については省略する。図４は、半導体装置２０の
変形例の製造方法を示す説明図である。この場合、図２
（ａ）〜図２（ｃ）までは、上述したのと同様に行う。
それから、図４（ａ）に示すように、貫通孔２６ｂ上面
と電極部２４ｂ間（先の金属メッキ配置位置）を接続す
る導電バンプ３１ｂを形成する。このような導電バンプ
３１ｂとしては、金、アルミなどで形成したバンプを好
ましく用いることができる。
うに製造してもよい。なお、先に説明した部分と重複す
る工程については省略する。図４は、半導体装置２０の
変形例の製造方法を示す説明図である。この場合、図２
（ａ）〜図２（ｃ）までは、上述したのと同様に行う。
それから、図４（ａ）に示すように、貫通孔２６ｂ上面
と電極部２４ｂ間（先の金属メッキ配置位置）を接続す
る導電バンプ３１ｂを形成する。このような導電バンプ
３１ｂとしては、金、アルミなどで形成したバンプを好
ましく用いることができる。
【００３５】そして、図４（ｂ）に示すように、半導体
チップ２２ａの電極部２３ａ上にスタッドバンプ２８ａ
を設ける。本実施形態においては、スタッドバンプ２８
ａの先端部に異方性導電接着材料３６ｂを設けている。
異方性接着材料３６ｂは、粘着性を有する樹脂中に導電
粒子を練りこんだものであり、対象物と圧接することに
より導通を確保させて接着することができるものであ
る。このような異方性導電接着材料３６ｂとしては、シ
ート状のもの（ＡＣＦ）でも、ペースト状のもの（ＡＣ
Ｐ）でもよい。
チップ２２ａの電極部２３ａ上にスタッドバンプ２８ａ
を設ける。本実施形態においては、スタッドバンプ２８
ａの先端部に異方性導電接着材料３６ｂを設けている。
異方性接着材料３６ｂは、粘着性を有する樹脂中に導電
粒子を練りこんだものであり、対象物と圧接することに
より導通を確保させて接着することができるものであ
る。このような異方性導電接着材料３６ｂとしては、シ
ート状のもの（ＡＣＦ）でも、ペースト状のもの（ＡＣ
Ｐ）でもよい。
【００３６】それから、図４（ｃ）に示すように、スタ
ッドバンプ２８ａを有する半導体チップ２２ａの上に、
導電バンプ３１ｂを有した半導体チップ２２ｂを積層配
置する。スタッドバンプ２８ａは、貫通孔２６ｂ内に案
内されて先端部を前記導電バンプ３１ｂに接着される。
上述したように、スタッドバンプ２８ａの先端部には異
方性導電接着材料３６ｂが形成してある。異方性導電接
着材料３６ｂが、導電バンプ３１ｂに圧着されることに
より、スタッドバンプ２８ａと導電バンプ３１ｂの接着
が確保されるとともに、接着材料３６ｂ中の導電粒子に
よりスタッドバンプ２８ａと導電バンプ３１ｂとの電気
的導通を確保することができる。なお、導電部材３０と
の接着材料としてはこれに限らず、フッ化処理した固体
接合にて行っても良い。
ッドバンプ２８ａを有する半導体チップ２２ａの上に、
導電バンプ３１ｂを有した半導体チップ２２ｂを積層配
置する。スタッドバンプ２８ａは、貫通孔２６ｂ内に案
内されて先端部を前記導電バンプ３１ｂに接着される。
上述したように、スタッドバンプ２８ａの先端部には異
方性導電接着材料３６ｂが形成してある。異方性導電接
着材料３６ｂが、導電バンプ３１ｂに圧着されることに
より、スタッドバンプ２８ａと導電バンプ３１ｂの接着
が確保されるとともに、接着材料３６ｂ中の導電粒子に
よりスタッドバンプ２８ａと導電バンプ３１ｂとの電気
的導通を確保することができる。なお、導電部材３０と
の接着材料としてはこれに限らず、フッ化処理した固体
接合にて行っても良い。
【００３７】このように本実施形態における半導体装置
２０及びその製造方法においては、半導体チップ２２に
設けた貫通孔２６を介して上下の半導体チップ２２、２
２の電気的導通をとる構成としたことにより、インター
ポーザを介在させる必要がなく、ベアチップ間隔にて半
導体チップ２２を積層配置することができる。このた
め、半導体装置２０の実装領域（実装面積及び実装高
さ）をベアチップサイズに減少させることができるとと
もに、コストの低減を図ることができる。また、本実施
形態においては、貫通孔２６の位置を下の半導体チップ
２２の電極部２４に対向させているため、電極部２４が
異なる位置にある半導体チップ２２どうしにおいても好
適に接続して半導体装置２０を形成することができる。
２０及びその製造方法においては、半導体チップ２２に
設けた貫通孔２６を介して上下の半導体チップ２２、２
２の電気的導通をとる構成としたことにより、インター
ポーザを介在させる必要がなく、ベアチップ間隔にて半
導体チップ２２を積層配置することができる。このた
め、半導体装置２０の実装領域（実装面積及び実装高
さ）をベアチップサイズに減少させることができるとと
もに、コストの低減を図ることができる。また、本実施
形態においては、貫通孔２６の位置を下の半導体チップ
２２の電極部２４に対向させているため、電極部２４が
異なる位置にある半導体チップ２２どうしにおいても好
適に接続して半導体装置２０を形成することができる。
【００３８】図５には、本発明の実施の形態に係る半導
体装置１１００を実装した回路基板１０００を示してい
る。回路基板１０００には、例えばガラスエポキシ基板
等の有機系基板を用いることが一般的である。回路基板
１０００には、例えば銅からなるボンディング部が所望
の回路となるように形成されている。そして、ボンディ
ング部と半導体装置１１００の外部電極とを電気的に接
続することでそれらの電気的導通が図られる。
体装置１１００を実装した回路基板１０００を示してい
る。回路基板１０００には、例えばガラスエポキシ基板
等の有機系基板を用いることが一般的である。回路基板
１０００には、例えば銅からなるボンディング部が所望
の回路となるように形成されている。そして、ボンディ
ング部と半導体装置１１００の外部電極とを電気的に接
続することでそれらの電気的導通が図られる。
【００３９】なお、半導体装置１１００は、実装面積を
ベア半導体チップにて実装する面積にまで小さくするこ
とができるので、この回路基板１０００を電子機器に用
いれば電気機器自体の小型化が図れる。また、同一面積
内においては、より実装スペースを確保することがで
き、高機能化を図ることも可能である。
ベア半導体チップにて実装する面積にまで小さくするこ
とができるので、この回路基板１０００を電子機器に用
いれば電気機器自体の小型化が図れる。また、同一面積
内においては、より実装スペースを確保することがで
き、高機能化を図ることも可能である。
【００４０】そして、この回路基板１０００を備える電
子機器として、図６にノート型パーソナルコンピュータ
１２００を示している。前記ノート型パーソナルコンピ
ュータ１２００は、高機能化を図った回路基板１０００
を備えているため、性能を向上させることができる。な
お、回路基板１０００を備える電子機器としては上記し
たノート型パーソナルコンピュータ１２００に限らず、
例えば図７に示した携帯電話１３００を好ましく用いる
ことができる。
子機器として、図６にノート型パーソナルコンピュータ
１２００を示している。前記ノート型パーソナルコンピ
ュータ１２００は、高機能化を図った回路基板１０００
を備えているため、性能を向上させることができる。な
お、回路基板１０００を備える電子機器としては上記し
たノート型パーソナルコンピュータ１２００に限らず、
例えば図７に示した携帯電話１３００を好ましく用いる
ことができる。
【００４１】さらに、本発明に係る半導体装置を、１つ
のシステムを１パッケージ化する「システム・イン・パ
ッケージ」に応用すれば、実装面積がチップサイズで済
むシステムとして利用することができる。例えば、図８
に示すように、積層される半導体チップをマイクロプロ
セッサ２００と、スタティック・ランダム・アクセス・
メモリ２１０を含むものとし、さらに、ダイナミック・
ランダム・アクセス・メモリ２２０を必要枚数積層すれ
ば、１つのコンピュータ３００とすることができる。
のシステムを１パッケージ化する「システム・イン・パ
ッケージ」に応用すれば、実装面積がチップサイズで済
むシステムとして利用することができる。例えば、図８
に示すように、積層される半導体チップをマイクロプロ
セッサ２００と、スタティック・ランダム・アクセス・
メモリ２１０を含むものとし、さらに、ダイナミック・
ランダム・アクセス・メモリ２２０を必要枚数積層すれ
ば、１つのコンピュータ３００とすることができる。
【００４２】
【発明の効果】以上説明したように、本発明において
は、上位の半導体チップの貫通孔を、下位の半導体チッ
プの電極部に対向する面に形成し、当該貫通孔を介して
電気的に接続するものであるため、それぞれ異なるパタ
ーンを有する半導体チップの電気的導通をとる場合にも
好ましく用いることができる。
は、上位の半導体チップの貫通孔を、下位の半導体チッ
プの電極部に対向する面に形成し、当該貫通孔を介して
電気的に接続するものであるため、それぞれ異なるパタ
ーンを有する半導体チップの電気的導通をとる場合にも
好ましく用いることができる。
【００４３】また、半導体チップの貫通孔を介して電気
的導通をとっているため、半導体チップの電極部を外部
に露出させる必要がない。このため、半導体チップのサ
イズにかかわらず、半導体チップを積層配置して半導体
装置を形成することができる。
的導通をとっているため、半導体チップの電極部を外部
に露出させる必要がない。このため、半導体チップのサ
イズにかかわらず、半導体チップを積層配置して半導体
装置を形成することができる。
【００４４】また、半導体チップ内において半導体チッ
プ間の導通をとっているため、インターポーザを必要と
せず、半導体チップを半導体チップのサイズ間隔で積層
配置することができる。従って、半導体装置の小型化に
寄与するとともに、半導体装置のコストダウンにも著し
く寄与する。
プ間の導通をとっているため、インターポーザを必要と
せず、半導体チップを半導体チップのサイズ間隔で積層
配置することができる。従って、半導体装置の小型化に
寄与するとともに、半導体装置のコストダウンにも著し
く寄与する。
【００４５】
【図１】本発明の実施形態における半導体装置を示す概
略説明図である。
略説明図である。
【図２】本発明の実施形態における半導体装置の製造方
法を示す説明図である。
法を示す説明図である。
【図３】本発明の実施形態における半導体装置の製造方
法を示す説明図である。
法を示す説明図である。
【図４】本発明の実施形態における半導体装置の製造方
法を示す説明図である。
法を示す説明図である。
【図５】本発明の実施形態に係る半導体装置及び回路基
板の説明図である。
板の説明図である。
【図６】本発明の実施形態に係るパーソナルコンピュー
タの説明図である。
タの説明図である。
【図７】本発明の実施形態に係る携帯電話の説明図であ
る。
る。
【図８】本発明の実施形態に係る半導体装置よりなるコ
ンピュータの説明図である。
ンピュータの説明図である。
【図９】従来における半導体装置の説明図である。
【図１０】従来における半導体装置の説明図である。
１ 半導体装置 ２ 半導体チップ ３ 電極部 ４ ワイヤ ５ リジッド基板 ６ 電気リード部 ７ 成形樹脂 １０ 半導体装置 １２ 半導体チップ １３ インターポーザ １４ 導電バンプ １５ 配線 ２０ 半導体装置 ２２ 半導体チップ ２３ 電極部 ２４ 電極部 ２６ 貫通孔 ２８ スタッドバンプ ３０ 導電メッキ ３１ 導電バンプ ３２ 絶縁膜 ３４ フォトレジスト ３６ 異方性導電部材 ２００ マイクロプロセッサ ２１０ スタティック・ランダム・アクセス・メモリ ２２０ ダイナミック・ランダム・アクセス・メモリ ３００ コンピュータ １０００ 回路基板 １１００ 半導体装置 １２００ パーソナルコンピュータ １３００ 携帯電話
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋元 伸晃 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 倉島 羊平 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内
Claims (9)
- 【請求項１】 半導体チップが複数層積層されてなり、
各々の半導体チップにおける電極部を電気的に接続して
なる半導体装置において、 下位に配置した半導体チップの電極部に、上位の半導体
チップの貫通孔を対向させ、下位の半導体チップの電極
部に接続して前記貫通孔を貫通して上面より臨ませる縦
方向の導電部材を設け、当該縦方向の導電部材と上位の
半導体チップの電極部とを接続する横方向の導電部材を
設けて、上位と下位の半導体チップを電気的に接続した
ことを特徴とする半導体装置。 - 【請求項２】 前記縦方向の導電部材をバンプにて形成
するとともに、前記横方向の導電部材を金属メッキにて
形成することを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記縦方向の導電部材の先端部に異方性
導電接着材料を有し、当該異方性導電接着材料にて横方
向の導電部材と接着したことを特徴とする請求項１に記
載の半導体装置。 - 【請求項４】 半導体チップが複数層積層されてなり、
各々の半導体チップにおける電極部を電気的に接続して
なる半導体装置の製造方法において、 下位の半導体チップにおける電極部に対向する位置に、
上位の半導体チップに貫通孔を設け、 下位の半導体チップにおける前記電極部から前記貫通孔
を貫通して上面を臨ませてなる縦方向の導電部材を形成
し、 当該縦方向の導電部材と上位の半導体チップにおける電
極部とを横方向の導電部材にて接続して、 半導体装置を製造することを特徴とする半導体装置の製
造方法。 - 【請求項５】 前記縦方向の導電部材をバンプにて形成
するとともに、前記横方向の導電部材をメッキにて形成
することを特徴とする請求項４に記載の半導体装置の製
造方法。 - 【請求項６】 半導体チップが複数層積層されてなり、
各々の半導体チップにおける電極部を電気的に接続して
なる半導体装置の製造方法において、 下位の半導体チップにおける電極部に対向する位置に、
上位の半導体チップに貫通孔を設け、 上位の半導体チップにおける電極部から貫通孔の上面部
とを接続する横方向の導電部材を形成し、 下位の半導体チップにおける前記電極部から前記貫通孔
を貫通して上面を臨ませてなる縦方向の導電部材を形成
し、 当該縦方向の導電部材の上面部に異方性導電接着材料を
設けて、 横方向の導電部材を縦方向の導電部材に熱圧着させて、 半導体装置を製造することを特徴とする半導体装置の製
造方法。 - 【請求項７】 請求項１乃至３のいずれかに記載の半導
体装置を少なくとも一つ有するとともに、前記複数層の
半導体チップは、少なくとも１つのマイクロプロセッサ
と、少なくとも一つのスタティック・ランダム・アクセ
ス・メモリと、少なくとも一つのダイナミック・ランダ
ム・アクセス・メモリと、を含んでなることを特徴とす
るコンピュータ。 - 【請求項８】 請求項１乃至３のいずれかに記載の半導
体装置を実装したことを特徴とする回路基板。 - 【請求項９】 請求項８に記載の回路基板を搭載したこ
とを特徴とする電子機器。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31879899A JP3687445B2 (ja) | 1999-11-09 | 1999-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31879899A JP3687445B2 (ja) | 1999-11-09 | 1999-11-09 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001135780A true JP2001135780A (ja) | 2001-05-18 |
| JP3687445B2 JP3687445B2 (ja) | 2005-08-24 |
Family
ID=18103072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31879899A Expired - Lifetime JP3687445B2 (ja) | 1999-11-09 | 1999-11-09 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3687445B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005142402A (ja) * | 2003-11-07 | 2005-06-02 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置、回路基板及び電子機器 |
| US7135762B2 (en) | 2003-05-19 | 2006-11-14 | Seiko Epson Corporation | Semiconductor device, stacked semiconductor device, methods of manufacturing them, circuit board, and electronic instrument |
| US7193297B2 (en) | 2003-05-19 | 2007-03-20 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate and electronic device |
-
1999
- 1999-11-09 JP JP31879899A patent/JP3687445B2/ja not_active Expired - Lifetime
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| US7135762B2 (en) | 2003-05-19 | 2006-11-14 | Seiko Epson Corporation | Semiconductor device, stacked semiconductor device, methods of manufacturing them, circuit board, and electronic instrument |
| US7193297B2 (en) | 2003-05-19 | 2007-03-20 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate and electronic device |
| JP2005142402A (ja) * | 2003-11-07 | 2005-06-02 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置、回路基板及び電子機器 |
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| Publication number | Publication date |
|---|---|
| JP3687445B2 (ja) | 2005-08-24 |
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