CN107025920B - 具有可定制的标准单元逻辑的集成电路存储器设备 - Google Patents

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Abstract

提供了一种半导体设备和半导体系统。半导体设备包括：存储单元阵列；标准单元区域，其中布置有被实施为执行用于访问存储单元阵列的第一操作的第一类型标准单元以及执行第一操作并且具有与第一类型标准单元的性能特性不同的性能特性的第二类型标准单元；以及ROM，包括针对在标准单元区域中所布置的标准单元执行布局和路由的程序。

Description

具有可定制的标准单元逻辑的集成电路存储器设备
对优先权申请的引用
本申请要求于2015年11月9日向韩国知识产权局提交的第10-2015-0156823号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体并入于此。
技术领域
本发明构思涉及半导体存储器设备和系统以及操作其的方法。
背景技术
存储器设备的所需要的存储容量或操作速度可以根据各种应用而不同。具体地，根据各种产品需求——诸如最近关注的IoT(物联网)——可能需要对存储器设备的容量和/或性能的控制，例如，存储器设备的操作速度、操作延迟和/或功耗。为了应对这样的需求，可能需要下述半导体设备：该半导体设备可以根据用户的需求(例如，应用)来优化其功能和操作条件，而不大大地偏离现有存储器设备的结构。
发明内容
本发明构思要解决的一个目的是提供可以使用标准单元逻辑来定制存储器性能的半导体设备和系统。
根据本公开的实施例，提供了一种半导体设备，包括：存储单元阵列；标准单元区域，其中，第一类型标准单元被实施为执行用于访问存储单元阵列的第一操作，并且第二类型标准单元被实施为执行第一操作但是具有相对于第一类型标准单元的不同的性能特性；以及只读存储器(ROM)，包含支持用于布局和路由(place and route)在标准单元区域中所布置的标准单元的操作的程序。
根据本公开的另一个方面，提供了一种半导体设备，包括：(i)存储单元阵列；(ii)标准单元区域，其中，第一类型标准单元被布置为定义用于访问存储单元阵列的关键操作路径，并且第二类型标准单元被布置为提供用于访问存储单元阵列的用户定义的操作路径；以及(iii)只读存储器(ROM)，包含针对在标准单元区域中所布置的标准单元执行布局和路由的程序。
根据本发明的额外的实施例，提供了一种集成电路设备，包含：半导体基板中的存储单元阵列以及电耦合到存储单元阵列的标准单元逻辑。标准单元逻辑可以包括：第一多个标准单元，被配置为支持存储单元阵列中的第一写入和/或第一读取操作；以及第二多个标准单元，被配置为支持存储单元阵列中的第二写入和/或第二读取操作，该第二写入和/或第二读取操作具有相对于与第一写入和/或读取操作相关联的性能特性不同的性能特性。
根据本发明的这些实施例中的一些，第一多个标准单元相对于第二多个标准单元具有不同的延迟和/或操作速度和/或功耗特性。根据本发明的额外的实施例，提供了一种只读存储器(ROM)，其电耦合到标准单元逻辑。另外，(在标准单元逻辑内)连同第一I/O标准单元一起提供了输入/输出(I/O)引脚。根据本发明的这些实施例中的一些，第一I/O标准单元被配置为根据在ROM中所包含的I/O引脚编程信息来创建第一数量(N1)的I/O引脚作为激活的并且创建第二数量(N2)的I/O引脚作为未激活的。在这些实施例中，第一数量N1是从包含8、16以及32的组中所选择的，并且第二数量N2是从包含0、16以及24的组中所选择的。根据本发明的额外的实施例，存储单元阵列可以包括多个存储体，并且标准单元逻辑包括存储体标准单元逻辑，其被配置为响应于在所述ROM中所包含的编程信息来设置多个存储体中的激活存储体的数量。
根据本发明的额外的实施例，提供了一种集成电路设备，包含半导体基板中的存储单元阵列以及电耦合到存储单元阵列的标准单元逻辑。标准单元逻辑包括：第一多个标准单元，被配置为支持用于访问存储单元阵列的第一操作路径；以及第二多个标准单元，被配置为支持用于访问存储单元阵列的第二用户可编程操作路径。提供了一种可编程只读存储器(PROM)，其电耦合到标准单元逻辑并且被配置为支持指定用户可编程操作路径的指令的程序。PROM还可以被配置为支持要被标准单元逻辑执行的操作的程序。这些操作可以是从包含存储器复制、pop计数以及自动读取修改写入操作的组中所选择的。
本发明构思的额外的优点、主题以及特征将在某种程度上在下面的描述中被陈述并且通过对下述的检查将在某种程度上对于本领域普通技术人员是明显的，或者可以根据本发明构思的实践被习得。
附图说明
根据结合附图的下面详述的描述，本发明构思的以上和其他目的、特征和优点将更加明显，在附图中：
图1是解释根据本发明构思的实施例的半导体存储器系统的示意图；
图2是解释根据本发明构思的实施例的半导体存储器设备的示意图；
图3是解释根据本发明构思的实施例的半导体存储器设备的示意图；
图4是解释在根据本发明构思的实施例的半导体存储器设备中所使用的标准单元类型的示意图；
图5是解释在根据本发明构思的另一实施例的半导体存储器设备中所使用的标准单元类型的示意图；
图6是解释根据本发明构思的实施例的半导体存储器设备的示意图；
图7是解释根据本发明构思的另一实施例的半导体存储器设备的示意图；
图8是解释在根据本发明构思的又一实施例的半导体存储器设备中所使用的标准单元类型的示意图；
图9是解释根据本发明构思的又一实施例的半导体存储器设备的示意图；
图10是解释根据本发明构思的另一实施例的半导体系统的示意图；
图11是解释用于操作根据本发明构思的实施例的半导体设备的方法的示意图；以及
图12至图14是对于其可以应用根据本发明构思的一些实施例的半导体设备和半导体系统的示例性半导体系统的视图。
具体实施方式
将参考附图详细地描述实施例。然而，本发明构思可以以各种不同的形式被具体化，并且不应当被解释为仅限于所示的实施例。相反，作为示例提供这些实施例，使得本公开将是充分的并且完整的并且将向本领域技术人员全面地传达本发明构思的概念。因此，关于本发明构思的实施例中的一些，未描述已知的处理、元件和技术。除非另外地指出，否则贯穿附图和所撰写的说明书，相同的附图标记指示相同的元件，并且因此将不重复描述。在附图中，为了清楚可能夸张层和区域的大小和相对大小。
将理解到，尽管术语“第一”、“第二”、“第三”等可以在本文中用来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当被这些术语限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一个区域、层或部分相区分。因此，以下所讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不背离本发明构思的教导。
空间相对术语，诸如“在……之下”、“在……以下”、“底部”、“在……下面”、“在……以上”、“上部”等可以为了描述的方便在本文中用于描述一个元件或特征与另外的元件(一个或多个)或特征(一个或多个)的关系，如附图中所示。将理解到，除了附图中所描绘的定向之外，空间相对术语还意欲包含使用中或操作中的设备的不同的定向。例如，如果附图中的设备被翻转，则被描述为在其他元件或特征“之下”或“以下”或“下面”的元件则将被定向在在其他元件或特征“以上”。因此，示例性术语“在……以下”和“在……下面”可以包含上面和下面的定向两者。设备可以另外地被定向(旋转90度或为其他定向)，并且在本文中所使用的空间相对描述符响应地被解释。另外，还将理解到，当层被称为“在两个层之间”时，其可以是两个层之间仅有的层，或者还可以存在一个或多个居于中间的层。
在本文中所使用的术语仅出于描述特定的实施例的目的，并且不意欲限制本发明构思。当在本文中使用时，单数形式“一”、“一个”以及“该”也意欲包括复数形式，除非上下文清楚地指示并非如此。还将理解到，当在本说明书中使用时，术语“包括”和/或“包括有”指明所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或其分组的存在或添加。当在本文中使用时，术语“和/或”包括相关联列举项中的一个或多个的任何和所有组合。另外，术语“示例性的”意欲指代示例或图示。
将理解到，当元件或层被称为“在另一元件或层上”、“连接到”另一元件或层、“耦合到”另一元件或层或者“邻近”另一元件或层时，其可以直接地在该另一元件或层上、连接到该另一元件或层、耦合到该另一元件或层或者邻近该另一元件或层，或者可以存在居于中间的元件或层。相反，当元件被称为“直接地在另一元件或层上”、“直接地连接到”另一元件或层、“直接地耦合到”另一元件或层或者“紧接地邻近”另一元件或层时，不存在居于中间的元件或层。
除非另外地定义，否则在本文中所使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域普通技术人员通常所理解的含义相同的含义。还将理解到，术语——诸如在通用字典中所定义的术语——应当被解释为具有与在相关技术和/或本说明书的上下文中它们的含义相一致的含义，并且不将以理想化的或过于正式的意味被解释，除非在本文中明确地如此定义。
通过参考优选实施例的下面的详细描述和附图，可以更加容易地理解本发明构思的优点和特征以及实施其的方法。
在下文中，将参考附图来描述本发明构思的优选实施例。
图1是解释根据本发明构思的实施例的半导体系统的示意图。参考图1，根据本发明构思的实施例的半导体系统1可以包括主机设备50、存储器设备100以及存储器控制器200。主机设备50向存储器控制200传送存储器访问请求(即，命令)。存储器访问请求可以包括用于读取在存储器设备100中所存储的数据的请求或用于将数据写入存储器设备100中的请求。存储器访问请求可以包括地址信息ADDR和数据DATA。例如，如果存储器访问请求与读取请求相对应，则存储器访问请求可以包括用于读取在存储器设备100中所存储的数据的存储器地址信息。可替选地，如果存储器访问请求与写入请求相对应，则存储器访问请求可以包括要被存储在存储器设备100中的数据和用于将数据存储在存储器设备100中的存储器地址信息。
在本发明构思的一些实施例中，主机设备50可以是各种类型的计算设备中的一种，包括个人计算机、服务器计算机、笔记本式计算机以及平板式计算机。然而，本发明构思的范围不限于此，并且主机设备50可以包括能够生成用于在存储器设备100中读取/写入数据的请求的某些电子设备或者电子电路。
存储器控制器200控制存储器设备100。存储器控制器200从主机设备50接收存储器访问请求，并且向存储器设备100传送存储器访问请求。存储器控制器200向存储器设备100所传送的存储器访问请求还可以包括地址信息ADDR和数据DATA。例如，如果存储器访问请求与读取请求相对应，则存储器访问请求可以包括用于读取在存储器设备100中所存储的数据的存储器地址信息。可替选地，如果存储器访问请求与写入请求相对应，则存储器访问请求可以包括要被存储在存储器设备100中的数据和用于将数据存储在存储器设备100中的存储器地址信息。
在本发明构思的一些实施例中，如果存储器地址请求与写入请求相对应，则要被存储在存储器设备100中的数据可以被直接地从主机设备50传输到存储器设备100而不经过存储器控制器200
存储器设备100在存储器控制器200的控制之下执行关于存储器访问请求的存储器访问操作。在本发明构思的一些实施例中，存储器设备100可以包括DRAM(动态随机存取存储器)。然而，本发明构思的范围不限于此，并且存储器设备100可以包括易失性存储器或非易失性存储器。
图2和图3是解释根据本发明构思的实施例的半导体设备的示意图。参考图2和图3，根据本发明构思的实施例的半导体设备100可以包括存储单元阵列110、标准单元区域120、ROM(只读存储器)130、第一I/O(输入/输出)区域140以及第二I/O区域150。
存储单元阵列110包括在其中实际地存储数据的多个存储单元111。在本发明构思的一些实施例中，存储单元阵列110可以包括多个体(bank)。例如，体包括存储单元111、行译码器113以及列译码器115，并且可以形成存储单元阵列110中的一个存储器访问单元。具体地，存储单元阵列110包括可以选择多个体当中的特定体的选择电路117和119。例如，第一选择电路119可以选择图3中被布置在存储单元阵列110的左半区域上的存储单元111或可以选择被布置在右半区域上的存储单元111。如果第一选择电路119选择图3中存储单元阵列110的左半区域，则第二选择电路117可以选择被布置在存储单元阵列110的左半区域的上部上的存储单元111或者被布置在左半区域的下部上的存储单元111。即，选择电路117和119可以以体为单位来激活或去激活存储单元阵列110，并且它们可以通过稍后描述的标准单元区域120中所包括的一些标准单元来控制。
标准单元区域120包括使得存储器设备100能够执行存储器访问操作的多个标准单元121。标准单元是提供特定的功能的一种电路，并且其包括多个晶体管和互联。这里，特定的功能可以是例如布尔(Boolean)逻辑功能或存储功能。布尔逻辑功能的示例可以是AND、OR、XOR、XNOR或者反(inversion)的逻辑运算，并且存储功能的示例可以是触发器或锁存器的逻辑运算。在本发明构思的各种实施例中，被布置在标准单元区域120中的标准单元121可以被设计为实施它们固有的功能，并且具体地，对于存储器访问操作所必需的功能。
ROM 130包括针对在标准单元区域120中所布置的标准单元121执行布局和路由操作的程序。具体地，根据存储器设备100的应用目的，在ROM 130中所存储的程序可以选择在标准单元区域120中所布置的、确定存储器设备100的操作的标准单元121，并且可以形成连接使得所选择的标准单元121彼此电连接。
第一I/O区域140是在其中输入/输出用于访问存储器单元阵列110的命令、地址信息以及数据的存储器设备100的区域。第一I/O区域140连接到在封装体上露出的第一I/O引脚。这里，根据本发明构思的各种实施例的第一I/O区域可以包括确定第一I/O引脚当中的激活引脚的数量的I/O引脚标准单元141。即，存储器设备100的引脚的数量可以依赖于下述来确定：在ROM130中所存储的程序针对在第一I/O区域140中所布置的I/O引脚标准单元141当中的哪个I/O引脚标准单元来执行布局和路由。
第二I/O区域150是被用于为ROM 130存储执行布局和路由的程序的区域。第二I/O区域150连接到在封装体上露出的第二I/O引脚。即，第二I/O引脚将ROM 130电连接到被连接到存储器设备100的外部设备，使得程序被从外部设备传送到ROM 130。这里，根据本发明构思的各种实施例的第二I/O区域150可以包括确定第二I/O引脚当中的激活引脚的数量的I/O引脚标准单元151。
图4是解释在根据本发明构思的实施例的半导体存储器设备中所使用的标准单元类型的示意图。参考图4，在根据本发明构思的实施例的半导体设备中所使用的标准单元可以包括两个或更多个标准单元类型。
在存储器设备100的标准单元区域120上，可以布置有第一类型标准单元121a以及与第一类型标准单元121a不同的第二类型标准单元121b、121c以及121d。第一类型标准单元121a可以被实施为执行用于访问存储单元阵列110的第一操作，即，存储器操作。第二类型标准单元121b、121c以及121d可以被实施为：在它们具有与第一类型标准单元121a的性能特性不同的性能特性的状态下，执行与第一类型标准单元121a的第一操作相同的第一操作。
例如，第二类型标准单元121b可以是下述标准单元：其执行与第一类型标准单元121a的操作相同的操作，但是具有与第一类型标准单元121a的延迟特性不同的延迟特性。如果主要需求是以低于存储器设备100的应用环境中的其他执行的延迟来进行操作，则可以代替第一类型标准单元121a而在存储器设备的操作路径中布局和路由第二类型标准单元121b。
作为另一示例，第二类型标准单元121c可以是下述标准单元：其执行与第一类型标准单元121a的操作相同的操作，但是具有与第一类型标准单元121a的操作速度不同的操作速度。如果主要需求是以高于存储器设备100的应用环境中的其他执行的速度来进行操作，则可以代替第一类型标准单元121a而在存储器设备的操作路径中布局和路由第二类型标准单元121c。
作为另一示例，第二类型标准单元121d可以是下述标准单元：其执行与第一类型标准单元121a的操作相同的操作，但是具有与第一类型标准单元121a的功耗特性不同的功耗特性。如果主要需求是以低于存储器设备100的应用环境中的其他执行的功耗来进行操作，则可以代替第一类型标准单元121a而在存储器设备的操作路径中布局和路由第二类型标准单元121d。
图5是解释在根据本发明构思的另一实施例的半导体设备中所使用的标准单元类型的示意图。参考图5，在根据本发明构思的另一实施例的半导体设备中所使用的标准单元可以包括两个或更多个标准单元类型。在存储器设备100的第一I/O区域140中，可以布置有I/O引脚标准单元141a、141b以及141c。这些I/O引脚标准单元141a、141b以及141c可以不同地设置第一I/O引脚当中的激活引脚的数量。
例如，I/O引脚标准单元141a可以是8引脚标准单元，I/O引脚标准单元141b可以是16引脚标准单元以及I/O引脚标准单元141c可以是32引脚标准单元。在这些标准单元中，第一I/O引脚当中的激活引脚的数量可以分别地被设置为8、16以及32。
在本发明构思的一些实施例中，通过I/O引脚标准单元141a、141b以及141c所设置的激活引脚可以与现有技术中的存储器——诸如DRAM——的接口相一致。换言之，通过在现有技术中的存储器——诸如DRAM——中所使用的命令的传输以满足在现有技术中的存储器中所支持的定时，可以确保根据本发明构思的各种实施例的半导体设备与现有技术中的存储器控制器之间的兼容性。
图6是解释根据本发明构思的实施例的半导体设备的示意图。参考图6，根据本发明构思的实施例的半导体设备100在标准单元区域120中包括第一类型标准单元121a和作为与第一类型标准单元121a不同的第二类型标准单元的低延迟标准单元121b。另一方面，半导体设备100在第一I/O区域140中包括作为I/O引脚标准单元的16引脚标准单元141b。当然，执行与第一类型标准单元121a和第二类型标准单元121b的功能不同的功能的额外的标准单元也可以被包括在标准单元区域120中。
在ROM 130中所存储的程序可以通过针对第一类型标准单元121a和第二类型标准单元121b中的任何一个以及额外的标准单元执行布局和路由，来定义半导体设备操作路径P1和P2。这里，在ROM 130中所存储的程序可以在正常模式中或定制模式中执行布局和路由。在程序在正常模式中执行布局和路由的情况下，在ROM 130中所存储的程序可以通过针对第一类型标准单元121a和额外的标准单元执行布局和路由来定义操作路径。相反，在程序在定制模式中执行布局和路由的情况下，程序可以通过针对第二类型标准单元121b和额外的标准单元执行布局和路由来定义操作路径P1和P2。
根据本发明构思的各种实施例的存储器设备100还可以在标准单元区域120中包括存储体标准单元，其确定多个体当中的激活体的数量。具体地，存储体标准单元可以包括第一存储体标准单元和第二存储体标准单元，并且第一存储体标准单元和第二存储体标准单元可以被设置为具有不同数量的激活体。例如，第一存储体标准单元可以激活存储单元111a，并且第二存储体标准单元可以激活存储单元111b。
这里，在ROM 130中所存储的程序可以通过调整由存储体标准单元如上所述地设置的激活体的数量，来确定存储器设备100的存储容量。例如，程序可以通过针对存储体标准单元适当地执行布局和路由来将存储器设备100的容量设置为1Gb、2Gb或4Gb。
图7是解释根据本发明构思的另一实施例的半导体设备的示意图。参考图7，根据本发明构思的实施例的半导体设备100在标准单元区域120中包括第一类型标准单元121a和作为与第一类型标准单元121a不同的第二类型标准单元的低功率标准单元121d。另一方面，半导体设备100在第一I/O区域140中包括作为I/O引脚标准单元的32引脚标准单元141c。当然，执行与第一类型标准单元121a和第二类型标准单元121d的功能不同的功能的额外的标准单元也可以被包括在标准单元区域120中。
在ROM 130中所存储的程序可以通过针对第一类型标准单元121a和第二类型标准单元121d中的任何一个以及额外的标准单元执行布局和路由，来定义半导体设备操作路径P3和P4。
这里，在程序在正常模式中执行布局和路由的情况下，程序可以通过针对第一类型标准单元121a和额外的标准单元执行布局和路由来定义操作路径。相反，在程序在定制模式中执行布局和路由的情况下，程序可以通过针对第二类型标准单元121d和额外的标准单元执行布局和路由来定义操作路径P3和P4。
图8是解释在根据本发明构思的又一实施例的半导体设备中所使用的标准单元类型的示意图。参考图8，在根据本发明构思的又一实施例的半导体设备中所使用的标准单元可以包括两个或更多个标准单元类型。在存储器设备100的标准单元区域120中，可以布置有第一类型标准单元123a和第二类型标准单元123b。第一类型标准单元123a是关键操作路径标准单元，并且可以定义用于访问存储单元阵列110的关键操作路径。第二类型标准单元123b是用户定义的路径标准单元，并且可以定义用于访问存储单元阵列110的用户定义操作路径。即，第二类型标准单元123b可以被实施为执行由用户所定义的操作。在本发明构思的一些实施例中，由用户所定义的操作可以包括存储器复制操作、pop计数操作以及自动读取修改写入操作中的任何一个。
图9是解释根据本发明构思的又一实施例的半导体设备的示意图。参考图9，根据本发明构思的又一实施例的半导体设备100包括在标准单元区域120中所提供的关键操作路径标准单元123a和用户定义的路径标准单元123b。另一方面，半导体设备100包括在第一I/O区域140中所提供的作为I/O引脚标准单元的32引脚标准单元141c。当然，半导体设备100还可以包括在标准单元区域120中所提供的、执行与关键操作路径标准单元123a或用户定义的路径标准单元123b的功能不同的功能的额外的标准单元。
在ROM 130中所存储的程序可以通过针对关键操作路径标准单元123a和用户定义的路径标准单元123b中的任何一个以及额外的标准单元执行布局和路由，来定义半导体设备操作路径P5、P6、P7和P8。这里，在程序在正常模式中执行布局和路由的情况下，程序可以通过针对关键操作路径标准单元123a和额外的标准单元执行布局和路由来定义操作路径P5和P7。相反，在程序在定制模式中执行布局和路由的情况下，程序可以通过针对用户定义的路径标准单元123b和额外的标准单元执行布局和路由来定义操作路径P6和P8。
图10是解释根据本发明构思的另一实施例的半导体系统的示意图。参考图10，根据本发明构思的另一实施例的半导体系统2与根据如图1所示的实施例的半导体系统1的不同之处在于半导体系统2还可以包括ROM写入器160。
ROM写入器160将针对在标准单元区域120中所布置的标准单元121执行布局和路由的程序存储在ROM 130中。在本发明构思的一些实施例中，可以在根据本发明构思的各种实施例的半导体设备的制造期间执行使用ROM写入器160进行的将程序存储在ROM 130中。可替选地，在本发明构思的一些实施例中，可以在用户使用根据本发明构思的各种实施例的半导体设备100时形成使用ROM写入器160进行的将程序存储在ROM 130中。
图11是解释用于操作根据本发明构思的实施例的半导体设备的方法的示意图。参考图11，用于操作根据本发明构思的实施例的半导体设备的方法包括执行半导体设备100——具体地，标准单元区域120和I/O区域140——的系统设计(S1101)，并且基于设计执行RTL编码(S1103)。
方法还包括执行绘制(mapping)以及布局和路由以存储信息(S1105和S1107)，并且存储用于半导体设备100的操作的定时的设置。然后，方法还包括执行其他环境设置(S1111)，并且通过ROM写入器160将基于直到现在所执行的工作而生成的程序写入到半导体设备100的ROM 130中(S1113)。
根据本发明构思的各种实施例的半导体设备和半导体系统，存储器设备的容量或性能，例如，存储器设备的操作速度、操作延迟或功耗可以通过根据半导体设备和半导体系统被应用至其的各种产品需求对存储器设备的操作进行编程来容易地控制，而不大大地偏离现有的存储器设备的结构。
图12至图14是对于其可以应用根据本发明构思的一些实施例的半导体设备和半导体系统的示例性半导体系统的视图。图12示出了平板式PC 1200。图13示出了笔记本式计算机1300，以及图14示出了智能电话1400。根据本发明构思的实施例的半导体设备和半导体系统中的至少一个可以被用于如上所述的平板式PC 1200、笔记本式计算机1300以及智能电话1400。
此外，对于本领域普通技术人员明显的是根据本发明构思的一些实施例的半导体设备和半导体系统的示例性半导体系统还可以被应用到其他非示例性的集成电路设备。尽管平板式PC 1200、笔记本式计算机1300以及智能电话1400被例示为根据本实施例的半导体设备和半导体系统的示例，但是本发明构思的范围不限于此。
在本发明构思的一些实施例中，半导体设备和半导体系统可以通过下述来实施：计算机、UMPC(超级移动PC)、工作站、上网本、PDA(个人数字助理)、便携式计算机、无线电话、移动电话、电子书、PMP(便携式多媒体播放器)、便携式游戏机、导航设备、黑盒子、数码相机、3维电视接收机、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器或数字视频播放器。
尽管出于示意的目的描述了本发明构思的优选实施例，但是本领域技术人员将意识到各种修改、添加和替换是可能的，而不背离如在所附权利要求书中所公开的本发明构思的范围和精神。

Claims (18)

1.一种半导体设备，包括：
存储单元阵列；
标准单元区域，其中布置有被实施为执行用于访问存储单元阵列的第一操作的第一类型标准单元以及执行第一操作并且具有与第一类型标准单元的性能特性不同的性能特性的第二类型标准单元；以及
ROM，包括针对在标准单元区域中所布置的标准单元执行布局和路由的程序，
该半导体设备还包括：
第一I/O引脚；以及
I/O引脚标准单元，确定第一I/O引脚当中的激活引脚的数量。
2.根据权利要求1所述的半导体设备，其中，第二类型标准单元具有与第一类型标准单元的延迟特性不同的延迟特性。
3.根据权利要求1所述的半导体设备，其中，第二类型标准单元具有与第一类型标准单元的操作速度特性不同的操作速度特性。
4.根据权利要求1所述的半导体设备，其中，第二类型标准单元具有与第一类型标准单元的功耗特性不同的功耗特性。
5.根据权利要求1所述的半导体设备，其中，I/O引脚标准单元包括第一I/O引脚标准单元和第二I/O引脚标准单元，并且第一I/O引脚标准单元和第二I/O引脚标准单元确定彼此不同的激活引脚的数量。
6.根据权利要求1所述的半导体设备，其中，存储单元阵列包括多个体，并且
标准单元区域还包括确定多个体当中的激活体的数量的存储体标准单元。
7.根据权利要求6所述的半导体设备，其中，存储体标准单元包括第一存储体标准单元和第二存储体标准单元，以及
第一存储体标准单元和第二存储体标准单元确定彼此不同的激活体的数量。
8.根据权利要求1所述的半导体设备，其中，标准单元区域还包括被实施为执行用于访问存储单元阵列的第二操作的标准单元，以及
程序通过针对第一类型标准单元和第二类型标准单元中的任何一个以及被实施为执行第二操作的标准单元执行布局和路由来定义半导体设备的操作路径。
9.根据权利要求1所述的半导体设备，还包括第二I/O引脚，所述第二I/O引脚将ROM电连接到半导体设备的外部设备并且使得程序被从外部设备传送到ROM。
10.根据权利要求1所述的半导体设备，还包括DRAM。
11.一种半导体设备，包括：
存储单元阵列；
标准单元区域，其中布置有定义用于访问存储单元阵列的关键操作路径的第一类型标准单元和定义用于访问存储单元阵列的用户定义的操作路径的第二类型标准单元；以及
ROM，包括针对在标准单元区域中所布置的标准单元执行布局和路由的程序，
该半导体设备还包括：
第一I/O引脚；以及
I/O引脚标准单元，确定第一I/O引脚单元当中的激活引脚的数量。
12.根据权利要求11所述的半导体设备，其中，第二类型标准单元执行由用户所定义的操作。
13.根据权利要求11所述的半导体设备，其中，存储单元阵列包括多个体，并且
标准单元区域还包括确定多个体当中的激活体的数量的存储体标准单元。
14.根据权利要求11所述的半导体设备，其中，标准单元区域还包括被实施为执行用于访问存储单元阵列的额外的操作的标准单元，以及
程序通过针对第一类型标准单元和第二类型标准单元中的任何一个以及被实施为执行额外的操作的标准单元执行布局和路由来定义半导体设备的操作路径。
15.根据权利要求11所述的半导体设备，还包括第二I/O引脚，所述第二I/O引脚将ROM电连接到半导体设备的外部设备并且使得程序被从外部设备传送到ROM。
16.一种集成电路设备，包括：
半导体基板中的存储单元阵列；以及
电耦合到所述存储单元阵列的标准单元逻辑，所述标准单元逻辑包括被配置为支持用于访问所述存储单元阵列的第一操作路径的第一多个标准单元，以及被配置为支持用于访问所述存储单元阵列的第二用户可编程操作路径的第二多个标准单元，
该集成电路设备还包括：
第一I/O引脚；以及
I/O引脚标准单元，确定第一I/O引脚单元当中的激活引脚的数量。
17.根据权利要求16所述的设备，还包括可编程只读存储器(PROM)，所述可编程只读存储器电耦合到所述标准单元逻辑并且被配置为支持指定用户可编程操作路径的指令的程序。
18.根据权利要求17所述的设备，其中，PROM还被配置为支持要被所述标准单元逻辑执行的操作的程序，所述操作是从包含存储器复制、pop计数以及自动读取修改写入操作的组中所选择的。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102439700B1 (ko) 2018-01-11 2022-09-02 삼성전자주식회사 반도체 장치, 반도체 장치의 레이아웃 설계 방법 및 반도체 장치의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004010691A1 (de) * 2004-02-27 2005-09-15 Infineon Technologies Ag Verfahren und Vorrichtung zur netzlistenbasierten Gruppierung von Standardzellen beim Place & Route
DE102004014894A1 (de) * 2004-03-23 2005-11-03 Infineon Technologies Ag Verfahren zur Herstellung einer Standardzellenanordnung und eine Vorrichtung zur Durchführung des Verfahrens
JP2011114014A (ja) * 2009-11-24 2011-06-09 Elpida Memory Inc 半導体装置
CN103035639A (zh) * 2011-10-06 2013-04-10 台湾积体电路制造股份有限公司 集成电路及其设计方法
CN104699884A (zh) * 2013-12-05 2015-06-10 三星电子株式会社 布图设计系统以及使用该系统制造的半导体器件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5636367A (en) 1991-02-27 1997-06-03 Vlsi Technology, Inc. N+0.5 wait state programmable DRAM controller
US5530944A (en) 1991-02-27 1996-06-25 Vlsi Technology, Inc. Intelligent programmable dram interface timing controller
JP3186715B2 (ja) * 1998-10-29 2001-07-11 日本電気株式会社 半導体集積回路装置
US6211695B1 (en) 1999-01-21 2001-04-03 Vantis Corporation FPGA integrated circuit having embedded SRAM memory blocks with registered address and data input sections
JP2002329396A (ja) * 2001-04-26 2002-11-15 Fujitsu Ltd バンク構成を変更可能なフラッシュメモリ
JP3526450B2 (ja) * 2001-10-29 2004-05-17 株式会社東芝 半導体集積回路およびスタンダードセル配置設計方法
US6966044B2 (en) 2002-12-09 2005-11-15 Lsi Logic Corporation Method for composing memory on programmable platform devices to meet varied memory requirements with a fixed set of resources
JP2005033169A (ja) * 2003-03-28 2005-02-03 Hitachi Ltd 半導体集積回路装置とｃｍｏｓ回路の高速化方法
US7707330B2 (en) 2003-09-18 2010-04-27 Rao G R Mohan Memories for electronic systems
US20050251617A1 (en) 2004-05-07 2005-11-10 Sinclair Alan W Hybrid non-volatile memory system
JP2006222369A (ja) * 2005-02-14 2006-08-24 Oki Electric Ind Co Ltd 半導体集積回路、および、半導体集積回路の配置配線方法
JP4801910B2 (ja) * 2005-02-17 2011-10-26 株式会社東芝 半導体チップの設計方法
KR20070092617A (ko) * 2006-03-09 2007-09-13 마츠시타 덴끼 산교 가부시키가이샤 반도체 기억장치 및 반도체 장치
WO2008131058A2 (en) 2007-04-17 2008-10-30 Rambus Inc. Hybrid volatile and non-volatile memory device
KR101379519B1 (ko) * 2007-10-09 2014-03-28 후지쯔 가부시끼가이샤 반도체 집적 회로 장치
US7710144B2 (en) 2008-07-01 2010-05-04 International Business Machines Corporation Controlling for variable impedance and voltage in a memory system
US8452917B2 (en) 2008-09-15 2013-05-28 Diablo Technologies Inc. Load reduction dual in-line memory module (LRDIMM) and method for programming the same
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
KR20140037443A (ko) 2012-09-18 2014-03-27 삼성전자주식회사 메모리 장치 및 그 튜닝 방법
US8645893B1 (en) * 2012-10-23 2014-02-04 Arm Limited Method of generating a layout of an integrated circuit comprising both standard cells and at least one memory instance

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004010691A1 (de) * 2004-02-27 2005-09-15 Infineon Technologies Ag Verfahren und Vorrichtung zur netzlistenbasierten Gruppierung von Standardzellen beim Place & Route
DE102004014894A1 (de) * 2004-03-23 2005-11-03 Infineon Technologies Ag Verfahren zur Herstellung einer Standardzellenanordnung und eine Vorrichtung zur Durchführung des Verfahrens
JP2011114014A (ja) * 2009-11-24 2011-06-09 Elpida Memory Inc 半導体装置
CN103035639A (zh) * 2011-10-06 2013-04-10 台湾积体电路制造股份有限公司 集成电路及其设计方法
CN104699884A (zh) * 2013-12-05 2015-06-10 三星电子株式会社 布图设计系统以及使用该系统制造的半导体器件

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