CN103681510B - 具有掩埋位线的半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种具有掩埋位线的半导体器件及其制造方法，所述方法包括以下步骤:刻蚀半导体衬底以形成灯泡型沟槽，所述灯泡型沟槽在半导体衬底中界定多个有源区；在灯泡型沟槽中的每个中形成支撑件；通过形成穿过所述多个有源区中的每个有源区的沟槽来将每个有源区划分成一对本体线；以及在所述一对本体线中的每个本体线中形成位线。

Description

具有掩埋位线的半导体器件及其制造方法
相关申请的交叉引用
本申请要求2012年8月28日提交的韩国专利申请No.10-2012-0094460的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件，更具体而言涉及一种具有掩埋位线的半导体器件及其制造方法。
背景技术
大多数半导体器件包括晶体管。例如，在诸如DRAM的存储器件中，存储器单元包括诸如MOSFET的单元晶体管。一般而言，在MOSFET中，在半导体衬底中形成源极/漏极区，使得在源极区与漏极区之间形成平面沟道。这种一般的MOSFET称为“平面沟道晶体管”。
由于半导体器件的集成度和性能必须不断改善，MOSFET的制造技术已达物理极限。例如，随着存储器单元的尺寸减小，MOSFET的尺寸减小，使得MOSFET的沟道长度也减小。当MOSFET的沟道长度减小时，存储器件的特性因为诸如数据保持特性劣化的各种问题而劣化。
为了增加沟道长度，已提出垂直沟道晶体管（VCT）。垂直沟道晶体管包括形成有垂直沟道的柱体。源极区和漏极区形成在柱体的上部和下部。源极区和漏极区之一连接至位线。
图1是示出现有技术中的半导体器件的图。
参见图1，在半导体衬底11中形成有彼此分开的多个本体12。柱体13形成为与本体12的表面垂直。掩埋位线14掩埋在本体12中。柱体13包括第一源极/漏极区16和第二源极/漏极区18以及沟道区17。在与掩埋位线14相交叉的方向上延伸的字线15形成在柱体13的侧壁处。由于字线15具有垂直结构，因此形成垂直沟道。第一源极/漏极区16也可以形成在本体12中。
在图1的现有技术中，考虑包括沟道区17的柱体13的高度来刻蚀半导体衬底11，使得形成初步本体线。然后，刻蚀初步本体线的上部以形成柱体13。柱体13的下部成为本体12。
在现有技术中，为了大体防止相邻掩埋位线14之间的穿通（punch-through）（参见附图标记“P”），必须在掩埋位线14的下部确保预定高度（参见附图标记“P1”）。用于大体防止穿通的高度P1约80nm至约90nm，这包括形成在掩埋位线14之下的第一源极/漏极区16的深度。因此，由于本体12和柱体13的总高度（附图标记“H”）非常高，因此在形成初步本体线时需要高深宽比刻蚀工艺。
结果，在现有技术中，由于需要考虑本体12和柱体13的高度，因此需要高深宽比刻蚀工艺。此外，由于为了大体防止相邻掩埋位线14之间的穿通而进一步增加深宽比，因而发生图案倾斜。
此外，在现有技术中，虽然相邻掩埋位线14之间的间隔增大，但在减小相邻掩埋位线14之间的寄生电容上存在限制。更确切地说，连接至掩埋位线14的第一源极/漏极区16的面积对寄生电容有影响。因此，相邻掩埋位线14之间的正对面积（附图标记“P2”）包括第一源极/漏极区16，造成寄生电容增加。
发明内容
本发明的一个实施例针对一种能够大体防止因为高深宽比刻蚀工艺而造成图案倾斜的半导体器件及其制造方法。
本发明的一个实施例针对一种能够大体防止相邻掩埋位线之间的穿通并减小寄生电容的半导体器件及其制造方法。
根据一个示例性实施例，一种制造半导体器件的方法包括以下步骤：刻蚀半导体衬底以形成灯泡型沟槽，所述灯泡型沟槽在半导体衬底中界定多个有源区；在灯泡型沟槽中的每个中形成支撑件；通过形成穿过所述多个有源区中的每个有源区的沟槽来将每个有源区划分成成对本体线；以及在所述成对本体线中的每个本体线中形成位线。
根据一个示例性实施例，一种制造半导体器件的方法包括以下步骤：在半导体衬底上形成绝缘层；在绝缘层上形成导电层；刻蚀导电层以形成界定多个有源区的第一沟槽；在沟槽中的每个中形成支撑件；通过形成穿过所述多个有源区中的每个有源区的第二沟槽来将每个有源区划分成成对本体线；以及在所述成对本体线中的每个本体线中形成位线。
在一个示例性实施例中，一种半导体器件包括：半导体衬底；有源区，所述有源区包括形成在半导体衬底的表面上的本体；柱体，所述柱体形成在本体上；支撑件，所述支撑件掩埋在有源区中；以及掩埋位线，所述掩埋位线形成在本体中。
根据本发明，在形成支撑件之后，通过将有源区一分为二来形成本体线，使得可以大体防止本体线倾斜。
根据本发明，绝缘材料形成在掩埋位线之下，使得可以大体防止相邻掩埋位线之间的穿通。
根据本发明，掩埋位线之间的正对面积减小，使得可以减小掩埋位线之间的寄生电容。
附图说明
图1是示出现有半导体器件的图。
图2A是示出根据一个示例性实施例的具有掩埋位线的半导体器件的图。
图2B是示出根据一个示例性实施例的具有掩埋位线的半导体器件的图。
图2C是示出根据一个示例性实施例的具有掩埋位线的半导体器件的图。
图3A至图3M是示出用于形成根据一个示例性实施例的半导体器件的掩埋位线的例子的图。
图4A至图4D是示出用于形成根据一个示例性实施例的半导体器件的柱体的例子的图。
图5A至图5E是示出用于形成根据一个示例性实施例的半导体器件的掩埋位线的例子的图。
图6A至图6G是示出用于形成根据一个示例性实施例的半导体器件的掩埋位线的例子的图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分地传达本发明的范围。在说明书中，相似的附图标记在本发明的不同附图与实施例中表示相似的部分。
附图并不一定按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层上或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。
图2A是示出根据一个示例性实施例的具有掩埋位线的半导体器件的图。图2B是示出根据一个示例性实施例的具有掩埋位线的半导体器件的图。图2C是示出示例性的具有掩埋位线的半导体器件的图。
参见图2A，半导体器件包括掩埋位线104、柱体103和字线105。多个有源区（每个有源区包括本体102和柱体103）形成为与半导体衬底101的表面大体垂直。支撑件106分别掩埋在所述多个有源区之间。掩埋位线104分别掩埋在本体102中。
半导体衬底101可以包括含硅材料，诸如单晶硅。本体102、柱体103和半导体衬底101可以包括大体相同的材料。因此，本体102和柱体103可以包括含硅材料，诸如单晶硅。
有源区具有线结构，并且包括本体102和形成在本体102上的柱体103。多个柱体103可以形成在公共本体102上。每个本体102可以具有形成在半导体衬底101上的线结构。本体102和柱体103形成为与半导体衬底101的表面大体垂直。例如，本体102和柱体103可以相互垂直。柱体103在本体102上彼此分开。例如，柱体103可以具有矩阵阵列布置。每个柱体103可以包括垂直沟道晶体管的沟道区。此外，每个柱体103可以包括垂直沟道晶体管的第一源极/漏极区108、第二源极/漏极区109和沟道区。在第一源极/漏极区108和第二源极/漏极区109之中，第一源极/漏极区108可以连接至相对应的掩埋位线104。第二源极/漏极区109可以连接至电容器。第一源极/漏极区108、沟道区以及第二源极/漏极区109可以在与衬底101的表面大体垂直的方向上彼此连接。
第一源极/漏极区108、沟道区和第二源极/漏极区109可以形成NPN结或PNP结。例如，当第一源极/漏极区108或第二源极/漏极区109掺入第一导电杂质时，沟道区可以掺入类型与第一导电杂质相反的第二导电杂质。例如，如果第一导电杂质为N型杂质，则第二导电杂质将为P型杂质。可替选地，如果第一导电杂质为P型杂质，则第二导电杂质将为N型杂质。当垂直沟道晶体管为NMOSFET时，第一源极/漏极区108、第二源极/漏极区109和沟道区可以形成NPN结。
本体102形成在与半导体衬底101的表面垂直的第三方向（Z方向）上。本体102可以具有在第一方向（X方向）上延伸的线结构。掩埋位线104和本体102可以在第一方向上延伸。如以下将描述的，可以通过将线状有源区一分为二来形成本体102。
支撑件106位于将相邻本体102分开的灯泡型沟槽中掩埋在本体102之间。支撑件106的掩埋在灯泡型沟槽中的一部分可以延伸至本体102的下部。当支撑件106包括绝缘材料时，本体102具有形成在绝缘体上硅（SOI）结构上的结构。支撑件106可以与本体102平行地延伸。此外，支撑件106可以与衬底的表面垂直地延伸（Z方向），使得支撑件106形成在相邻的柱体103之间。包括本体102和柱体103的有源区可以被支撑件106分开。绝缘层107可以形成在相邻的有源区之间。绝缘层107也可以形成为与本体102平行，并且可以与衬底的表面垂直（Z方向），使得绝缘层107形成在柱体103之间。因此，当从X方向（如图2A所示）观察时，柱体103、支撑件106和绝缘层107可以交替地形成。
掩埋位线104掩埋在本体102中。为了将掩埋位线104掩埋在本体102中，可以使用完全硅化工艺。掩埋位线104可以在第一方向（X方向）上延伸。掩埋位线104可以包括诸如金属硅化物的金属性材料。因此，掩埋位线104具有低电阻。支撑件106的一部分可以形成在掩埋位线104之下。绝缘层107可以形成在相邻的掩埋位线104之间。如图2B所示，一个示例性的半导体器件可以具有如下结构:掩埋位线104A掩埋在本体102的凹陷下侧壁中。掩埋位线104A可以包括金属层或金属硅化物。
字线105形成在柱体103的侧壁处，其中字线105形成为与柱体103的侧壁垂直。相应地，字线105也称为垂直字线。字线105形成在柱体103的两个侧壁处，并且可以具有双字线结构。即使在双字线结构中，相应字线105的端部也可以相互连接。由于柱体103是形成有垂直沟道晶体管的沟道的区域，因此由字线105形成垂直沟道。因此，形成包括字线105、第一源极/漏极区108、沟道区和第二源极/漏极区109的垂直沟道晶体管。字线105可以在第二方向（Y方向）上延伸。字线105和掩埋位线104可以形成在它们相互交叉的方向上。字线105可以包括金属性材料。字线105可以包括氮化钛（TiN）、氮化钨（WN）或钨的叠层（WN/W）。字线105可以与掩埋位线104间隔开。为此，在字线105与掩埋位线104之间还可以形成有绝缘层（未示出）。绝缘层可以包括氧化硅。在一个示例性实施例中，字线105可以在第二方向（Y方向）上延伸，并且包围柱体103的侧壁。此外，在形成包围柱体103的侧壁的栅电极之后，将字线105连接至栅电极。
参见图2C，一个示例性半导体器件包括掩埋位线204、柱体203和字线205。多个有源区（每个有源区具有包括本体202和柱体203的垂直结构）形成在半导体衬底201上。支撑件207分别掩埋在所述多个有源区之间。掩埋位线204分别掩埋在本体202中。
半导体衬底201可以包括含硅材料，诸如单晶硅衬底。本体202、柱体203和半导体衬底201可以包括大体相同的材料。因此，本体202和柱体203可以包括含硅材料，诸如单晶硅。
有源区具有线结构，并且包括本体202和形成在本体202上的柱体203。多个柱体203可以形成在公共本体202上。每个本体202可以具有形成在半导体衬底201上的线结构。本体202和柱体203形成为与半导体衬底201的表面大体垂直。例如，本体202和柱体203可以相互垂直。多个柱体203在本体202上彼此分开。例如，柱体203可以具有矩阵阵列布置。每个柱体203可以包括垂直沟道晶体管的沟道区。此外，每个柱体203可以包括垂直沟道晶体管的第一源极/漏极区208、第二源极/漏极区209和沟道区。在第一源极/漏极区208和第二源极/漏极区209之中，第一源极/漏极区208可以连接至相对应的掩埋位线204。第二源极/漏极区209可以连接至电容器。第一源极/漏极区208、沟道区和第二源极/漏极区209可以在与衬底201的表面大体垂直的方向上彼此连接。第一源极/漏极区208、沟道区和第二源极/漏极区209可以形成NPN结或PNP结。
本体202形成在与半导体衬底201的表面大体垂直的方向上。本体202和掩埋位线204可以在第一方向（X方向）上延伸。如以下将要描述的，可以通过将线状有源区一分为二来形成本体202。
支撑件207掩埋在本体202之间。每个支撑件207可以掩埋在沟槽中。即，相邻的本体202被沟槽分开，并且支撑件207掩埋在沟槽中。支撑件207可以包括绝缘材料。支撑件207可以与本体202平行地延伸。另外，支撑件207可以与衬底的表面垂直地延伸（Z方向），使得支撑件207形成在相邻的柱体203之间。包括本体202和柱体203的有源区可以被支撑件207分开。相应地，当从第一方向观察时，柱体203和支撑件207可以交替地形成。
掩埋位线204掩埋在本体202中。为了将掩埋位线204掩埋在本体202中，可以使用完全硅化工艺。掩埋位线204可以在第一方向（X方向）上延伸。掩埋位线204可以包括诸如金属硅化物的金属性材料。因此，掩埋位线204具有低电阻。
字线205形成在柱体203的侧壁处，其中字线205形成为与柱体203的侧壁垂直。相应地，字线205也称为垂直字线。字线205形成在柱体203的两个侧壁处，并且可以具有双字线结构。即使在双字线结构中，相应字线205的端部也可以相互连接。由于柱体203是形成有垂直沟道晶体管的沟道的区域，因此由字线205形成垂直沟道。因此，形成包括字线205、第一源极/漏极区208、沟道区和第二源极/漏极区209的垂直沟道晶体管。字线205可以在第二方向（Y方向）上延伸。字线205和掩埋位线204可以在它们相互交叉的方向上形成。字线205可以包括金属性材料。字线205可以包括氮化钛（TiN）、氮化钨（WN）或钨的叠层（WN/W）。字线205可以与掩埋位线204间隔开。为此，在字线205与掩埋位线204之间还可以形成有绝缘层（未示出）。绝缘层可以包括氧化硅。在一个示例性实施例中，字线205可以在第二方向（Y方向）上延伸，并且包围柱体203的侧壁。此外，在形成包围柱体203的侧壁的栅电极之后，将字线205连接至栅电极。
用于大体防止穿通的防穿通绝缘层206形成在掩埋位线204之下。当防穿通绝缘层206包括绝缘层时，本体202形成在SOI结构上。
根据示例性实施例，形成了掩埋位线104、104A和204置于柱体103和203之下的垂直结构。因此，由于不需要在柱体103和203之间形成掩埋位线104、104A和204，因此可以实现高集成度。
此外，掩埋位线104、104A和204分别掩埋在本体102和202中。因此，相邻的掩埋位线104、104A和204可以充分地相互间隔开，由此减小了相邻的掩埋位线104、104A和204之间的寄生电容CB。此外，第一源极/漏极区108和208未形成在掩埋位线104、104A和204之下，由此减小了影响寄生电容的相邻掩埋位线104、104A和204之间的正对面积。因此，寄生电容进一步减小。
另外，在示例性实施例中，支撑件106和207分别掩埋在本体102和202之间，以及分别掩埋在柱体103和203之间，使得大体防止图案倾斜。支撑件106的一部分可以在掩埋位线104、104A和204之下延伸，以大体防止相邻的掩埋位线104、104A和204之间的穿通。可替选地，防穿通绝缘层206可以形成在掩埋位线104、104A和204之下，以大体防止相邻掩埋位线104、104A和204之间的穿通。
图3A至图3M是说明用于形成一个示例性半导体器件的掩埋位线的例子的图。
如图3A所示，在半导体衬底21上形成第一掩模图案22。半导体衬底21可以包括诸如单晶硅的单晶材料。第一掩模图案22可以包括氮化硅。例如，第一掩模图案22可以是包括氧化硅和氮化硅的顺序层叠的层。可替选地，还可以通过顺序地层叠氮化硅、氧化硅、氮氧化硅或非晶碳来形成第一掩模图案22。当第一掩模图案22包括氮化硅时，还可以在半导体衬底21与第一掩模图案22之间形成衬垫氧化物层（未示出）。可以利用光刻胶图案（未示出）来形成第一掩模图案22。第一掩模图案22可以在第一方向上延伸。第一掩模图案22可以包括在第一方向上延伸的线图案。
利用第一掩模图案22作为刻蚀阻挡层来刻蚀半导体衬底21，使得形成多个第一沟槽23，所述多个第一沟槽23具有距半导体衬底21的上表面的预定深度。第一沟槽23可以在第一方向上延伸。形成被所述多个第一沟槽23分开的多个有源区100。每个有源区100具有一对侧壁。用于形成第一沟槽23的刻蚀工艺可以包括各向异性刻蚀工艺。当从平面图观察时，有源区100被第一沟槽23分开，并且具有在第一方向上延伸的线结构，这与现有技术中已知的岛状有源区不同。
如上所述，所述多个有源区100中的相邻有源区被第一沟槽23分开。由于在考虑两个本体线29（参见图3E）和本体线之间的间隔的情况下每个有源区100具有第一线宽W1，因此在形成第一沟槽23时可以大体防止有源区100倾斜。
如图3B所示，在有源区的内侧壁的表面上和限定第一沟槽23的第一掩模图案的内侧壁的表面上形成间隔件24。间隔件24可以包括诸如氮化硅的氮化物。为了形成间隔件24，可以保形地（conformally）形成氮化物并且可以执行回刻蚀工艺。在用于形成间隔件24的回刻蚀工艺中，可以第一沟槽23的底表面23A部分地限定在半导体衬底21中。因此，可以容易地执行后续的各向同性刻蚀工艺。
如图3C所示，利用间隔件24和第一掩模图案22作为刻蚀阻挡层来进行各向同性刻蚀工艺。因此，选择性地刻蚀第一沟槽23的底表面23A以形成灯泡部（bulb）25。第一沟槽23和灯泡部25形成灯泡型沟槽结构。灯泡部25可以具有弯曲。经由各向同性刻蚀工艺来各向同性地刻蚀第一沟槽23的底表面23A，使得可以形成具有弯曲的灯泡部25。利用各向同性刻蚀工艺，调整在有源区100的下部的在侧壁方向上的刻蚀量是可能的。灯泡部25的形成造成有源区100的高度增加。灯泡部25可以具有约20nm至约30nm的深度。灯泡部25的深度可以是用于大体防止相邻掩埋位线之间的穿通的深度。如以下将描述的，即使用于大体防止穿通的灯泡部25的深度狭窄，但是由于绝缘材料掩埋在灯泡部25中，因此也可以充分地防止穿通。
如上所述，形成灯泡部25使得通过包括第一沟槽23和灯泡部25的灯泡型沟槽将所述多个有源区100分开。即使第一沟槽23和灯泡部25的高度（图3C所示的附图标记D1）深，但是由于有源区100的线宽大，因此有源区100不会倾斜。灯泡型沟槽的高度D1小于图1所示的高度H。这是因为用于大体防止穿通的灯泡部25的深度狭窄的缘故。当从平面图观察时，所述多个有源区100被灯泡型沟槽分开，并且在第一方向上延伸。有源区100的下侧壁因灯泡部25而凹陷。即，有源区100具有凹陷侧壁。第一掩模图案22保留在有源区100上。间隔件24保留在有源区100的两个侧壁上。
如图3D所示，形成支撑件26以填充包括第一沟槽23和灯泡部25的灯泡型沟槽。支撑件26可以包括绝缘材料。例如，支撑件26可以包括具有低介电常数的材料，诸如氧化硅。为了形成支撑件26，可以利用氧化硅来填充灯泡型沟槽，然后可以执行平坦化工艺。平坦化工艺可以包括回刻蚀工艺或CMP工艺。
支撑件26掩埋在相邻的有源区100之间。因此，在形成本体线29时（在刻蚀有源区100的后续工艺中），支撑件26稳固地支撑本体线29，使得可以大体防止本体线29倾斜（参见图3E）。支撑件26的下部掩埋在灯泡部25中，并且因此掩埋在有源区100的凹陷侧壁中。支撑件26的掩埋在灯泡部25中的一部分可以大体防止相邻掩埋位线之间的穿通。
如图3E所示，在每个支撑件26上和第一掩模图案22上形成第二掩模图案27。第二掩模图案27可以包括在第一方向上延伸的线图案。经由两个相邻的第二掩模图案27之间的线状间隙暴露出第一掩模图案22的一部分。经由第二掩模图案27之间的间隙暴露出第一掩模图案22的中间部分。
如上所述，将第二掩模图案27图案化成至少覆盖支撑件26的上部，并且暴露出第一掩模图案22的中间部分。
可以利用相对于第一掩模图案22能够具有刻蚀选择性的材料（诸如非晶碳）来形成第二掩模图案27。为了形成第二掩模图案27，可以利用光刻工艺。
利用第二掩模图案27作为刻蚀阻挡层来刻蚀暴露出的第一掩模图案22和暴露出的第一掩模图案22之下的有源区100。因此，形成第二沟槽28，并且有源区100被第二沟槽28一分为二成为两个本体线29。本体线29可以提供垂直沟道晶体管的沟道区。本体线29可以具有第二线宽W2。第二线宽W2可以具有相对于有源区100的第一线宽W1的1/3的宽度。第二沟槽28具有第二深度D2，所述第二深度D2可以比灯泡型沟槽的深度D1小。第二沟槽28的底表面可以具有能够将掩埋在灯泡型沟槽的灯泡部25中的支撑件26分开的宽度。
如上所述，有源区100被一分为二以形成本体线29，使得多个本体线29形成为与半导体衬底21的表面大体垂直。即，通过将有源区100一分为二的第二沟槽28来形成一对本体线29。所述多个本体线29中的一些形成在支撑件26的两侧。即，可以利用一对相邻的本体线29来定位支撑件26。有源区100被灯泡型沟槽相互分开，本体线29被第二沟槽28相互分开。
在形成本体线29时，由于本体线29被支撑件26稳固地支撑，因此不会发生图案倾斜。
如图3F所示，在包括本体线29的所得结构之上形成保护层。可以通过层叠第一保护层30和第二保护层31来形成保护层。第一保护层30和第二保护层31可以包括氧化物、氮化物、硅、钛（Ti）、钴（Co）、钌（Ru）、铝（Al）、铜（Cu）或钨（W）。第一保护层30应具有比第二保护层31的刻蚀选择性高的刻蚀选择性。因此，利用不同的材料来形成第一保护层30和第二保护层31。例如，如果使用氧化物层作为第一保护层30，则第二保护层31可以使用刻蚀选择性比氧化物层的刻蚀选择性低的材料。例如，如果第一保护层30为氧化物层，则第二保护层31可以为氮化物层。
在第二保护层31上形成第一牺牲层32以部分地间隙填充第二沟槽28。第一牺牲层32可以包括刻蚀选择性比第一保护层30和第二保护层31的刻蚀选择性高的材料。第一牺牲层32可以包括氧化物、氮化物、硅、Ti、Co、Ru、Al、Cu或W。举例来说，可以利用硅层作为第一牺牲层32。
为了形成部分地填充第二沟槽28的第一牺牲层32，利用第一牺牲层32来填充第二沟槽28。然后，可以顺序地执行化学机械抛光（CMP）工艺和回刻蚀工艺。在回刻蚀工艺中，因为第二保护层31的刻蚀选择性比第一牺牲层32低，因此第二保护层31不会被刻蚀。
如图3G所示，选择性地去除通过第一牺牲层32的去除而暴露出的第二保护层31，使得形成具有与第一牺牲层32大体相同高度的第二保护图案31A。为了选择性地去除第二保护层31，可以使用湿法刻蚀工艺或干法刻蚀工艺。形成在第二沟槽28的侧壁上的第一保护层30可以通过第二保护图案31A暴露出来。
如图3H所示，利用第二牺牲层33来部分地填充第二沟槽28。为了形成第二牺牲层33，利用第二牺牲层33来填充第二沟槽28，然后可以顺序地执行化学机械抛光（CMP）工艺和回刻蚀工艺。在回刻蚀工艺中，因为第一保护层30的刻蚀选择性比第二牺牲层33的刻蚀选择性低，因此第一保护层30不会被刻蚀。第二牺牲层33可以包括氧化物、氮化物、硅、Ti、Co、Ru、Al、Cu或W。第二牺牲层33可以包括与第一保护层30不同的材料，以便具有更高的刻蚀选择性。例如，可以利用硅层作为第二牺牲层33。
在第一保护层30之上形成第三保护图案34。第三保护图案34可以包括氧化物、氮化物、硅、Ti、Co、Ru、Al、Cu或W。第三保护图案34由刻蚀选择性比第一保护层30的刻蚀选择性低的材料制成。例如，如果第一保护层30为氧化物层，则第三保护图案34可以为氮化物层。
第三保护图案34可以制备成间隔件的形式。可以在第一保护层30之上形成第三保护层（未示出），然后可以执行间隔件刻蚀工艺。第三保护图案34在第二牺牲层33之上覆盖本体线29的侧壁。第三保护图案34覆盖第一保护层30。由于第三保护图案34制备成间隔件的形式，因此暴露出第二牺牲层33的上表面。
如图3I所示，利用干法刻蚀工艺或湿法刻蚀工艺来选择性地去除第二牺牲层33。在去除第二牺牲层33时，可以同时去除第一牺牲层32。
如上所述，去除第二牺牲层33，使得在第三保护图案34与第二保护图案31A之间形成初步开口35A和35B。初步开口35A和35B暴露出第一保护层30的一部分。初步开口35A和35B以沿着本体线29的侧壁延伸的线的形式开放。尤其，初步开口35A和35B在相邻的本体线29的侧壁处同时开放。
图3J所示，选择性地去除第一保护层30的由初步开口35A和35B暴露出的一部分，使得形成开口36A和36B以暴露出本体线29的侧壁的一部分。本体线29的侧壁的上部（在开口36A和36B之上）被第一保护图案30A和第三保护图案34覆盖。本体线29的侧壁的下部（在开口36A和36B之下）被第一保护图案30A、第二保护图案31A覆盖。在形成开口36A和36B时，还可以同时去除形成在第二掩模图案27上的第一保护层30。
开口36A和36B可以以沿着本体线29的侧壁延伸的线的形式开放。尤其，在被第二沟槽28分开的相邻本体线29的侧壁处同时形成开口36A和36B。开口36A和36B将被称为两侧接触（BSC）。
由于支撑件26的一部分处于本体线29的下部填充灯泡部25、且支撑件26包括绝缘层，因此本体线29形成在绝缘体上硅（SOI）结构上。
如图3K所示，在本体线29中形成第一源极/漏极区38。为了形成第一源极/漏极区38，可以执行等离子体掺杂37。此时，将本体线29的侧壁的被开口36A和36B暴露出的一部分掺杂，使得形成第一源极/漏极区38。第一源极/漏极区38成为垂直沟道晶体管的源极/漏极区。
等离子体掺杂37是将掺杂源激发为等离子体状态并且将激发的等离子体中的掺杂剂离子注入样品的掺杂方法。此时，当将偏压施加至样品时，可以一次将等离子体中的掺杂剂离子掺杂到样品的整个表面上。偏压还被称为掺杂能量。
利用掺杂能量、掺杂量和掺杂源来执行等离子体掺杂37。
掺杂源是含有将被掺入第一源极/漏极区38的掺杂剂的材料。掺杂源包括掺杂剂气体，所述掺杂剂气体含有例如砷（As）或磷（P）。例如，掺杂源包括砷化氢（AsH3）或磷化氢（PH3）。磷（P）和砷（As）为已知的N型掺杂剂。此外，掺杂源可以使用含有硼（B）的掺杂剂气体，硼（B）为已知的P型掺杂剂。
掺杂能量表示施加至半导体衬底21的偏压。掺杂能量还施加至本体线29。结果，等离子体掺杂37可以在横向上发生。另外，等离子体掺杂37也可以通过激发的等离子体中的离子碰撞而在横向上发生。
掺杂量表示注入的掺杂剂的量。掺杂量设定为约1×105原子/cm2至约1×1017原子/cm2。当利用这种范围内的掺杂量来执行等离子体掺杂37时，掺入第一源极/漏极区38的掺杂剂具有1×1020原子/cm3或更高的掺杂浓度。
可以流入激发等离子体以用于等离子体掺杂37的气体。用于激发等离子体的气体可以包括氩（Ar）、氦（He）或类似气体。
如上所述，等离子体掺杂37可以在没有因为外围结构造成阴影效应（shadoweffect）的情况下发生。因此，可以在期望的位置形成第一源极/漏极区38。
可替选地，第一源极/漏极区38使用已原位掺杂的掺杂多晶硅。例如，可以使掺杂多晶硅经受退火，使得掺杂多晶硅中的掺杂剂可以扩散至本体线29。可替选地，可以利用倾斜离子注入来形成第一源极/漏极区38。
可以将第一源极/漏极区38定位在灯泡部25之上，使得能够通过支撑件26将相邻的第一源极/漏极区38隔离。由于支撑件26定位在第一源极/漏极区38之下，因此可以控制耗尽区。
如图3L所示，将金属层39形成在所得结构之上并且填充开口36A和36B。金属层39包括诸如半贵金属或防火金属的金属。金属层39可以包括能够被硅化的金属。例如，金属层39可以包括钴（Co）、钛（Ti）、钽（Ta）、镍（Ni）、钨（W）、铂（Pt）或钯（Pd）。可以利用化学气相沉积（CVD）或原子层沉积（ALD）来形成金属层39。可以将金属层39的沉积厚度控制到至少掩埋开口36A和36B的厚度。这样的厚度是为了能够在后续的硅化工艺中完全硅化。
执行退火工艺，使得硅化执行为允许金属层39与本体线29反应。由于金属层39包括金属并且本体线29包括含硅材料，因此通过金属层39与本体线29的反应来形成金属硅化物40。金属硅化物40可以包括硅化钴、硅化钛、硅化钽、硅化镍、硅化钨、硅化铂或硅化钯。退火工艺包括快速热退火（RTA）工艺。可以根据形成本体线29的材料类型和形成金属层39的材料类型而在不同温度执行快速热退火（RTA）工艺。例如，如果金属层39使用钴（Co），则退火温度范围可以为约400℃至约800℃。金属硅化物40可以是部分硅化或完全硅化（FUSI）。在下文中，一个示例性实施例可以包括完全硅化的金属硅化物40。可以从每个本体线29的一个侧壁开始执行硅化工艺，使得本体线29的被开口36A和36B暴露出的一部分被完全硅化。经由完全硅化工艺，将金属硅化物40掩埋在本体线29中。
在形成金属硅化物40之后，未反应的导电层保留。经由硅化工艺形成的金属硅化物40成为掩埋位线（BBL）。在下文中，金属硅化物将被称为掩埋位线40。
如图3M所示，去除未反应的金属层。此时，可以利用湿法刻蚀工艺来去除未反应的金属层。
另外，如果金属层39包括钴，则依次执行至少两次快速热退火（RTA）工艺以形成硅化钴。例如，执行初次退火工艺和二次退火工艺。可以在约400℃至约600℃的温度执行初次退火工艺，并且可以在约600℃至约800℃的温度执行二次退火工艺。初次退火工艺的结果是，形成具有CoSiX（x=0.1至1.5）相的硅化钴。二次退火工艺的结果是，具有CoSiX相的硅化钴转变成具有CoSi2相的硅化钴。在这些硅化钴之中，具有CoSi2相的硅化钴具有最低的电阻率。在初次退火工艺与二次退火工艺之间，去除任何未反应的钴。可以利用硫酸（H2SO4）和过氧化氢（H2O2）的混合化学药品来去除未反应的钴。
在所得结构之上形成层间电介质层41以填充第二沟槽28。层间电介质层41可以包括诸如硼磷硅酸盐玻璃（BPSG）的氧化物。可以使层间电介质层41经受平坦化工艺，由此使得暴露出第二掩模图案27的表面。相邻的掩埋位线40通过层间电介质层41相互隔离。
根据一个示例性实施例，掩埋位线40形成在本体线29中。因此，相邻的掩埋位线40通过层间电介质层41和支撑件26而充分地相互间隔开，由此减小了相邻掩埋位线40之间的寄生电容CB。此外，在掩埋位线40之下未形成第一源极/漏极区38，由此减小了正对面积。因此，可以进一步减小相邻掩埋位线40之间的寄生电容。
此外，本体线29形成在SOI结构上，使得可以大体防止掩埋位线之间的穿通。例如，支撑件26包括在掩埋位线40之下的灯泡部中延伸的绝缘材料。因此，大体防止掩埋位线40之间的穿通。掩埋在灯泡部25中的支撑件26使用绝缘材料，使得即使将支撑件26形成为具有薄的厚度，也可以充分地防止穿通。
本体线29是通过将有源区100一分为二来形成的，并且被支撑件26稳固地支撑。此外，由于通过包括绝缘材料的支撑件26来大体防止掩埋位线40之间的穿通，因此第二沟槽28和灯泡部25不需要形成很深。本体线29的高度（即灯泡型沟槽的深度D1）远小于深度H（图1所示）。这是因为用于大体防止穿通的灯泡部25的深度浅，并且在掩埋位线40之下未形成第一源极/漏极区38。因此，深宽比大幅减小，使得可以形成结构稳定的本体线29，无图案倾斜。例如，在考虑用于大体防止穿通的深度80nm的情况下，图1的深度“H”为约340nm。然而，在本实施例中，即使在考虑用于大体防止穿通的深度30nm的情况下，深度“D1”也只有约280nm。
图4A至图4D是示出形成一个示例性半导体器件的柱体的图。在下文中，用于形成柱体的方法参考沿着图3M的线A-A’截取的剖面图。
如图4A所示，形成第三沟槽43。通过刻蚀本体线29的一部分来提供第三沟槽43。为了形成第三沟槽43，可以使用第三掩模图案42。第三掩模图案42可以包括在第三掩模图案42与本体线29相交叉的方向上的线图案。利用第三掩模图案42作为刻蚀阻挡层来刻蚀第二掩模图案27和第一掩模图案22，并且将本体线29和层间电介质层41刻蚀至预定深度。因此，形成第三沟槽43，使得形成被第三沟槽43分开的柱体29B。第三沟槽43的底表面可以到达第一源极/漏极区38。第三沟槽43的底表面可以不暴露出掩埋位线40。在形成第三沟槽43时，可以刻蚀支撑件26的一部分。
如上所述，刻蚀本体线29以形成柱体29B，并且本体29A定位在柱体29B之下。将本体29A制备成在一个方向上延伸的线的形式，并且可以在一个本体29A上形成多个柱体29B。
在本体29A中形成有掩埋位线40。支撑件26的一部分在掩埋位线40与半导体衬底21之间延伸。所述多个柱体29B在与半导体衬底21的表面大体垂直的方向上在本体29A上延伸。所述多个柱体29B以单元为单位形成。因此，所述多个柱体29B形成在一个本体29A上，并且被第三沟槽43彼此分开。柱体29B是形成有垂直沟道晶体管的沟道区的结构。柱体29B可以在本体29A上具有矩阵阵列布置。由于本体线29包括含硅材料，因此柱体29B可以包括诸如单晶硅柱体的硅柱体。在本体29A中，可以形成有第一源极/漏极区38的一部分和掩埋位线40。第一源极/漏极区38的上表面可以延伸至柱体29B的下部。
如图4B所示，在去除第三掩模图案42之后，形成导电层45以部分地填充第三沟槽43。在形成导电层45之前，可以形成栅电介质层44。可以通过将柱体29B的侧壁和本体29A的上表面氧化来形成栅电介质层44。虽然图中未示出，但是在形成栅电介质层44之前，可以执行沟道离子注入。导电层45使用例如金属性层的低电阻材料，所述金属性层诸如钛层、氮化钛层或钨层。可以通过顺序地执行平坦化工艺和回刻蚀工艺来将导电层45凹陷。
如图4C所示，沉积绝缘层，然后执行回刻蚀工艺，使得形成间隔件46。间隔件46可以包括氮化物层。
利用间隔件46作为刻蚀阻挡层来刻蚀导电层45，使得在柱体29B的侧壁处形成字线45A。可以在与掩埋位线40相交叉的第二方向上形成字线45A。字线45A用作垂直栅电极。在一个示例性实施例中，可以将字线45A形成为包围柱体29B。在一个示例性实施例中，在形成包围柱体29B的环状垂直栅电极之后，字线45A可以被形成为与相邻的垂直栅电极相互连接。在一个示例性实施例中，可以在形成垂直栅电极之后经由栅极接触来相互连接字线45A，并且字线45A可以形成在柱体29B之上。
如图4D所示，形成第二层间电介质层47以将字线45A相互隔离。
选择性地去除第一掩模图案22和第二掩模图案27以在柱体29B之上形成接触孔。将离子注入到接触孔之下的柱体29B以形成第二源极/漏极区48。然后，形成存储节点接触插塞49以填充接触孔。
要成为电容器的一部分的存储节点50可以分别形成在存储节点接触插塞49上。存储节点50可以制备成柱体的形式。在一个示例性实施例中，存储节点50可以制备成圆柱体的形式。虽然未在图中示出，但是可以在存储节点50上顺序地形成电介质层和顶电极。
图5A至图5E是示出用于说明形成一个示例性半导体器件的掩埋位线的方法的例子的图。形成支撑件和有源区的方法参考图3A至图3D。
如图5A所示，在支撑件26和第一掩模图案22上形成第二掩模图案27。第二掩模图案27可以包括在第一方向上延伸的线图案。经由两个相邻第二掩模图案27之间的线状间隙而暴露出第一掩模图案22的一部分。可以暴露出经由第二掩模图案27之间的间隙而暴露出的第一掩模图案22的中间部分。
如上所述，第二掩模图案27具有线状间隙，被图案化成至少覆盖支撑件26的上部，并且暴露出第一掩模图案22的中间部分。
可以利用相对于第一掩模图案22能够具有刻蚀选择性的材料来形成第二掩模图案27。例如，第二掩模图案27可以包括非晶碳。为了形成第二掩模图案27，可以使用光刻工艺。
利用第二掩模图案27作为刻蚀阻挡层来刻蚀暴露出的第一掩模图案22和暴露出的第一掩模图案22之下的有源区100（例如，见图3A），使得形成第二沟槽51。那么，有源区100的一部分被刻蚀，并且有源区100被第二沟槽51一分为二成为两个初步本体线29C。初步本体线29C可以具有第二线宽W2。第二线宽W2可以具有相对于有源区100的第一线宽W1的1/3的宽度（例如，见图3A）。第二沟槽51具有第二深度D2，其中第二深度D2可以小于灯泡型沟槽的深度D1（例如，见图3C）。
如图5B所示，在第二沟槽51的内壁形成间隔件52。
间隔件52可以包括诸如氮化硅的氮化物。为了形成间隔件52，可以保形地形成氮化物，并且可以进行回刻蚀工艺。在用于形成间隔件52的回刻蚀工艺中，可以部分地刻蚀第二沟槽51的底表面53。因此，可以容易地执行后续的各向同性刻蚀工艺。
如图5C所示，各向同性地刻蚀第二沟槽51的底表面53以形成灯泡部54。因此，形成本体线29，并且本体线29被包括第二沟槽51和灯泡部54的灯泡型沟槽分开。掩埋有支撑件的灯泡型沟槽将被称为第一灯泡型沟槽，而用于将本体线29分开的灯泡型沟槽将被称为第二灯泡型沟槽。第二灯泡型沟槽具有第三深度D3。通过灯泡部54使本体线29的下侧壁凹陷。即，本体线29具有凹陷的下侧壁。第二灯泡型沟槽的第三深度D3可以比第一灯泡型沟槽的第一深度D1更浅。
如上所述，通过将有源区100一分为二来形成一对本体线29，使得将本体线29形成为与半导体衬底21的表面大体垂直。可以通过包括第二沟槽51和灯泡部54的第二灯泡型沟槽来将形成在不同支撑件26上的相邻本体线29相互分开。
在形成本体线29时，由于本体线29被支撑件26稳固地支撑，因此即使执行高深宽比刻蚀工艺，也不会发生图案倾斜。
另外，在形成灯泡部54时，可以利用支撑件26来防止灯泡部54的底表面扩大。即，在形成灯泡部54时支撑件26可以作为刻蚀停止层。
如图5D所示，在所得结构之上形成导电层（未示出）以填充灯泡部54。导电层可以包括金属层。使导电层经受平坦化工艺和回刻蚀工艺，使得将掩埋位线55掩埋在本体线29的凹陷侧壁中。在回刻蚀导电层时，可以将半导体衬底21的在支撑件26之间的一部分凹陷预定深度，以使掩埋位线充分地相互分开（参见附图标记56）。经由凹陷（56），可以大体防止掩埋位线55之间的穿通。
如图5E所示，利用第一层间电介质层57填充第二沟槽51。第一层间电介质层57可以包括诸如BPSG的氧化物。可以使第一层间电介质层57经受平坦化工艺以使第二掩模图案27的表面暴露出来。通过第一层间电介质层57将相邻的掩埋位线55相互隔离。
接着，可以形成包括柱体和电容器的垂直沟道晶体管。这参考图4A至图4D。
图6A至图6G是示出用于说明形成一个示例性半导体器件的掩埋位线的方法的例子的图。
如图6A所示，在半导体衬底61上形成绝缘层62。绝缘层62可以包括氧化硅。在绝缘层62上形成导电层63。导电层63可以包括含硅材料。可以经由外延生长来形成导电层63。当半导体衬底61和导电层63包括含硅材料时，形成SOI结构。半导体衬底61可以包括单晶材料。半导体衬底61包括含硅衬底，例如，可以包括单晶硅。绝缘层62大体防止掩埋位线之间的穿通。虽然未在图中示出，但在形成导电层63时，可以形成NPN结。NPN结是要形成第一源极/漏极区、沟道区和第二源极/漏极区的结。
如图6B所示，在导电层63上形成多个第一掩模图案64。第一掩模图案64包括氮化硅。第一掩模图案64可以是包括氧化硅和氮化硅的叠层。例如，可以通过顺序地层叠氮化硅和氧化硅来形成第一掩模图案64。可替选地，也可以通过顺序地层叠氮化硅、氧化硅、氮氧化硅或非晶碳来形成第一掩模图案64。当第一掩模图案64包括氮化硅时，还可以在导电层63与第一掩模图案64之间形成衬垫氧化物层（未示出）。可以利用光刻胶图案（未示出）来形成第一掩模图案64。第一掩模图案64可以在第一方向上延伸。第一掩模图案64可以包括在第一方向上延伸的线图案。
利用第一掩模图案64作为刻蚀阻挡层来刻蚀导电层63，使得形成多个第一沟槽65以暴露出绝缘层62的表面。第一沟槽65可以在第一方向上延伸。形成被第一沟槽65分开的有源区200。每个有源区200具有一对侧壁。用于形成第一沟槽65的刻蚀工艺可以包括各向异性刻蚀工艺。当从平面图观察时，有源区200被第一沟槽65分开，并且具有在第一方向上延伸的线结构。有源区与现有技术中已知的岛状有源区不同。第一沟槽65具有第一深度D1。
如上所述，有源区200被第一沟槽65分开。由于在考虑两个本体线69（参见图6E）和本体线69之间的间隔的情况下有源区200的线宽具有第一线宽W1，因此在形成第一沟槽65时可以大体防止有源区200倾斜。
如图6C所示，形成支撑件66以填充第一沟槽65。
支撑件66可以包括绝缘材料。例如，支撑件66可以包诸如氧化硅的氧化物。为了形成支撑件66，在形成氧化物以填充第一沟槽65之后，可以执行平坦化工艺。平坦化工艺可以包括回刻蚀工艺或CMP工艺。
支撑件66掩埋在相邻的有源区200之间。因此，当在刻蚀有源区200的后续工艺中形成本体线69时（参见图6E），支撑件66稳固地支撑本体线69，使得可以大体防止本体线倾斜。
如图6D所示，在支撑件66和第一掩模图案64上形成多个第二掩模图案67。第二掩模图案67可以包括在第一方向上延伸的线图案。经由两个相邻的第二掩模图案67之间的线状间隙暴露出第一掩模图案64的一部分。经由第二掩模图案67之间的间隙暴露出第一掩模图案64的中间部分。
如上所述，第二掩模图案67具有线状间隙，被图案化成至少覆盖支撑件66的上部且暴露出第一掩模图案64的中间部分。
可以利用相对于第一掩模图案64能够具有刻蚀选择性的材料来形成第二掩模图案67。例如，第二掩模图案67可以包括非晶碳。为了形成第二掩模图案67，可以使用光刻工艺。
利用第二掩模图案67作为刻蚀阻挡层来刻蚀暴露出的第一掩模图案64和暴露出的第一掩模图案64之下的有源区200，使得形成第二沟槽68。那么，有源区200的一部分被刻蚀，并且有源区200被第二沟槽68一分为二成为两个初步本体线69A。
初步本体线69A可以具有第二线宽W2。第二线宽W2可以具有相对于有源区200的第一线宽W1的1/3的宽度。第二沟槽68具有第二深度D2，其中第二深度D2可以比第一沟槽65的深度D1更小。
如图6E所示，在第二沟槽68的内壁形成间隔件70。
刻蚀第二沟槽68的底表面，使得第二沟槽68的深度延伸，因此形成本体线69。本体线69被第二沟槽68分开。随着第二沟槽68的深度增加，本体线69的下侧壁69B因间隔件70而暴露。
如上所述，通过将有源区200一分为二来形成本体线69，使得本体线69形成在绝缘层62上，与半导体衬底61的表面大体垂直。本体线69中的一些形成在支撑件66的两侧。本体线69中的一些可以被第二沟槽68分开。
在形成本体线69时，由于本体线69被支撑件66稳固地支撑，因此即使执行高深宽比刻蚀工艺，也不会发生图案倾斜。
如图6F所示，在所得结构之上形成金属层71。金属层71包括诸如半贵金属或防火金属的金属。金属层71包括能够被硅化的金属。例如，金属层71可以包括钴（Co）、钛（Ti）、钽（Ta）、镍（Ni）、钨（W）、铂（Pt）或钯（Pd）。可以利用化学气相沉积（CVD）或原子层沉积（ALD）来形成金属层71。金属层71可以具有能够在后续的硅化工艺中被完全硅化的沉积厚度。
执行退火工艺，使得硅化工艺执行成允许金属层71与本体线69反应。由于金属层71包括金属并且本体线69包括含硅材料，因此通过金属层71与本体线69的反应来形成金属硅化物72。金属硅化物72可以包括硅化钴、硅化钛、硅化钽、硅化镍、硅化钨、硅化铂或硅化钯。退火工艺包括快速热退火（RTA）工艺。可以根据形成本体线69和金属层71的材料类型而在不同温度执行快速热退火（RTA）工艺。例如，如果金属层71使用钴（Co），则退火温度范围可以为约400℃至约800℃。金属硅化物72可以是部分硅化或完全硅化（FUSI）。在下文中，一个示例性实施例包括完全硅化的金属硅化物72。可以允许从本体线69的侧壁开始充分地执行硅化工艺，使得暴露的本体线69的下侧壁69B被完全硅化。经由完全硅化工艺，将金属硅化物72掩埋在本体线69中。
在形成金属硅化物72之后，未反应的导电层保留。经由硅化工艺形成的金属硅化物72成为掩埋位线（BBL）。在下文中，金属硅化物将被称为掩埋位线72。
在一个示例性实施例中，虽未示出，但是可以利用图5B至图5D所示的工艺来取代图6E和图6F所示的用于形成本体线69和掩埋位线72的工艺。
如图6G所示，可以利用湿法刻蚀工艺来去除未反应的金属层。
另外，如果金属层71包括钴，则依次执行至少两次快速热退火（RTA）工艺以形成硅化钴。例如，执行初次退火工艺和二次退火工艺。可以在约400℃至约600℃的温度执行初次退火工艺，并且可以在约600℃至约800℃的温度执行二次退火工艺。初次退火工艺的结果是，形成具有CoSiX（x=0.1至1.5）相的硅化钴。二次退火工艺的结果是，具有CoSiX相的硅化钴转变成具有CoSi2相的硅化钴。在这些硅化钴之中，具有CoSi2相的硅化钴具有最低的电阻率。在初次退火工艺与二次退火工艺之间，去除未反应的钴。可以利用硫酸（H2SO4）和过氧化氢（H2O2）的混合化学药品来去除未反应的钴。
在所得结构之上形成第一层间电介质层73以填充第二沟槽68。第一层间电介质层73可以包括诸如BPSG的氧化物。可以使第一层间电介质层73经受平坦化工艺使得暴露出第二掩模图案67的表面。相邻的掩埋位线72通过第一层间电介质层73而相互隔离。
接着，可以进一步形成包括柱体和电容器的垂直沟道晶体管。这参考图4A至图4D。
虽然已经结合具体的实施例描述了本发明，但是本领域技术人员将清楚的是，在不脱离所附权利要求所限定的本发明的主旨和范围的情况下，可以进行各种变化和修改。

Claims (21)

1.一种制造半导体器件的方法，所述方法包括以下步骤:
刻蚀半导体衬底以形成灯泡型沟槽，所述灯泡型沟槽在所述半导体衬底中界定多个有源区；
在所述灯泡型沟槽中的每个中形成支撑件；
通过形成穿过所述多个有源区中的每个有源区的沟槽来将每个有源区划分成成对本体线；以及
在所述成对本体线中的每个本体线中形成位线。
2.如权利要求1所述的方法，还包括以下步骤:
在形成所述位线之后，刻蚀所述成对本体线以形成成对柱体，其中所述成对柱体中的每个柱体包括沟道区；以及
形成连接至每个柱体的上部的电容器。
3.如权利要求1所述的方法，其中，形成所述灯泡型沟槽包括以下步骤:
刻蚀所述半导体衬底以形成多个第一沟槽，所述多个第一沟槽由所述有源区的侧壁界定；
在所述侧壁之上形成间隔件；以及
刻蚀所述半导体衬底的界定所述多个第一沟槽的底部的表面，以形成在与所述多个第一沟槽的纵向大体垂直的方向上延伸的多个灯泡部。
4.如权利要求1所述的方法，其中，所述支撑件包括绝缘材料。
5.如权利要求1所述的方法，其中，形成所述位线包括以下步骤:
相邻于所述支撑件地同时刻蚀所述成对本体线的侧壁，以在所述侧壁中形成成对开口；
利用金属来填充所述开口；以及
将所述金属和所述成对本体线退火以产生金属硅化物位线。
6.如权利要求1所述的方法，其中，将每个有源区划分成成对本体线包括以下步骤:
部分地刻蚀每个有源区的厚度以形成所述沟槽；
在所述沟槽的侧壁上形成间隔件；
刻蚀所述多个有源区的界定所述沟槽的底表面的表面，以增加所述沟槽的深度；以及
刻蚀所述成对本体线的界定所述沟槽的侧壁，以形成在与所述沟槽的纵向垂直的方向上延伸的凹陷下侧壁。
7.如权利要求6所述的方法，还包括以下步骤:
在所述沟槽中形成导电层，使得通过所述导电层来掩埋所述凹陷下侧壁；以及
除了所述凹陷下侧壁外，从所述沟槽去除所述导电层，以在所述本体线的凹陷下侧壁中形成掩埋位线。
8.一种制造半导体器件的方法，所述方法包括以下步骤:
在半导体衬底上形成绝缘层；
在所述绝缘层上形成导电层；
刻蚀所述导电层以形成界定多个有源区的第一沟槽；
在所述沟槽中的每个中形成支撑件；
通过形成穿过所述多个有源区中的每个有源区的第二沟槽来将每个有源区划分成成对本体线；以及
在所述成对本体线中的每个本体线中形成位线。
9.如权利要求8所述的方法，还包括以下步骤:
在形成所述位线之后，刻蚀所述成对本体线以形成成对柱体，其中所述成对柱体中的每个包括沟道区；以及
形成连接至每个柱体的上部的电容器。
10.如权利要求8所述的方法，其中，所述支撑件包括绝缘材料。
11.如权利要求8所述的方法，其中，将每个有源区划分成成对本体线包括以下步骤:
部分地刻蚀每个有源区的厚度以形成所述第二沟槽；
在所述第二沟槽的侧壁上形成间隔件；以及
刻蚀所述多个有源区的界定所述第二沟槽的底表面的表面，以形成在与所述第二沟槽的纵向垂直的方向上延伸的凹陷下侧壁。
12.如权利要求11所述的方法，还包括以下步骤:
在所述沟槽中形成金属层，使得通过所述金属层来掩埋所述凹陷下侧壁；以及
除了所述凹陷下侧壁外，从所述沟槽去除所述金属层，以在所述本体线的凹陷下侧壁中形成掩埋位线。
13.如权利要求8所述的方法，其中，将每个有源区划分成成对本体线包括以下步骤:
部分地刻蚀每个有源区的厚度以形成所述第二沟槽；
在所述成对本体线的侧壁上形成间隔件，所述侧壁限定所述第二沟槽；以及
刻蚀所述多个有源区的限定所述第二沟槽的底表面的表面，以将所述成对本体线的下侧壁凹陷。
14.如权利要求13所述的方法，其中，形成所述位线包括以下步骤:
在凹陷的下侧壁中形成金属层；以及
将所述金属层和所述凹陷的下侧壁退火，以形成掩埋的金属硅化物位线。
15.一种半导体器件，包括:
半导体衬底；
有源区，所述有源区包括形成在所述半导体衬底的表面上的本体；
柱体，所述柱体形成在所述本体上；
支撑件，所述支撑件掩埋在所述有源区中；以及
掩埋位线，所述掩埋位线形成在所述本体中并且包括完全硅化的金属硅化物。
16.如权利要求15所述的半导体器件，还包括:
用于垂直沟道晶体管的栅电极，所述栅电极形成在所述柱体中每一个柱体的侧壁上；以及
电容器，所述电容器连接至所述柱体中的每一个柱体。
17.如权利要求15所述的半导体器件，其中，所述支撑件包括绝缘材料。
18.如权利要求15所述的半导体器件，其中，所述支撑件形成在灯泡型沟槽中，所述灯泡型沟槽形成在所述有源区中。
19.如权利要求15所述的半导体器件，其中，所述支撑件的一部分在所述本体与所述半导体衬底之间延伸。
20.如权利要求15所述的半导体器件，还包括:
防穿通绝缘层，所述防穿通绝缘层形成在所述半导体衬底与所述本体之间，
其中，所述掩埋位线中每一个掩埋位线的下部接触所述防穿通绝缘层。
21.如权利要求15所述的半导体器件，
其中，通过将所述有源区一分为二的沟槽来划分所述本体，并且
其中，所述半导体器件还包括掩埋在所述沟槽中的绝缘层。
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