CN103681599B - 具有掩埋位线的半导体器件及其制造方法 - Google Patents

具有掩埋位线的半导体器件及其制造方法 Download PDF

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Abstract

一种半导体器件包括：本体线，所述本体线形成为与衬底大体垂直，并且具有凹陷侧壁；掩埋位线，所述掩埋位线掩埋在所述凹陷侧壁中，并且包括金属硅化物；以及阻挡层，所述阻挡层插入在每个掩埋位线与相应的每个本体线之间。

Description

具有掩埋位线的半导体器件及其制造方法
相关申请的交叉引用
本申请要求2012年8月28日提交的韩国专利申请No.10-2012-0094372的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件制造技术，更具体而言，涉及一种具有掩埋位线的半导体器件及其制造方法。
背景技术
大多数半导体器件包括晶体管。例如，DRAM所代表的半导体存储器件包括具有MOSFET的存储器单元。一般，在MOSFET中，由于在衬底的表面中形成源极区/漏极区，因此在源极区与漏极区之间形成平面沟道。这种一般的MOSFET由此被称为平面沟道晶体管。
随着不断地要求半导体存储器件的集成度和性能提高，制造MOSFET的技术面临物理极限。例如，随着存储器单元的尺寸缩小，MOSFET的尺寸也缩小，这导致MOSFET的沟道长度变短。如果MOSFET的沟道长度变短，则数据保持特性可能会恶化，由此存储器件的特性可能会降低。
考虑到这些问题，在本领域中提出了垂直沟道晶体管（VCT）。在垂直沟道晶体管中，在柱体的相应端部形成结区，并且结区中的任何一个与位线连接。位线被掩埋在限定于柱体之间的沟槽中，因此位线也被称为掩埋位线（buried bit line，BBL）。
每个都包括垂直沟道晶体管（VCT）和掩埋位线（BBL）的两个相邻的存储器单元与一个掩埋位线（BBL）相邻。因此，在两个相邻的存储器单元之间的空间（例如，沟槽）中形成掩埋位线（BBL），并且执行OSC（one-side-contact，一侧接触）工艺以将一个存储器单元与一个掩埋位线（BBL）连接。OSC工艺是用于使每个掩埋位线（BBL）与两个相邻的存储器单元中的任何一个相接触的工艺。因此，OSC工艺也被称作单侧接触（single-side-contact，SSC）工艺。通常，在采用平面沟道晶体管的存储器件中，为了将平面沟道晶体管与位线连接，需要具有高的深宽比的接触插塞工艺。相比之下，在采用垂直沟道晶体管和掩埋位线的情况下，由于垂直沟道晶体管和掩埋位线可以相互直接接触，因此不需要接触插塞工艺。因此，位线的寄生电容可以减小。
图1是说明根据现有技术的掩埋位线的截面图。
参见图1，在衬底11上形成由沟槽13分隔开的多个本体线14。通过利用掩模图案12对衬底11执行刻蚀工艺来形成本体线14。在本体线14的侧壁上和沟槽13的表面上形成钝化层15。经由OSC工艺在钝化层15中限定出开放部17。每个开放部17将每个本体线14的任何一个侧壁开放。掩埋位线16形成在沟槽13中。掩埋位线16经由开放部17与本体线14连接。每个掩埋位线16与两个相邻的本体线14中的任何一个连接。虽然附图中并未示出，但是每个本体线14的上部包括形成有垂直沟道晶体管的源极区/漏极区和沟道的柱体。
参见图1，为了将每个掩埋位线16与相邻的本体线14中的任何一个本体线的侧壁连接，采用OSC工艺。为了实现OSC工艺，已经提出了各种方法，诸如内衬层和倾斜离子注入工艺、OSC掩模工艺等等。
然而，这些方法由于工艺上的困难而不能形成一致且可再现的OSC结构。此外，由于高集成进一步继续，相邻的掩埋位线16之间的距离变窄，并且相邻的掩埋位线16之间的寄生电容（CB）增加。由于掩埋位线16与本体线14相接触，因此掩埋位线16之间的寄生电容（CB）和本体线14与掩埋位线16之间的电容大体相同。由于相邻的掩埋位线16之间的距离变窄，寄生电容（CB）显著地增加。如果掩埋位线之间的寄生电容（CB）以此方式增加，则器件可能变得不能操作。
此外，在现有技术中，由于本体线14是在考虑了包括沟道区的柱体高度的情况下形成的，因此在用于形成本体线14的刻蚀工艺中需要高的深宽比刻蚀。因此，由于沟槽13被形成为具有足够的高度（参见附图标记H）以包括柱体高度，因此出现本体线14可能会倾斜的问题。
发明内容
本发明的各个示例性实施例针对一种可以减小相邻的掩埋位线之间的寄生电容的半导体器件及其制造方法。
此外，各个实施例针对一种可以防止本体线因为高的深宽比刻蚀工艺而倾斜的半导体器件及其制造方法。
在本发明的一个实施例中，一种半导体器件可以包括：本体线，所述本体线形成为与衬底大体垂直，并且具有凹陷侧壁；掩埋位线，所述掩埋位线掩埋在凹陷侧壁中；以及阻挡层，所述阻挡层插入在每个掩埋位线与相应的每个本体线之间。
在本发明的另一个实施例中，一种半导体器件可以包括：多个有源区，所述多个有源区相互分隔开；多个第一沟槽，所述多个第一沟槽限定在衬底中，其中，所述多个有源区通过所述多个第一沟槽而相互分隔开；支撑件，所述支撑件填充在所述多个第一沟槽中；第二沟槽，每个第二沟槽将所述多个有源区中的每个有源区分隔开，并且每个第二沟槽具有面向彼此的凹陷侧壁；分隔开的掩埋位线对，所述分隔开的掩埋位线对形成在每个第二沟槽中，并且包括金属硅化物；以及阻挡层，所述阻挡层插入在分隔开的掩埋位线对与每个第二沟槽之间，并且包含锗。
在本发明的另一个示例性实施例中，一种制造半导体器件的方法可以包括以下步骤：形成由沟槽分隔开的本体线对；刻蚀沟槽的下部的两个侧壁，并且形成面向彼此的凹陷侧壁；在凹陷侧壁上形成含锗的阻挡层；以及在沟槽中形成包括金属硅化物的分隔开的掩埋位线对。
形成凹陷侧壁的步骤可以包括以下步骤：在沟槽的侧壁上形成间隔件，并且各向同性地刻蚀沟槽的底部并形成凹陷侧壁。阻挡层可以包括硅锗。阻挡层中的锗的含量至少为约30%。形成分隔开的掩埋位线对的步骤可以包括以下步骤：形成含硅层以填充包括凹陷侧壁的沟槽的下部；将含硅层回蚀为保留在凹陷侧壁上；形成填充沟槽的含金属层；经由退火将含硅层硅化；以及去除含金属层的未反应的部分。金属硅化物可以包括钴硅化物。
在本发明的另一个示例性实施例中，一种制造半导体器件的方法可以包括以下步骤：形成通过多个第一沟槽而相互分隔开的多个有源区；形成填充第一沟槽的支撑件；限定将多个有源区一分为二的初级第二沟槽；刻蚀初级第二沟槽的下部的两个侧壁，并且限定具有面向彼此的凹陷侧壁的第二沟槽；在凹陷侧壁上形成含锗的阻挡层；以及在第二沟槽中形成包括金属硅化物的分隔开的掩埋位线对。
支撑件可以包括电介质材料。限定第二沟槽的步骤可以包括以下步骤：在初级第二沟槽的侧壁上形成间隔件，并且各向同性地刻蚀初级第二沟槽的底部并形成凹陷侧壁。阻挡层可以包括硅锗。阻挡层中的锗的含量至少为约30%。形成分隔开的掩埋位线对的步骤可以包括以下步骤：形成含硅层以填充包括凹陷侧壁的第二沟槽的下部；回蚀含硅层以保留在凹陷侧壁上；形成填充第二沟槽的含金属层；经由退火将含硅层硅化；以及去除含硅层的未反应的部分。金属硅化物可以包括钴硅化物。
附图说明
图1是说明现有的掩埋位线的截面图。
图2是说明根据本发明的一个实施例的掩埋位线的立体图。
图3A至图3L是说明根据本发明的一个实施例的制造掩埋位线的方法的截面图。
图4A至图4E是说明根据本发明的一个实施例的制造掩埋位线的方法的截面图。
图5是说明根据本发明的一个实施例的具有掩埋位线的半导体器件的立体图。
图6A至图6E是说明根据本发明的一个实施例的制造具有掩埋位线的半导体器件的方法的截面图。
图7是说明包括根据本发明实施例的半导体器件的存储卡的框图。
图8是示意性地说明包括根据本发明实施例的半导体器件的示例性电子系统的框图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所提供的实施例。确切地说，提供这些实施例使得本说明书清楚且完整，并向本领域技术人员充分地传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图和实施例中表示相似的部分。在本说明书中还要注意的是，“连接/耦接”不仅指一个部件直接与另一个部件耦接，而且还指经由中间部件间接地与另一个部件耦接。此外，只要在句中没有特意提及，单数形式可以包括多数形式。
附图并不一定按比例绘制，在某些情况下，为了清楚地示出实施例的特征，夸大了比例。应当理解的是，在本发明中，“在…上”和“在…之上”的意思应当以最广义的方式来解释，使得“在…上”的意思不仅是“直接在…上”，而且也可以是在具有中间特征或中间层的情况下的“在某物上”，而“在…之上”的意思不仅是直接在上面，而且也可以是在具有中间特征或中间层的情况下的在某物上面。
在以下将要描述的本发明的各个实施例中，为了减小相邻的掩埋位线（BBL）之间的寄生电容（CB），不在本体之间的空间（例如，沟槽）中形成掩埋位线，而是在本体中形成掩埋位线。为了在本体中形成掩埋位线，已经提出了称为BSC（both-side-contact，两侧接触）工艺或DSC（double-side-contact，双侧接触）工艺的工艺方案。BSC是如下的工艺：通过刻蚀衬底来形成每个具有两个侧壁的本体；形成具有开放部的侧壁钝化层，所述开放部同时暴露出本体的下部的两个侧壁；以及将经由开放部暴露出的本体硅化，由此形成掩埋位线。如果利用BSC工艺来形成掩埋位线，由于掩埋位线掩埋在本体中，可以有效地减小相邻的掩埋位线之间的寄生电容。此外，由于采用金属硅化物作为掩埋位线的材料，所述可以减小掩埋位线的薄层电阻（sheet resistance，Rs）。
然而，由于BSC工艺伴随着形成本体的高的深宽比刻蚀工艺，因此本体可能会倾斜。此外，产生的问题是，当金属硅化物因为用于形成掩埋位线的工艺之后所执行的热工艺而聚结时，掩埋位线可能会断裂。而且，在BSC工艺中，由于因工艺变量导致开放部的形成位置不可避免地发生变化，因此不能将开放部限定在一致的位置，并且由于金属硅化物的聚结而导致的问题可能会更严重。
因此，本发明以下的实施例提供一种半导体器件及其制造方法，所述半导体器件在本体线中形成掩埋位线时具有可以在高的深宽比刻蚀工艺期间防止本体线倾斜的支撑件，以便减小相邻的掩埋位线之间的寄生电容。
图2是说明根据本发明的一个实施例的掩埋位线的立体图。
参见图2，在衬底101中形成多个第一沟槽103以及支撑件107，所述多个第一沟槽103将多个有源区104相互分隔开，所述支撑件107填充在沟槽103中。有源区104通过支撑件107而相互分隔开。每个有源区104由本体110和被第二沟槽108分隔开的本体线对109形成。第二沟槽108在两侧具有凹陷侧壁108A，并且包括金属硅化物的掩埋位线113在两侧掩埋在凹陷侧壁108A中。也就是说，所述本体线对109分别具有面向彼此的凹陷侧壁108A，并且掩埋位线113掩埋在凹陷侧壁108A中。第三沟槽111限定在本体110中以与第二沟槽108的下端部连通，由此防止相邻的掩埋位线113之间的穿通。含锗的阻挡层112形成在本体线109与掩埋位线113之间。
衬底101可以具有单晶态，并且可以包括含硅材料。例如，衬底101可以包括含单晶硅的材料。具体地，衬底101可以包括硅衬底或SOI（绝缘体上硅）衬底。
可以通过利用掩模图案102作为刻蚀阻挡层来刻蚀衬底101而限定出第一沟槽103，并且第一沟槽103可以是沿一个方向延伸的线图案。因此，填充在第一沟槽103中的支撑件107也可以是沿一个方向延伸的线图案。支撑件107可以具有填充在相邻的有源区104之间的结构。被支撑件107分隔开的有源区104也可以具有沿一个方向延伸的线图案。
支撑件107起到在执行工艺时防止有源区104和本体线109倾斜的作用，并且充当将相邻的有源区104相互隔离开的隔离层。此外，支撑件107起到减小相邻的掩埋位线113之间的寄生电容的作用。支撑件107可以包括电介质材料。更具体而言，支撑件107可以包括具有低介电常数的电介质材料，以有效地减小相邻的掩埋位线113之间的寄生电容。供参考，具有低介电常数的电介质材料是指介电常数比氧化硅低的电介质材料。
支撑件107可以是选自氧化物层、氮化物层、氮氧化物层中的任意一种单层、或它们的叠层。例如，支撑件107可以包括钝化层105和间隙填充层106，所述钝化层105在第一沟槽103的表面上被形成为预定的厚度，所述间隙填充层106填充钝化层105上的第一沟槽103。占据支撑件107的大部分的间隙填充层106可以包括具有低介电常数的电介质材料，以减小相邻的掩埋位线113之间的寄生电容。例如，间隙填充层106可以是氧化物层。钝化层105可以充当在执行用于形成掩埋位线113的工艺时防止支撑件107受损并且防止相邻的掩埋位线113短路的刻蚀停止层。例如，钝化层105可以是氮化物层。
可以通过利用掩模图案102作为刻蚀阻挡层来刻蚀有源区104而限定出限定在有源区104中的第二沟槽108，并且第二沟槽108可以是沿一个方向延伸的线图案。从掩模图案102的上表面测量的第二沟槽108的深度可以比填充有支撑件107的第一沟槽103的深度小。
通过每个第二沟槽108，每个有源区104可以被划分成本体110和本体110上的本体线对109。本体110是指有源区104的未限定第二沟槽108的部分。本体线对109可以具有本体线对109通过位于它们下方的本体110而相互连接的结构。本体110和本体线109可以是沿一个方向延伸的线图案。第二沟槽108在两侧具有凹陷侧壁108A，并且凹陷侧壁108A在第二沟槽108中的位置彼此相同。换言之，凹陷侧壁108A面向彼此。因为第二沟槽108在两侧具有凹陷的侧壁108A，因此本体线对109分别具有凹陷的侧壁108A。也就是说，形成在每个有源区104中的本体线对109分别具有面向彼此的凹陷的侧壁108A。
掩埋位线113可以具有掩埋在本体线109的凹陷侧壁108A中的形状。由于掩埋位线113形成在本体线109中，因此可以减小掩埋位线113之间的寄生电容。由于掩埋位线113具有掩埋在本体线109的凹陷侧壁108A中的形状，因此可以分别在本体线对109中形成面向彼此的一对掩埋位线113。
掩埋位线113包括金属硅化物。由于金属硅化物是电阻比掺杂有杂质的（多晶）硅低的材料，因此掩埋位线113具有低电阻。掩埋位线113可以通过硅化工艺来形成。另外，掩埋位线113可以通过完全硅化工艺来形成。完全硅化工艺是指用于将含硅材料完全硅化的工艺。掩埋位线113可以利用诸如钛硅化物（TiSix）、钨硅化物（WSix）、钴硅化物（CoSix）或镍硅化物（NiSix）的近贵金属来形成，或者利用诸如难熔金属的金属硅化物来形成。可以通过经由溅射工艺、化学气相沉积（CVD）工艺或原子层沉积（ALD）工艺形成含金属层然后执行硅化工艺来获得金属硅化物。含金属层可以包括近贵金属或难熔金属。
与第二沟槽108的下部连通的第三沟槽111起到防止位于第二沟槽108两侧的掩埋位线对113之间穿通的作用。为了防止本体线109在工艺期间倾斜，第三沟槽111的深度可以比第一沟槽103的深度小。此外，当从掩模图案102的上表面测量时，第二沟槽108的深度与第三沟槽111的深度之和可以比第一沟槽103的深度小。虽然未示出，但是层间电介质层填充在第二沟槽108和第三沟槽111中。层间电介质层可以包括具有低介电常数的电介质材料，以减小相邻掩埋位线113之间的寄生电容。
插入在本体线109与掩埋位线113之间的阻挡层112起到防止包括金属硅化物的掩埋位线113聚结的作用。因此，阻挡层112包含用于防止金属硅化物聚结的材料。具体地，阻挡层112可以包含锗（Ge）。例如，阻挡层112可以是硅锗（SiGe）。为了通过锗来有效地防止金属硅化物聚结，阻挡层112中的锗的含量可以至少为约30%。阻挡层112可以经由沉积工艺或生长工艺来形成。以上工艺将在之后描述制造掩埋位线113的方法时详细说明。
根据上述实施例，由于掩埋位线113掩埋在本体线109中，因此不必在本体线109之间形成掩埋位线113，由此高集成可以变得可能。此外，由于相邻的掩埋位线113可以相互充分地分隔开，因此可以减小相邻的掩埋位线113之间的寄生电容。
此外，由于形成了支撑件107，可以在工艺期间防止本体线109倾斜。
此外，由于填充有支撑件107的第一沟槽103的深度比第二沟槽108的深度与第三沟槽111的深度之和大，所以可以防止位于支撑件107两侧的掩埋位线113之间穿通。此外，可以通过第三沟道111来防止位于第二沟槽108两侧的掩埋位线113之间穿通。
此外，由于提供了包含用于防止金属硅化物聚结的材料，因此可以克服由于金属硅化物聚结而可能导致的问题。具体地，可以防止掩埋位线113因为金属硅化物聚结而断裂。
由于根据本发明的掩埋位线113具有掩埋在本体线109的凹陷侧壁108A中的形状，因此可以在相同的位置一致地形成掩埋位线113。以上工艺将在之后描述制造掩埋位线113的方法时详细说明。
图3A至图3L是说明根据本发明的一个实施例的制造掩埋位线的方法的工艺的截面图。在下文中，作为用于制造图2所示的掩埋位线的一个示例性方法，将描述经由沉积工艺来形成阻挡层的情况。图3A至图3L是沿图2的线A-A’截取的。
参见图3A，制备衬底31。衬底31可以包括单晶材料。衬底31可以包括含硅衬底。例如，衬底31可以包括单晶硅。
在衬底31上形成第一掩模图案32。第一掩模图案32可以包括氮化硅。第一掩模图案32可以是包括氧化硅和氮化硅的层叠结构。例如，可以按照氮化硅和氧化硅的顺序来沉积第一掩模图案32。另外，可以按照氮化硅、氧化硅、氮氧化硅和非晶碳的顺序来沉淀第一掩模图案32。在包括氮化硅的情况下，可以在衬底31与第一掩模图案32之间形成衬垫氧化物层（未示出）。可以利用光致抗蚀剂图案（未示出）来形成第一掩模图案32。可以将第一掩模图案32形成为沿一个方向延伸。第一掩模图案32可以包括沿一个方向延伸的线图案。
通过利用第一掩模图案32作为刻蚀阻挡层来刻蚀衬底31，限定出多个第一沟槽33。用于限定第一沟槽33的刻蚀工艺可以包括各向异性刻蚀。由于限定出多个第一沟槽33，因此在衬底31上限定出由多个第一沟槽33分隔开的多个有源区210。第一沟槽33可以是沿一个方向延伸的线图案。当从上面观察时，有源区210具有被第一沟槽33分隔开的并且沿一个方向延伸的线形状。因此，有源区210与本领域中普遍知晓的岛型有源区不同。
以此方式，所述多个有源区210被第一沟槽33分隔开。有源区210具有第一宽度W1和第一深度D1。由于第一宽度W1具有很大的尺寸，该尺寸是在考虑经由后续工艺形成的两个本体线和两个本体线之间的间隔的情况下而控制的，因此可以在限定第一沟槽33的同时防止有源区210倾斜。换言之，即使执行高的深宽比刻蚀工艺来限定第一沟槽33从而形成有源区210，但由于有源区210的宽度足够大，因此防止了有源区210倾斜。
参见图3B，在包括第一沟槽33的结构的表面上形成钝化层34。钝化层34起到减轻随后形成的间隙填充层与衬底31之间的应力的作用。钝化层34同时充当在执行用于限定第二沟槽的后续工艺时防止过度刻蚀的刻蚀停止层。钝化层34可以包括电介质材料。例如，钝化层34可以形成为选自氧化物层、氮化物层、氮氧化物层、它们的叠层中的任何一种的单层。例如，钝化层34可以形成为氮化物层。
在钝化层34上形成间隙填充层35以填充第一沟槽33。间隙填充层35可以包括例如选自氧化物层、氮化物层、氮氧化物层中的任何一种的电介质材料。电介质材料可以包括具有低介电常数的材料，以减小要经由后续工艺形成的掩埋位线之间的寄生电容。例如，具有低介电常数的材料是指介电常数比氧化硅的介电常数低的材料。
执行平坦化工艺，直到暴露出第一掩模图案32的表面。可以利用化学机械抛光（CMP）来执行平坦化工艺。
通过平坦化工艺，形成了支撑件220，所述支撑件220包括形成在第一沟槽33的表面上的钝化层34以及用于填充钝化层34上的第一沟槽33的间隙填充层35。支撑件220具有填充在相邻的有源区210之间的结构。因此，在通过后续刻蚀有源区210来形成本体线时，本体线被稳固地支撑，因此，可以防止本体线倾斜。支撑件220可以形成为包括选自氧化物层、氮化物层、氮氧化物层（每一种都具有低介电常数）中的任何一种的单层。
参见图3C，在支撑件220和第一掩模图案32上形成多个第二掩模图案36。第二掩模图案36可以包括沿一个方向延伸的线图案。经由限定在相邻的第二掩模图案36之间的线型空间（或开口）而暴露出第一掩模图案32的一部分。更具体而言，相应的第一掩模图案32的中间部分可以经由第二掩模图案36之间的空间而暴露出来。换言之，第一掩模图案32的中间部分经由第二掩模图案36而暴露出来。
以此方式，第二掩模图案36至少覆盖支撑件220的上端部，并且具有被图案化成暴露出第一掩模图案32的中间部分的线型空间。第二掩模图案36可以由可提供相对于第一掩模图案32的刻蚀选择性的材料形成。例如，第二掩模图案36可以包括非晶碳。可以利用光刻工艺来形成第二掩模图案36。
利用第二掩模图案36作为刻蚀阻挡层来刻蚀暴露的第一掩模图案32和位于第一掩模图案32下方的有源区210。刻蚀工艺可以包括各向异性刻蚀。根据此工艺，限定出多个初级第二沟槽37。相应的初级第二沟槽37限定在相邻的第一沟槽33之间。每个有源区210的上部通过每个初级第二沟槽37一分为二。初级第二沟槽37具有第二宽度W2和第二深度D2。第二宽度W2可以对应于有源区210的第一宽度W1的1/3。第二深度D2可以比第一沟槽33的第一深度D1小。
在限定初级第二沟槽37时，由于有源区210被支撑件220稳固地支撑，因此不会发生图案倾斜。
参见图3D，在初级第二沟槽37的侧壁上形成间隔件38。间隔件38可以包括诸如氮化硅的氮化物。为了形成间隔件38，可以在包括初级第二沟槽37的结构的表面上形成具有预定厚度的氮化物，然后可以执行回蚀工艺。间隔件覆盖初级第二沟槽37的侧壁，而且也覆盖第一掩模图案32和第二掩模图案36二者的侧壁。在用于形成间隔件38的回蚀工艺中，可以将初级第二沟槽37的底部37A凹陷预先选定的深度。借助于此工艺，可以容易地执行后续的各向同性刻蚀。
参见图3E，利用间隔件38、第一掩模图案32和第二掩模图案36作为刻蚀阻挡层来执行各向同性刻蚀。通过各向同性刻蚀，选择性地刻蚀位于初级第二沟槽37的底部37A下方的有源区210，并且限定出多个第二沟槽231和232。通过限定出多个第二沟槽231和232，形成了多个本体线211、212、213和214。第二沟槽231和232可以具有包括初级第二沟槽37和凹陷侧壁40的灯泡型沟槽结构。
通过这种各向同性刻蚀，第二沟槽231和232可以变成灯泡型沟槽。因此，第二沟槽231和232的下部可以具有弯曲。可以控制各个本体线211、212、213和214的下侧壁的刻蚀量。
灯泡型第二沟槽231和232限定在两个相邻的第一沟槽33之间。所述多个本体线211、212、213和214通过第二沟槽231和232而相互分隔开。例如，第一本体线211和第二本体线212通过第二沟槽231而相互分隔开，第三本体线213和第四本体线214通过第二沟槽232而相互分隔开。结果，由于第二沟槽231使第一本体线211和第二本体线212成对，所述形成了本体线对。此外，由于第二沟槽232使第三本体线213和第四本体线214成对，所以形成了本体线对。各个本体线对可以通过支撑件220而相互分隔开。利用插入在两个本体线之间的支撑件220可以形成另一本体线对。
第二沟槽231和232具有第三深度D3。第三深度D3被控制为小于填充有支撑件220的第一沟槽33的第一深度D1。各个本体线211、212、213和214具有与第三深度D3大体相同的高度H1。各个本体线211、212、213和214具有大体相同的宽度。即使第二沟槽231和232的第三深度D3相当深，但是因为存在支撑件220而防止了本体线211、212、213和214倾斜。当从上面观察时，所述多个第二本体线211、212、213和214通过第二沟槽231和232而相互分隔开并且沿一个方向延伸。本体线211、212、213和214的下侧壁通过第二沟槽231和232而凹陷。换言之，由于第二沟槽231和232是灯泡型沟槽，因此本体线211、212、213和214具有呈灯泡形的凹陷侧壁40。凹陷侧壁40形成在各个本体线211、212、213和214的侧壁中的任何一个侧壁上。各个本体线211、212、213和214具有第一侧壁和第二侧壁。第一侧壁具有垂直轮廓，第二侧壁对应于凹陷侧壁40。本体线的凹陷侧壁40面向彼此成对地形成。第一掩模图案32和第二掩模图案36保留在本体线211、212、213和214上。间隔件38保留在本体线211和212的面向彼此的侧壁上，以及本体线213和214的面向彼此的侧壁上。凹陷侧壁40可以是未受间隔件38保护的未受保护的侧壁。因此，凹陷侧壁40可以称为未受保护的凹陷侧壁。
根据上述一系列工艺，每个有源区210被一分为二。形成了被第二沟槽231和232分隔开的多个本体线211、212、213和214。各个本体线211、212、213和214具有凹陷侧壁40。凹陷侧壁40可以是本体线211、212、213和214的下侧壁。本体线211、212、213和214的上侧壁被间隔件38保护。根据间隔件38的高度，可以控制本体线211、212、213和214的上侧壁和下侧壁的高度。本体线211、212、213和214的下侧壁是指暴露在间隔件38之外的未受保护的侧壁。具有预定高度H2的本体215可以保留在本体线211、212、213和214下方。本体215形成在衬底31上。本体线211、212、213和214形成为与本体215大体垂直。可以在每个本体215上形成两个本体线。相邻的本体215通过第一沟槽33相互分隔开。
参见图3F，执行等离子体掺杂。此时，由于杂质掺入经由第二沟槽231和232的凹陷侧壁40而暴露出的有源区210，因此形成第一源极区/漏极区39。第一源极区/漏极区39充当垂直沟道晶体管的源极区或漏极区。
等离子体掺杂是将掺杂源（即，杂质）激发为等离子体状态、并且将处于激发的等离子体状态的掺杂剂离子注入目标物的方法。通过施加偏置电压到目标物，可以一次全部地将等离子体的掺杂剂离子掺入目标物的整个表面。偏置能量也称为掺杂能量。利用掺杂能量、掺杂剂量和掺杂源来执行等离子体掺杂。掺杂源是包含要掺入第一源极区/漏极区39中的掺杂剂的材料。掺杂源包括掺杂剂气体。掺杂源使用含砷（As）、磷（P）等的掺杂剂气体。例如，掺杂源包括AsH3或PH3。砷（As）和磷（P）是已知的N型掺杂剂。此外，作为掺杂源，可以使用含硼（B）的掺杂剂气体。硼是已知的P型掺杂剂。掺杂能量是施加到衬底31的偏置电压。掺杂剂量是指掺杂剂的注入量。掺杂剂量设定为从约1×1015到约1×1017原子/cm2。通过利用具有该范围的掺杂剂量来执行等离子体掺杂，掺入第一源极区/漏极区39的掺杂剂具有等于或大于约1×1020原子/cm3的掺杂浓度。对于等离子掺杂，用以激发等离子体的气体可以流动。用以激发等离子体的气体包括氩（Ar）、氦（He）等。
如上所述，由于可以执行等离子体掺杂而没有倾斜角，所以可以在不经历因为周围结构引起的阴影效应（shadow effect）的情况下进行掺杂。借助于此掺杂工艺，第一源极区/漏极区39可以形成在期望的位置。
作为用于形成第一源极区/漏极区39的另一种方法，可以使用原位掺入掺杂剂的掺杂的多晶硅。例如，通过在将掺杂的多晶硅填充到第二沟槽231和232之后执行退火，掺杂的多晶硅中的掺杂剂可以扩散到有源区210。
参见图3G，在包括第二沟槽231和232的结构的表面上形成阻挡层42。可以利用原子层沉积方法来形成阻挡层42。可以在包括第二沟槽231和232的结构的表面上将阻挡层42形成为具有预定厚度。阻挡层42起到在后续执行用于形成包括金属硅化物的掩埋位线的工艺时防止金属硅化物形成在非预期位置的作用。此外，阻挡层42起到防止金属硅化物聚结的作用。因此，阻挡层42包括防止含硅材料的硅化反应并防止金属硅化物聚结的材料。具体地，阻挡层42可以包括锗。例如，阻挡层42可以由硅锗（SiGe）形成。为了有效地防止金属硅化物的聚结，硅锗中的锗的含量（或浓度）可以至少为约30%。
在阻挡层42上形成含硅层43以填充第二沟槽231和232。含硅层43可以形成为多晶硅层。含硅层43起到在后续的用于形成金属硅化物的硅化工艺中提供硅源的作用。
执行平坦化工艺，直到暴露出第二掩模图案36的表面。可以经由化学机械抛光（CMP）或回蚀来执行平坦化工艺。
参见图3H，通过利用第一掩模图案32、第二掩模图案36、间隔件38和阻挡层42作为刻蚀阻挡层来刻蚀含硅层43，将第二沟槽231和232中的含硅层43一分为二。被一分为二的含硅层43可以具有掩埋在本体线211、212、213和214的凹陷侧壁40中的形状。在下文中，被一分为二的含硅层43将由附图标记43A来表示。
参见图3I，在整个表面上形成含金属层44以填充包括被一分为二的含硅层43A的第二沟槽231和232。含金属层44可以包括诸如近贵金属和难熔金属的金属。例如，含金属层44包括选自钴（Co）、钛（Ti）、钽（Ta）、镍（Ni）、钨（W）、铂（Pt）、钯（Pd）中的任何一种。经由化学气相沉积（CVD）或原子层沉积（ALD）来形成含金属层44。
参见图3J，经由退火来执行硅化工艺，使得含金属层44与含硅层43相互反应。通过此工艺，含硅层43转化成金属硅化物层43B。金属硅化物层43B可以包括选自钴硅化物、钛硅化物、钽硅化物、镍硅化物、钨硅化物、铂硅化物、钯硅化物中的任何一种。
用于形成金属硅化物层43B的退火可以是快速热退火（RTA），并且可以在不同的温度范围多次地执行。可以根据含硅层43A和含金属层44的种类（或材料）而在不同的温度执行快速热退火（RTA）。例如，当利用钴（Co）来形成含金属层44时，退火温度可以处在约400°C至约800°C的温度范围。此外，当利用钴来形成含金属层44时，为了形成钴硅化物，可以执行快速热退火（RTA）至少两次。例如，执行初次退火和二次退火。在从约400°C至约600°C的温度执行初次退火，以及在从约600°C至约800°C的温度执行二次退火。通过初次退火，形成具有CoSix（x=0.1～1.5）相的钴硅化物。通过二次退火，获得具有CoSi2相的钴硅化物。在钴硅化物之中，具有CoSi2相的钴硅化物具有最小的比电阻。
金属硅化物43B可以形成为具有完全硅化（FUSI）结构。也就是说，通过充分地执行硅化，含硅层43A完全硅化。经由完全硅化，在本体线211、212、213和214中形成了金属硅化物层43B。在硅化工艺中，由于阻挡层42包括用于防止含硅材料硅化的掺杂剂，即锗，因此金属硅化物不会形成在含硅层43A以外的位置。
去除在形成金属硅化物43B之后保留的未反应的含金属层44。可以经由湿法刻蚀来去除未反应的含金属层44。例如，可以利用硫酸（H2SO4）和过氧化氢（H2O2）的混合物来去除未反应的含金属层。
参见图3K，利用第一掩模图案32、第二掩模图案36和间隔件38作为刻蚀阻挡层来刻蚀阻挡层42，直到暴露出第二沟槽231和232的底部。此时，还可以部分地刻蚀金属硅化物层43B。在下文中，被刻蚀的阻挡层42将由附图标记42A表示。
由此，形成了多个掩埋位线241、242、243和244，所述多个掩埋位线241、242、243和244具有掩埋在本体线211、212、213和214的凹陷侧壁40中的形状，并且包括金属硅化物层。阻挡层42A具有插入在掩埋位线241、242、243和244与本体线211、212、213和214之间的形状。掩埋位线241、242、243和244可以形成为在第二沟槽231和232中相互分隔开。由于第二沟槽231和232的凹陷侧壁40具有与本体线211、212、213和214的凹陷侧壁40相对应的结构，因此掩埋位线241、242、243和244可以具有填充在本体线211、212、213和214的凹陷侧壁40中的结构。例如，第一掩埋位线241和第二掩埋位线242在第二沟槽231中分隔开地形成，第三掩埋位线243和第四掩埋位线244在第二沟槽232中分隔开地形成。面向彼此的第一掩埋位线241和第二掩埋位线242可以成对，面向彼此的第三掩埋位线243和第四掩埋位线244可以成对。第二掩埋位线242和第三掩埋位线243可以通过支撑件220分隔开。
通过利用第一掩模图案32、第二掩模图案36和间隔件38作为刻蚀阻挡层来部分地刻蚀位于第二沟槽231和232的底部的本体215，限定出第三沟槽45。第三沟槽45起到防止相邻的掩埋位线241/242之间和243/244之间的穿通的作用。具体地，通过第三沟槽45，可以防止第一掩埋位线241与第二掩埋位线242之间的穿通，以及第三掩埋位线243与第四掩埋位线244之间的穿通。为了有效地防止相邻的掩埋位线241/242之间和243/244之间的穿通，第三沟槽45的底部可以比第一源极区/漏极区39的底部低，并且可以比第一沟槽33的底部高。
参见图3L，形成层间电介质层46以填充第二沟槽231和232以及第三沟槽45。层间电介质层46可以包括诸如BPSG（硼磷硅酸盐玻璃）的氧化物。层间电介质层46可以包括第一层间电介质层（未示出）和第二层间电介质层（未示出）。例如，在沉积内衬层形式的第一层间电介质层之后，可以利用第二层间电介质层来填充第二沟槽231和232以及第三沟槽45。层间电介质层46可以包括具有低介电常数的电介质材料，以减小相邻的掩埋位线241/242之间和243/244之间的寄生电容。通过层间电介质层46，第一掩埋位线241和第二掩埋位线242可以相互隔离开，第三掩埋位线243和第四掩埋位线244可以相互隔离开。
根据上述的本发明的实施例，掩埋位线241、242、243和244形成在通过第二沟槽231和232分隔开的本体线211、212、213和214中。此外，掩埋位线241、242、243和244可以形成在第二沟槽231和232中以限定出形成对的结构。因此，相邻的掩埋位线241/242和243/244具有足够的分隔距离，并且相邻的掩埋位线241/242之间和243/244之间的寄生电容（CB）减小。
由于支撑件220形成在掩埋位线241、242、243和244之间，因此可以防止掩埋位线241、242、243和244之间的穿通。此外，由于填充有支撑件220的第一沟槽33的深度比掩埋有掩埋位线241、242、243和244的第二沟槽231和232的深度大，因此可以进一步防止掩埋位线241、242、243和244之间的穿通。此外，可以通过第三沟槽45来防止彼此相邻的掩埋位线241、242、243和244（其间插入有层间电介质层46）之间的穿通。
本体线211、212、213和214被支撑件220稳固地支撑。因此，本体线211、212、213和214在结构上是稳定的。
可以在本体线211、212、213和214上形成包括柱体的垂直沟道晶体管。在本实施例中，通过刻蚀本体线211、212、213和214的一部分，可以形成柱体。
由于包含用于防止金属硅化物聚结的材料的阻挡层42A插入在包括金属硅化物的掩埋位线241、242、243和244与本体线211、212、213和214之间，因此可以克服由于金属硅化物聚结而可能产生的问题，例如，掩埋位线241、242、243和244的断裂。
由于相邻的本体线211、212、213和214的侧壁经由各向同性刻蚀而同时被凹陷并且掩埋位线241、242、243和244掩埋在凹陷侧壁40中，因此可以在相同的位置一致地形成掩埋位线241、242、243和244。另外，由于不需要为了形成掩埋位线241、242、243和244而形成开放部的单独工艺，因此可以减小工艺困难。
图4A至图4E是说明根据本发明的一个实施例的用于制造掩埋位线的方法的工艺的截面图。这里，如图2所示的用于制造掩埋位线的示例性方法，将描述经由生长工艺来形成阻挡层的情况。图4A至图4E是沿着图2的线A-A’截取的。此外，为了便于说明，相同的附图标记将用于表示与图3A至图3L所示的元部件相同的元部件，并且将省略其详细描述。
参见图4A，形成多个有源区210、灯泡型第二沟槽231和232、以及第一源极区/漏极区39，所述多个有源区210被形成为通过填充有支撑件220的第一沟槽33而分隔开，所述灯泡型第二沟槽231和232以将多个本体线211、212、213和214分隔开的方式限定在有源区210中。这些部件可以利用与图3A至图3F所示的工艺方法相同的工艺方法来形成。
经由生长工艺而在未被间隔件38保护的第二沟槽231和232的表面上形成阻挡层51。由于阻挡层51是因生长工艺的特性而利用具有暴露表面的衬底31作为晶种（seed）来生长的，所以阻挡层51可以选择性地仅形成在未被间隔件38保护的第二沟槽231和232的表面上。
阻挡层51起到在后续执行用于形成包括金属硅化物的掩埋位线的工艺中防止金属硅化物形成在非期望区域的作用，并且起到防止金属硅化物聚结的作用。因此，阻挡层51包括防止含硅材料的硅化反应并防止金属硅化物聚结的材料。具体地，阻挡层51可以包括锗。例如，阻挡层51可以由硅锗（SiGe）形成。为了有效地防止金属硅化物的聚结，硅锗中的锗含量（或浓度）可以至少为约30%。经由生长工艺形成的硅锗可以呈单晶态。
参见图4B，在阻挡层51上形成含硅层52，以填充第二沟槽231和232的包括第二沟槽231和232的凹陷侧壁40的下部。可以利用阻挡层51作为晶种而经由生长来形成填充在第二沟槽231和232的下部的含硅层52。因此，含硅层52可以是含单晶硅层。含硅层52可以起到在后续的用于形成金属硅化物的硅化工艺中提供硅源的作用。
当以这些方式经由生长工艺来形成阻挡层51和含硅层52时，与经由沉积工艺来形成阻挡层51和含硅层52的方法相比，可以简化工艺。
参见图4C，通过利用第一掩模图案32、第二掩模图案36和间隔件38作为刻蚀阻挡层来刻蚀含硅层52，第二沟槽231和232中的含硅层52被一分为二。刻蚀被控制为在形成于第二沟槽231和232的底部上的阻挡层51处停止。被一分为二的含硅层52可以具有掩埋在本体线211、212、213和214的凹陷侧壁40中的形状。在下文中，被一分为二的含硅层52将由附图标记52A来表示。
参见图4D，通过在将含金属层填充在包括一分为二的含硅层52A的第二沟槽231和232中之后执行退火然后去除未反应的含金属层，经由一系列的将含硅层52A完全硅化的工艺过程来形成金属硅化物层52B。由于以上已经结合图3I至图3J描述了用于形成金属硅化物的方法，因此这里将省略其详细描述。
参见图4E，通过利用第一掩模图案32、第二掩模图案36和间隔件38作为刻蚀阻挡层来刻蚀阻挡层51直到暴露出第二沟槽231和232的底部，然后通过部分地刻蚀位于第二沟槽232和232的底部下方的本体215，限定出第三沟槽45。结果，形成多个掩埋位线241、242、243和244，所述多个掩埋位线241、242、243和244具有掩埋在本体线211、212、213和214的凹陷侧壁40中的形状，并且包括金属硅化物层。掩埋层51A具有使得插入在掩埋位线241、242、243和244与本体线211、212、213和214之间的形状。
形成层间电介质层46以填充第二沟槽231和232以及第三沟槽45。层间电介质层46可以包括诸如BPSG的氧化物。
根据本实施例，由于阻挡层51A和用于形成金属硅化物的含硅层52是经由生长工艺形成的，因此与经由沉积工艺来形成阻挡层51A和含硅层52的方法相比，可以简化工艺过程。
图5是说明根据本发明的一个实施例的具有掩埋位线的半导体器件的立体图。
参见图5，半导体器件包括掩埋位线305、柱体304和字线309。多个有源区形成在衬底301上，所述多个有源区具有包括本体302、本体线303和柱体304的垂直结构。支撑件307填充在所述多个有源区之间。掩埋位线305具有填充在本体线303中的结构。字线309沿第一方向X延伸，掩埋位线305沿第二方向Y延伸。有源区可以沿与衬底301相垂直的第三方向Z延伸。
衬底301可以包括含硅材料。衬底301可以包括单晶硅衬底。本体302、本体线303、柱体304和衬底301可以包括相同的材料。因此，本体302、本体线303和柱体304包括含硅材料。本体302、本体线303和柱体304包括单晶硅。
每个有源区包括本体302、形成在本体302上的本体线对303、以及形成在本体线303上的多个柱体304。在每个本体线303上形成有多个柱体304。本体302垂直地形成在衬底301上。本体线303垂直地形成在本体302上。柱体304可以形成为从本体线303垂直地延伸。例如，本体线303和柱体304可以相互正交。所述多个柱体304形成为在本体线303上相互分隔开。所述多个柱体304可以具有矩阵结构的阵列布局。柱体304可以包括垂直沟道晶体管的沟道区。此外，柱体304可以具有形成有垂直沟道晶体管的源极区/漏极区和沟道区的结构。
本体线303垂直地形成在本体302上。在每个本体302上可以形成一对本体线303。本体线303可以沿第二方向Y延伸。掩埋位线305和本体线303可以以相同的方式沿第二方向Y延伸。本体线303可以是通过将每个线型有源区分隔开而形成的。每个支撑件307填充在这些本体线303之间。本体线303可以在每个本体302上形成对，或者可以在之间插入每个支撑件307的情况下形成对。支撑件307可以填充在沟槽中。也就是说，相邻的本体线303通过沟槽相互分离开，并且支撑件307填充在沟槽中。支撑件307可以包括电介质层。填充有支撑件307的沟槽的深度比掩埋位线305深。因此，可以防止以其间插入有支撑件307的掩埋位线305之间的穿通。支撑件307可以延伸以形成在柱体304之间。
掩埋位线305被形成为具有掩埋在本体线303中的形状。每个本体线303可以具有凹陷的任意一个侧壁，并且每个掩埋位线305可以填充在所述凹陷侧壁中。形成在本体302上的本体线对303可以面向彼此，因此凹陷侧壁可以面向彼此。掩埋位线305可以沿第二方向Y延伸。掩埋位线305包括金属性材料。结果，掩埋位线305具有低电阻。
在本体线303与掩埋位线305之间形成有阻挡层306。阻挡层306起到防止构成掩埋位线305的金属硅化物聚结的作用。因此，阻挡层306包含用于防止金属硅化物聚结的材料。具体地，阻挡层306可以包含锗（Ge）。例如，阻挡层306可以是硅锗（SiGe）。为了通过锗来有效地防止金属硅化物聚结，阻挡层306中的锗的含量可以至少为约30%。
在掩埋位线305之间可以形成有层间电介质层308。填充有层间电介质层308的沟槽的底部可以比掩埋位线305深。因此，可以防止掩埋位线305（其间插入有层间电介质层308）之间的穿通。层间电介质层308可以延伸以形成在柱体304之间。当在第一方向X观察时，可以交替地形成支撑件307、柱体304和层间电介质层308。
字线309形成在柱体304的侧壁上。字线309垂直地形成在柱体304的侧壁上，因此被称作垂直字线。字线309可以形成在柱体304的两个侧壁上，因此可以形成双字线结构。即使形成双字线结构，各个字线309的端部也可以连接。由于柱体304充当形成垂直沟道晶体管的沟道的区域，因此通过字线309形成了垂直沟道。通过此工艺，形成了包括字线309、源极区、沟道区和漏极区的垂直晶体管。字线309可以沿第一方向X延伸。字线309包括金属性材料。字线309可以包括氮化钛（TiN）、氮化钨和钨的层叠（WN/W）等。字线309和掩埋位线305可以被形成为沿竖直方向相互分隔开。为此，可以额外地在字线309与掩埋位线305之间形成电介质层（未示出）。这里，电介质层包括氧化硅等。在一个变型例中，字线309可以在包围柱体304的侧壁的同时沿第一方向X延伸。此外，在形成栅电极以包围柱体304的侧壁之后，字线309可以形成为与栅电极连接。
根据上述实施例，形成了掩埋位线305定位在柱体304之下的垂直结构。由于不需要将掩埋位线305形成在柱体304之间，因此高集成度变得可能。
掩埋位线305掩埋在本体线303中。因此，相邻的掩埋位线305充分地相互分隔开，并且相邻的掩埋位线305之间的寄生电容（CB）减小。
由于支撑件307填充在本体线303之间，因此可以防止本体线303和柱体304倾斜。
此外，由于填充有支撑件307的沟槽和填充有层间电介质层308的沟槽被限定得比掩埋位线305深，因此可以防止相邻的掩埋位线305之间的穿通。
因为含锗的阻挡层306形成在本体线303与包括金属硅化物的掩埋位线305之间，因为可以防止掩埋位线305因为金属硅化物聚结而断裂。
图6A至图6E是说明根据本发明的一个实施例的用于制造具有掩埋位线的半导体器件的方法的截面图。这里，将接着图3A至图3L所示的用于制造掩埋位线的方法来描述用于制造具有掩埋位线的半导体器件的示例性方法。图6A至图6E是沿着图5的线B-B’截取的截面图。
参见图6A，经由图3A至图3L所示的一系列工艺来形成沿一个方向延伸的掩埋位线244。在本体线214与掩埋位线244之间形成含锗的阻挡层42A。在第一源极区/漏极区39中可以形成掩埋位线244，所述第一源极区/漏极区39形成在有源区210中。
参见图6B，限定字线沟槽61。使用光致抗蚀剂图案（未示出）来限定字线沟槽61。利用所述光致抗蚀剂图案作为刻蚀掩模来刻蚀第一掩模图案32和第二掩模图案36。接着，将本体线214的上部刻蚀预定深度。虽然在沿着图5的线B-B’截取的截面图中未示出，但是也可以将层间电介质层46和支撑件220刻蚀预定深度。
通过以此方式将本体线214的上部刻蚀预定深度，在本体线214上形成了多个柱体250。柱体250具有与本体线214大体垂直地延伸的结构。以单元（cell）为单位来形成柱体250。因此，在一个本体线214上形成有多个柱体250，并且所述多个柱体250通过字线沟槽610相互分隔开。字线沟槽61的深度可以具有不暴露出掩埋位线244的尺寸。具体地，字线沟槽61可以具有不暴露出阻挡层42A的深度。柱体250具有形成有垂直沟道晶体管的源极区/漏极区和沟道区的结构。所述多个柱体250可以在本体线214上具有矩阵型阵列的布局。
参见图6C，在暴露出的本体线214和柱体250的表面上形成栅电介质层62。可以通过将柱体250的侧壁和本体线214的上表面氧化来形成栅电介质层62。可以利用热氧化来执行氧化工艺。
形成导电层63以填充字线沟槽61。导电层63使用低电阻材料。例如，可以使用金属性层用于导电层63。金属性层是指包括金属的导电层。例如，金属性层可以包括钛层、氮化钛层、钨层等。
顺序地对导电层63执行平坦化和毯式刻蚀（blanket etching）（例如，回蚀）。可以利用化学机械抛光（CMP）来执行平坦化工艺。可以执行平坦化工艺，直到暴露出第二掩模图案36。在平坦化之后执行毯式刻蚀。在毯式刻蚀中，可以根据预定的沟道长度来控制导电层63的刻蚀量。
参见图6D，通过在包括导电层63的结构的表面上沉积电介质层然后执行毯式刻蚀（例如，回蚀），来形成间隔件64。间隔件64可以形成为选自氧化物层、氮化物层、氮氧化物层中的任何一种。例如，间隔件64可以形成为氮化物层。
利用间隔件64作为刻蚀掩模来刻蚀导电层63。因此，在柱体250的两个侧壁上形成垂直字线63A。垂直字线63A也充当垂直栅电极。在垂直字线63A的一个变型例中，垂直字线63A可以形成为包围柱体250。在另一个变型例中，在形成包围柱体250的环形垂直栅电极之后，可以将垂直字线63A形成为将相邻的垂直栅电极相互连接。可以将垂直字线63A形成为沿与掩埋位线244相交叉的方向延伸。
参见图6E，形成用于将垂直字线63A相互隔离开的隔离层65。字线隔离层65包括电介质层。可以通过在形成有垂直字线63A的整个结构上形成电介质层、然后执行平坦化直到暴露出第二掩模图案36来形成字线隔离层65。
通过执行储存节点接触刻蚀，暴露出柱体250的上表面。然后，形成储存节点接触（storage node contact，SNC）插塞67。在形成储存节点接触插塞67之前，可以通过执行离子注入工艺而在柱体250的上部中形成第二源极区/漏极区66。可以通过采用现有技术中普遍知晓的离子注入来形成第二源极区/漏极区66。因此，柱体250可以包括第二源极区/漏极区66和垂直沟道区。垂直沟道区形成在第一源极区/漏极区39与第二源极区/漏极区66之间。第二源极区/漏极区66可以与电容器连接。第一源极区/漏极区39、垂直沟道区和第二源极区/漏极区66可以在垂直方向上相互连接。第一源极区/漏极区39和第二源极区/漏极区66可以连同沟道区形成NPN结或PNP结。例如，当第一源极区/漏极区39和第二源极区/漏极区66掺入第一导电类型的杂质时，沟道区可以掺入与第一导电类型不同的第二导电类型的杂质。例如，当第一导电类型的杂质为N型杂质时，第二导电类型的杂质包括P型杂质。相反地，当第一导电类型的杂质为P型杂质时，第二导电类型的杂质包括N型杂质。当垂直沟道晶体管为NMOSFET时，第一源极区/漏极区39、沟道区、以及第二源极区/漏极区66可以形成NPN结。
在储存节点接触插塞67上形成储存器。储存器是指用于储存半导体存储器件中的逻辑信息的装置，并且可以包括电容器。电容器包括储存节点68。储存节点68可以具有圆筒的形状。在另一实施例中，储存节点68可以具有柱体或凹面的形状。虽然在图中未示出，但是随后形成电介质层和顶电极。
可以经由上述工艺过程来形成具有掩埋位线244的半导体器件。虽然描述了形成具有掩埋位线244的垂直沟道晶体管和电容器的方法，但是可以通过根据本领域中普遍知晓的方法执行后续的用于形成金属线的工艺等来完成半导体器件。
图7是说明根据本发明实施例的包括半导体器件的存储卡的框图。
参见图7，根据本发明实施例的半导体器件可以应用于存储卡1000。例如，存储卡1000可以包括控制主机HOST与半导体存储器1010之间的一般数据交换的存储器控制器1020。存储器控制器1020可以包括SRAM1021、中央处理单元（CPU）1022、主机接口1023、纠错码（ECC）1024、以及存储器接口1025。SRAM 1021可以用作中央处理单元1022的操作存储器。主机接口1023可以包括与存储卡1000连接的主机的数据交换协议。纠错码1024可以检测和校正从半导体存储器1010中读取的数据的错误。存储器接口1025与半导体存储器1010接口。中央处理单元1022执行用于存储器控制器2020的数据交换的一般控制操作。
由于应用于存储卡1000的半导体存储器1010包括根据本发明实施例的具有掩埋位线的半导体器件，因此可以减小相邻的掩埋位线之间的寄生电容，使得可以改善信号传输特性，并且防止掩埋位线断裂，使得半导体器件的特性和可靠性可以改善。
图8是示意性地说明包括根据本发明的实施例的半导体器件的示例性电子系统。
参见图8，包括根据本发明实施例的半导体器件的电子系统1100可以包括与系统总线1160电连接的存储系统1110、调制解调器1120、中央处理单元1130、RAM 1140和用户接口1150。由中央处理单元1130处理的数据或从外部输入的数据可以储存在存储系统1110中。存储系统1110可以包括存储器1010和存储器控制器1020，并且可以采用与以上结合图7描述的存储卡1000相同的方式来配置。
电子系统1100可以设置作为电子数字助理（PDA）、便携式计算机、上网本、无线电话、手机、数字音乐播放器、存储卡、能够在无线环境下发送和/或接收信息的电子产品、固态盘、照相机图像处理器、应用芯片组等。
如从以上描述中清楚的是，根据各种实施例，由于在形成支撑件之后形成本体线，因此可以防止本体线倾斜。
此外，根据各种实施例，由于形成了阻挡层以包围包括金属硅化物的掩埋位线，因此可防止掩埋位线由于金属硅化物的聚结而断裂。
虽然已经出于说明的目的描述了各种实施例，但是本领域技术人员将清楚的是，在不脱离所附权利要求所限定的本发明的主旨和范围的情况下，可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
本体线，所述本体线被形成为与衬底大体垂直，并且具有凹陷侧壁；
掩埋位线，所述掩埋位线掩埋在所述凹陷侧壁中；以及
阻挡层，所述阻挡层插入在每个掩埋位线与相应的每个本体线之间。
技术方案2.如技术方案1所述的半导体器件，其中，每个掩埋位线包括金属硅化物，所述阻挡层包括锗。
技术方案3.如技术方案2所述的半导体器件，其中，所述阻挡层包括硅锗。
技术方案4.如技术方案2所述的半导体器件，其中，所述阻挡层中的锗的含量至少为约30%。
技术方案5.如技术方案2所述的半导体器件，其中，所述金属硅化物包括钴硅化物。
技术方案6.一种半导体器件，包括：
多个有源区，所述多个有源区相互分隔开；
多个第一沟槽，所述多个第一沟槽限定在衬底中，其中，所述多个有源区通过所述多个第一沟槽而相互分隔开；
支撑件，所述支撑件填充在所述多个第一沟槽中；
第二沟槽，每个第二沟槽将所述多个有源区中的每个有源区分隔开，并且每个第二沟槽具有面向彼此的凹陷侧壁；
分隔开的掩埋位线对，所述分隔开的掩埋位线对形成在每个第二沟槽中，并且包括金属硅化物；以及
阻挡层，所述阻挡层插入在所述分隔开的掩埋位线对与每个第二沟槽之间，并且包括锗。
技术方案7.如技术方案6所述的半导体器件，其中，所述多个有源区中的每个有源区包括：
本体，所述本体形成在所述衬底之上；
本体线对，所述本体线对在所述本体之上被每个第二沟槽分隔开，并且具有所述凹陷侧壁；以及
多个柱体，所述多个柱体形成在每个本体线对之上。
技术方案8.如技术方案6所述的半导体器件，其中，
其中，所述多个柱体包括垂直沟道晶体管的沟道区，以及
其中，所述半导体器件还包括：
储存器，所述储存器与所述多个柱体连接。
技术方案9.如技术方案6所述的半导体器件，其中，所述支撑件包括电介质材料。
技术方案10.如技术方案6所述的半导体器件，其中，所述阻挡层包括硅锗。
技术方案11.如技术方案6所述的半导体器件，其中，所述阻挡层中的锗的含量至少为约30%。
技术方案12.如技术方案6所述的半导体器件，其中，所述金属硅化物包括钴硅化物。

Claims (11)

1.一种半导体器件，包括：
本体线，所述本体线被形成为与衬底大体垂直，并且具有凹陷侧壁；
掩埋位线，所述掩埋位线掩埋在所述凹陷侧壁中；以及
阻挡层，所述阻挡层插入在每个掩埋位线与相应的每个本体线之间,
其中，每个掩埋位线包括金属硅化物，所述阻挡层包括锗。
2.如权利要求1所述的半导体器件，其中，所述阻挡层包括硅锗。
3.如权利要求1所述的半导体器件，其中，所述阻挡层中的锗的含量至少为30％。
4.如权利要求1所述的半导体器件，其中，所述金属硅化物包括钴硅化物。
5.一种半导体器件，包括：
多个有源区，所述多个有源区相互分隔开；
多个第一沟槽，所述多个第一沟槽限定在衬底中，其中，所述多个有源区通过所述多个第一沟槽而相互分隔开；
支撑件，所述支撑件填充在所述多个第一沟槽中；
第二沟槽，每个第二沟槽将所述多个有源区中的每个有源区分隔开，并且每个第二沟槽具有面向彼此的凹陷侧壁；
分隔开的掩埋位线对，所述分隔开的掩埋位线对形成在每个第二沟槽的凹陷侧壁中，并且包括金属硅化物；以及
阻挡层，所述阻挡层插入在所述分隔开的掩埋位线对与每个第二沟槽之间，并且包括锗。
6.如权利要求5所述的半导体器件，其中，所述多个有源区中的每个有源区包括：
本体，所述本体形成在所述衬底之上；
本体线对，所述本体线对在所述本体之上被每个第二沟槽分隔开，并且具有所述凹陷侧壁；以及
多个柱体，所述多个柱体形成在每个本体线对之上。
7.如权利要求5所述的半导体器件，其中，
其中，所述多个柱体包括垂直沟道晶体管的沟道区，以及
其中，所述半导体器件还包括：
储存器，所述储存器与所述多个柱体连接。
8.如权利要求5所述的半导体器件，其中，所述支撑件包括电介质材料。
9.如权利要求5所述的半导体器件，其中，所述阻挡层包括硅锗。
10.如权利要求5所述的半导体器件，其中，所述阻挡层中的锗的含量至少为30％。
11.如权利要求5所述的半导体器件，其中，所述金属硅化物包括钴硅化物。
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