CN110400806A - 垂直存储器装置 - Google Patents

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Abstract

提供了一种垂直存储器装置。该垂直存储器装置包括：第一栅电极，在基本垂直于基底的下表面的第一方向上在基底下方彼此间隔开，第一栅电极被布置为具有包括台阶的阶梯形状，台阶的在基本平行于基底的下表面的第二方向上的延伸长度从最上层级朝向最下层级逐渐增大；第二栅电极，在第一方向上在第一栅电极下方彼此间隔开，第二栅电极被布置为具有包括台阶的阶梯形状，台阶的在第二方向上的延伸长度从最上层级朝向最下层级逐渐减小；以及沟道，在第一方向上延伸穿过第一栅电极和第二栅电极。

Description

垂直存储器装置
本申请要求于2018年4月25日在韩国知识产权局(KIPO)提交的第10-2018-0047752号韩国专利申请的优先权，该韩国专利申请的内容通过引用而全部包含于此。
技术领域
本发明构思的示例实施例涉及一种垂直存储器装置。
背景技术
在制造外围上单元(COP)结构的VNAND闪存装置时，可以形成包括驱动电路晶体管、接触插塞和布线的外围电路，然后可以在外围电路之上形成单元阵列。因此，电池阵列会被在用于形成通常由金属制成的接触插塞和布线的工艺之后剩余的金属组件污染。此外，包括一种金属或多种金属的接触插塞和布线的特性会由于用于形成单元阵列的高温工艺而劣化。
发明内容
本发明构思的示例实施例提供一种具有增强的电学特性的垂直存储器装置。
根据本发明构思的示例实施例，提供了一种垂直存储器装置。垂直存储器装置可以包括：第一栅电极，在基本垂直于基底的下表面的第一方向上在基底下方彼此间隔开，第一栅电极被布置为具有包括台阶的阶梯形状，台阶的在基本平行于基底的下表面的第二方向上的延伸长度可以从最上层级朝向最下层级逐渐增大；第二栅电极，在第一方向上在第一栅电极下方彼此间隔开，第二栅电极被布置为具有包括台阶的阶梯形状，台阶的在第二方向上的延伸长度可以从最上层级朝向最下层级逐渐减小；以及沟道，在第一方向上延伸穿过第一栅电极和第二栅电极。
根据本发明构思的示例实施例，提供了一种垂直存储器装置。垂直存储器装置可以包括：第一栅电极，在基本垂直于基底的下表面的第一方向上在基底下方彼此间隔开；第二栅电极，在第一方向上在第一栅电极下方彼此间隔开；沟道，在第一方向上延伸穿过第一栅电极和第二栅电极；第一接触插塞，每个第一接触插塞在第一方向上延伸并且分别接触每个第一栅电极的上表面，第一接触插塞具有根据第一接触插塞距沟道的相应的距离的增大而逐渐增大的在第一方向上的延伸长度；第二接触插塞，每个第二接触插塞在第一方向上延伸并且分别接触每个第二栅电极的下表面，第二接触插塞具有根据距沟道的相应的距离的增大而逐渐增大的在第一方向上的延伸长度。
根据本发明构思的示例实施例，提供了一种垂直存储器装置。垂直存储器装置可以包括：栅电极，在基本垂直于基底的下表面的第一方向上在基底下方彼此间隔开，栅电极被布置为具有阶梯形状，阶梯形状的栅电极的在基本平行于基底的下表面的第二方向上的延伸长度可以从最上层级朝向最下层级逐渐减小，至少一个栅电极的在第二方向上的端部的下表面低于所述至少一个栅电极的其它部分的下表面；沟道，在第一方向上延伸穿过栅电极，沟道具有从其顶部朝向底部逐渐增大的宽度；第一接触插塞，每个第一接触插塞在第一方向上延伸以分别接触每个栅电极的下表面，并且具有从其顶部朝向底部逐渐增大的宽度；下布线，电连接到第一接触插塞；上布线，设置在基底上；第二接触插塞，在第一方向上延伸以电连接到上布线和下布线，第二接触插塞具有从其顶部朝向底部逐渐减小的宽度。
附图说明
通过下面结合附图进行的详细描述，将更加清楚地理解本发明构思的示例实施例，在附图中：
图1至图22是示出根据本发明构思的示例实施例的制造垂直存储器装置的方法的平面图和剖视图；
图23至图28是示出根据本发明构思的示例实施例的制造垂直存储器装置的方法的剖视图；
图29至图37是示出根据本发明构思的示例实施例的制造垂直存储器装置的方法的剖视图；
图38和图39是示出根据本发明构思的示例实施例的垂直存储器装置的剖视图。
由于图1至图39中的附图是用于说明性的目的，所以附图中的元件不一定按比例绘制。例如，为了清楚的目的，会放大或夸大一些元件。
具体实施方式
在下文中将参照附图更充分地描述根据本发明构思的示例实施例的垂直存储器装置。
图1至图22是示出根据本发明构思的示例实施例的制造垂直存储器装置的方法的平面图和剖视图。具体地，图1、图6、图8、图11和图15是平面图，图2至图5、图7、图9至图10、图12至图14以及图16至图22是剖视图。
图2、图3、图4、图5、图7、图9以及图17至图21分别是沿相应的平面图的线A-A'截取的剖视图，图12至图14、图16和图22分别是沿相应的平面图的线B-B'截取的剖视图。图10是图9中的区域X的放大的剖视图。
在下文中，基本垂直于基底的上表面的竖直方向被定义为第一方向，基本平行于基底的上表面的水平方向之中的彼此相交的两个方向分别被定义为第二方向和第三方向。在本发明构思的示例实施例中，第二方向和第三方向可以彼此正交。
参照图1和图2，在基底的上部分形成对准键130之后，可以在基底上顺序地堆叠绝缘缓冲层140和半导体层150。
基底可以包括第一区至第三区I、II和III。第一区I可以是可以形成有存储器单元阵列的单元阵列区，第二区II可以是其中可以形成有栅电极垫(pad，或称为“焊盘”或“焊垫”)的垫区。第三区III可以是围绕单元阵列区的划线区，在划线区中裸片或芯片可以分离或为单独的。在下文中，第一区至第三区I、II和III将被用作不仅包括基底的一部分而且包括基底的上方和下方的空间的概念。
基底可以包括半导体材料(例如，硅(Si)、锗(Ge)、硅锗(SiGe)等)或III-V族化合物(例如，磷化镓(GaP)、砷化镓(GaAs)、锑化镓(GaSb)等)。在本发明构思的示例实施例中，基底可以是绝缘体上硅(SOI)基底或绝缘体上锗(GOI)基底。
在下文中，将描述包括顺序堆叠的第一单晶硅层100、掩埋氧化物层110和第二单晶硅层120的SOI基底，然而，本发明构思可以不限于此。在本发明构思的示例实施例中，其中可以形成晶体管的第二单结晶硅层120可以具有例如2μm或更小的薄的厚度，因此，会减少晶体管的短沟道效应。此外，SOI基底还可以具有减小的寄生电容。
可以穿过第三区III中的第二单晶硅层120形成作为单独的一个的对准键130，或者可以在第三区III中形成多个对准键130。在图1中示出具有交叉形状的对准键130，然而，本发明构思可以不限于此，对准键130可以具有各种其它形状。例如，对准键130的形状可以包括例如L形、V形、X形、圆形或多边形形状。对准键130可以包括例如金属，然而，本发明构思可以不限于此。
绝缘缓冲层140可以包括氧化物(例如，氧化硅(SiO2))，半导体层150可以包括例如多晶硅(Si)。
参照图3，可以在半导体层150上交替地且重复地堆叠第一绝缘层210和牺牲层220，半导体层150可以是多晶硅(Si)层。因此，多个第一绝缘层210和多个牺牲层220可以在第一方向上交替地堆叠在基底上的绝缘缓冲层140和半导体层150上方。
可以通过例如化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺等的工艺形成第一绝缘层210和牺牲层220，第一绝缘层210可以包括氧化物(例如，氧化硅(SiO2))，牺牲层220可以包括相对于第一绝缘层210具有蚀刻选择性的材料(例如，诸如氮化硅(Si3N4)的氮化物)。
参照图4，可以在第一绝缘层210中的最上面的第一绝缘层210上形成部分地覆盖最上面的第一绝缘层210的光致抗蚀剂图案，可以使用光致抗蚀剂图案作为蚀刻掩模来蚀刻第一绝缘层210中的最上面的第一绝缘层210和在最上面的第一绝缘层210下方的牺牲层220中的最上面的牺牲层220。因此，可以暴露在第二区II和第三区III中的直接在最上面的牺牲层220下方的第一绝缘层210中的一个第一绝缘层210的部分。
在以给定比率减小光致抗蚀剂图案的面积之后，可以执行修整工艺，其中，最上面的第一绝缘层210、最上面的牺牲层220、第一绝缘层210中暴露的第一绝缘层210以及在暴露的第一绝缘层210下方的一个牺牲层220可以使用减少的光致抗蚀剂图案作为蚀刻掩模来被蚀刻。此时，可以交替地重复第一绝缘层210和牺牲层220的蚀刻以及光致抗蚀剂图案的面积的减小。当重复地执行修整工艺时，可以形成包括多个台阶的模具，所述多个台阶可以包括顺序地堆叠并具有阶梯形状的第一牺牲图案225和第一绝缘图案215。在下文中，可以认为每个台阶不仅包括暴露的部分，而且包括被上层级台阶覆盖的部分，因此每个台阶可以被称为处于同一层级的第一牺牲图案225的整个部分和第一绝缘图案215的整个部分。
可以在第一区I和第二区II中形成模具。在这种情况下，可以在第二区II中形成模具中的每个台阶的暴露的部分。例如，可以在第二区II中暴露第一绝缘图案215的端部的顶表面。
在本发明构思的示例实施例中，包括在模具中的台阶可以具有在第二方向和第三方向中的每个方向上延伸的长度，台阶的长度可以从其最下面的台阶朝向最上面的台阶逐渐减小。
参照图5，可以增大第一牺牲图案225中的至少一个第一牺牲图案225在第二方向上的端部的厚度。
在本发明构思的示例实施例中，可以去除包括在每个台阶中的暴露的部分中的第一绝缘图案215的端部，以暴露每个台阶中的第一牺牲图案225的端部。然后，还可以通过具有低台阶覆盖特性的沉积工艺在每个台阶中的第一绝缘图案215和第一牺牲图案225的暴露的端部上形成包括与第一牺牲图案225的材料基本相同的材料的层，并且可以在其上执行回蚀刻工艺，使得可以增大每个第一牺牲图案225的在第二方向上的端部的厚度。因此，第二区II中的每个第一牺牲图案225的在第二方向上的端部可以具有比第一区I和第二区II中的每个第一牺牲图案225的其它部分的上表面高的上表面。
图5示出了除了最下面的第一牺牲图案225和最上面的第一牺牲图案225之外的所有第一牺牲图案225的端部的增大的厚度，然而，本发明构思可以不限于此，例如，所有第一牺牲图案225的端部的厚度可以增大。
参照图6和图7，可以在半导体层150上形成第一绝缘夹层以覆盖模具，并且可以将第一绝缘夹层平坦化直到最上面的第一绝缘图案215的上表面被暴露以形成覆盖模具的侧壁的第一绝缘夹层图案230。例如，第一绝缘夹层图案230的顶表面可以与模具的顶表面共面。
第二绝缘夹层240可以形成在模具的上表面和第一绝缘夹层图案230的上表面上。第一绝缘夹层图案230和第二绝缘夹层240可以包括例如氧化硅(SiO2)，因此可以彼此合并和/或可以与第一绝缘图案215合并。
在第二绝缘夹层240上形成第一掩模之后，可以使用第一掩模作为蚀刻掩模来蚀刻第二绝缘夹层240、第一绝缘图案215和在第一绝缘图案215下方的第一牺牲图案225，以形成穿过第二绝缘夹层240、第一绝缘图案215和第一牺牲图案225的沟道孔250，其中，沟道孔250可以暴露半导体层150的上表面。可以通过各向异性地蚀刻第二绝缘夹层240和模具来形成沟道孔250。在沟道孔250下方的半导体层150的顶表面可以通过过蚀刻而凹陷。换句话说，沟道孔250的底表面可以低于半导体层150的顶表面。
在本发明构思的示例实施例中，由于蚀刻工艺的特性，沟道孔250的宽度可以从其顶部朝向底部逐渐减小。
可以在第二方向和第三方向中的每个方向上形成多个沟道孔250以限定沟道孔阵列。在本发明构思的示例实施例中，沟道孔阵列可以包括在第三方向上彼此间隔开的多个沟道孔块，沟道孔块可以包括以上述顺序在第三方向上以Z字形顺序地布置的第一沟道孔列至第四沟道孔列250a、250b、250c和250d。
参照图8至图10，在去除第一掩模之后，可以形成部分地填充沟道孔250的第一沟道260。例如，第一沟道260可以填充沟道孔250的下部分。
可以执行使用半导体层150的被沟道孔250暴露的上表面作为种子的选择性外延生长(SEG)工艺，以形成部分地填充沟道孔250的第一沟道260。因此，第一沟道260可以根据半导体层150的材料包括单晶硅(Si)或单晶锗(Ge)，并且在一些情况下可以掺杂有杂质。当掺杂半导体层150时，第一沟道260也可以是掺杂的，并且可以包括具有与半导体层150的导电类型相同的导电类型的半导体材料。
可以在沟道孔250的每个侧壁、第一沟道260的上表面和第二绝缘夹层240的上表面上顺序地形成第一阻挡层、电荷存储层、隧道绝缘层和第一间隔层。第一阻挡层、电荷存储层、隧道绝缘层和第一间隔层可以共形地形成为具有不完全填充每个沟道孔250的厚度，并且可以通过例如原子层沉积(ALD)工艺和/或化学气相沉积(CVD)工艺形成。然后，可以各向异性地蚀刻第一间隔层以形成仅保留在沟道孔250的每个侧壁上的第一间隔件，可以使用第一间隔件作为蚀刻掩模来蚀刻隧道绝缘层、电荷存储层和第一阻挡层。结果，可以在第一沟道260和沟道孔250的每个侧壁上形成具有其中心下表面敞开的杯状形状的隧道绝缘图案290、电荷存储图案280和第一阻挡图案270。在蚀刻工艺期间，也可以部分地去除第一沟道260的上部分。蚀刻工艺可以是垂直干法蚀刻工艺，例如，反应离子蚀刻(RIE)工艺。隧道绝缘图案290、电荷存储图案280和第一阻挡图案270可以形成电荷存储结构300。
第一阻挡图案270和隧道绝缘图案290可以包括氧化物，例如，氧化硅(SiO2)，电荷存储图案280和第一间隔件可以包括氮化物，例如，氮化硅(Si3N4)。
在去除第一间隔件之后，可以在暴露的第一沟道260、隧道绝缘图案290和第二绝缘夹层240上形成第二沟道层，然后可以在第二沟道层上形成填充层以充分地填充每个沟道孔250的剩余部分。可以通过例如原子层沉积(ALD)工艺和/或化学气相沉积(CVD)工艺形成第二沟道层。可以通过旋涂玻璃(SOG)技术形成填充层。
可以使填充层和第二沟道层平坦化，直到暴露第二绝缘夹层240的上表面以形成填充每个沟道孔250的剩余部分的填充图案320，第二沟道层可以转变为第二沟道310。因此，电荷存储结构300、第二沟道310和填充图案320可以顺序地堆叠在每个沟道孔250中的第一沟道260上。
第二沟道310可以包括例如掺杂或未掺杂的单晶硅(Si)，填充图案320可以包括氧化物，例如，氧化硅(SiO2)。
其中形成有第一沟道260和第二沟道310的沟道孔250可以限定包括第一沟道孔列至第四沟道孔列250a、250b、250c和250d的沟道孔块，并且还限定沟道孔阵列，因此，第一沟道260和第二沟道310还可以限定沟道块和与其对应的沟道阵列。
可以去除包括填充图案320、第二沟道310和电荷存储结构300的第一结构的上部分以形成沟槽，并且可以形成覆盖图案330以填充沟槽。
为了形成覆盖图案330，可以通过回蚀刻工艺去除第一结构的上部分以形成沟槽，可以在第一结构和第二绝缘夹层240上形成填充沟槽的覆盖层，然后，可以使覆盖层的上部分平坦化直到暴露第二绝缘夹层240的上表面，因此可以形成覆盖图案330。覆盖图案330可以包括例如掺杂或未掺杂的多晶硅或单晶硅(Si)。每个沟道孔250中的第一结构、第一沟道260和覆盖图案330可以限定第二结构。
在本发明构思的示例实施例中，包括第一沟道260和第二沟道310的沟道孔250中的第二结构的宽度可以根据沟道孔250的形状从其顶部朝向底部逐渐减小。
参照图11和图12，可以在第二绝缘夹层240和覆盖图案330上形成第三绝缘夹层340。
在第三绝缘夹层340上形成第二掩模之后，可以使用第二掩模作为蚀刻掩模穿过第三绝缘夹层340、第二绝缘夹层240、第一绝缘图案215和第一牺牲图案225形成第一开口350，以暴露半导体层150的上表面。由于蚀刻工艺的特性，第一开口350在第三方向上的宽度可以从其顶部朝向底部逐渐减小。第三绝缘夹层340可以包括氧化物，例如，氧化硅(SiO2)，因此可以与其下方的第二绝缘夹层240合并。
在本发明构思的示例实施例中，第一开口350可以形成为在第一区I和第二区II中在沟道块之间沿第二方向延伸，因此多个第一开口350可以是在第三方向上彼此形成并彼此间隔开。也就是说，其中包括四个沟道列的一个沟道块可以形成在彼此相邻的两个第一开口350之间。然而，本发明构思可以不限于此。
在去除第二掩模之后，可以去除被第一开口350暴露的第一牺牲图案225，以在第一方向上的相邻的第一绝缘图案215之间形成间隙360，第一阻挡图案270的外侧壁的一部分和第一沟道260的侧壁的一部分可以被间隙360暴露。在本发明构思的示例实施例中，可以使用包括磷酸(H3PO4)或硫酸(H2SO4)的蚀刻剂通过湿法蚀刻工艺去除被第一开口350暴露的第一牺牲图案225。例如，当第一牺牲图案225由氮化硅(Si3N4)形成并且第一绝缘图案215由氧化硅(SiO2)形成时，可以使用包括磷酸(H3PO4)的蚀刻溶液通过蚀刻工艺去除第一牺牲图案225。
参照图13，在第一开口350的侧壁、第一阻挡图案270的暴露的外侧壁、半导体层150的暴露的上表面和第三绝缘夹层340的上表面上形成第二阻挡层370之后，可以在第二阻挡层370上形成第一导电层以填充间隙360的剩余部分。可以通过具有优异的台阶覆盖特性的沉积方法形成第二阻挡层370。例如，第二阻挡层370可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。还可以在第二阻挡层370和第一导电层之间形成阻碍层。
第二阻挡层370可以包括金属氧化物，例如，氧化铝(Al2O3)、氧化铪(HfO2)等，第一导电层可以包括低电阻金属，例如钨(W)、钛(Ti)、钽(Ta)、铂(Pt)等，阻碍层可以包括金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)等。
可以去除第一开口350和与其相邻的间隙360中的第一导电层，以在间隙360中形成第一导电图案385。如上所述，当进一步形成阻碍层时，还可以形成覆盖第一导电图案385的上表面、下表面和侧壁的阻碍图案。在本发明构思的示例实施例中，可以通过湿法蚀刻工艺部分地去除第一导电层。
在本发明构思的示例实施例中，第一导电图案385可以在第一区I和第二区II中沿第二方向延伸，多个第一导电图案385可以在第三方向上形成。也就是说，在第二方向上延伸的每个第一导电图案385可以通过第一开口350在第三方向上彼此间隔开。
在下文中，第一导电图案385在第二方向上的端部可以被称为垫。在本发明构思的示例实施例中，第一导电图案385中的至少一个第一导电图案385的端部可以具有比所述至少一个第一导电图案385的其它部分的上表面高的上表面，因此可以具有比所述至少一个第一导电图案385的其它部分的厚度大的厚度。第一导电图案385的端部可以形成在第二区II中。
在本发明构思的示例实施例中，第一导电图案385可以包括在第一方向上顺序堆叠的第一栅电极至第三栅电极410、420和430。第一栅电极410可以用作地选择线(GSL)，第二栅电极420可以用作字线，第三栅电极430可以用作串选择线(SSL)。第一栅电极至第三栅电极410、420和430中的每个可以形成在一个层级或多个层级处。
在本发明构思的示例实施例中，可以在最下层级处形成第一栅电极410，可以在最上层级和直接在最上层级之下的层级处形成第三栅电极430，可以在第一栅电极410和第三栅电极430之间的多个层级处形成第二栅电极420。然而，本发明构思可以不限于此。
参照图14，在被第一开口350暴露的半导体层150的上部分处形成第一杂质区155之后，可以在第一开口350的在第三方向上的相对侧壁中的每个侧壁上形成第二间隔件390，可以形成填充第一开口350的剩余的中心部分的第一公共源极线(CSL)400。可以通过离子注入工艺在被第一开口350暴露的半导体层150的上部分处形成第一杂质区155。
在本发明构思的示例实施例中，第二间隔件390在第三方向上的厚度可以从其顶部朝向底部逐渐增大，因此，第一CSL 400在第三方向上的宽度可以从其顶部朝向底部逐渐减小。
第一杂质区155可以包括n型杂质，例如磷(P)、砷(As)等，第二间隔件390可以包括氧化物，例如，氧化硅(SiO2)，并且第一CSL 400可以包括低电阻金属，例如钨(W)、钛(Ti)、钽(Ta)、铂(Pt)等。
在本发明构思的示例实施例中，第一CSL 400可以在第二方向上延伸，以在第一区I和第二区II中将第一导电图案385的在第三方向上处于同一层级处的相邻的第一导电图案385彼此分开，然而，第一CSL 400可以与第一导电图案385电绝缘，因为第一CSL 400的侧壁可以被第二间隔件390覆盖。第一CSL 400可以在半导体层150的上部分处接触第一杂质区155的上表面，因此可以与第一杂质区155电连接。
随着可以在第一区I中形成第一栅电极至第三栅电极410、420和430、第一沟道260、第二沟道310以及第一CSL 400，可以形成垂直存储器装置的存储器单元阵列。
参照图15至图17，在第三绝缘夹层340和第一CSL 400上形成第四绝缘夹层450之后，可以在第一区I中形成在第一方向上延伸穿过第三绝缘夹层340和第四绝缘夹层450以接触覆盖图案330的上表面的第一接触插塞462，并且可以在第二区II中形成延伸穿过第一绝缘夹层图案230和第二绝缘夹层至第四绝缘夹层240、340和450以接触第一导电图案385的垫的上部分的第二接触插塞464。第二接触插塞464的上表面可以基本彼此共面，并且每个第二接触插塞464的上表面可以与第一接触插塞462的上表面基本共面，第一接触插塞462在第一沟道260和第二沟道310上方在第一方向上延伸。
包括第一导电图案385的第一栅电极至第三栅电极410、420和430中的至少一个垫可以具有比第一栅电极至第三栅电极410、420和430的其它部分的厚度大的厚度，使得第二接触插塞464中的每个可以容易地形成为接触第一导电图案385的垫的上部分。
可以在第四绝缘夹层450上形成第五绝缘夹层470，第一接触插塞462和第二接触插塞464以及第一布线482和第二布线484可以穿过第五绝缘夹层470形成以分别接触第一区I中的第一接触插塞462的上表面和第二区II中的第二接触插塞464的上表面。可以在第二区II中穿过第五绝缘夹层470形成第三布线486。
在本发明构思的示例实施例中，由于蚀刻工艺的特性，第一接触插塞462和第二接触插塞464中的每个的宽度可以从其顶部朝向底部逐渐减小。在本发明构思的示例实施例中，可以在形成其中可能需要高温工艺的存储器单元阵列之后形成第一接触插塞462和第二接触插塞464以及第一布线482和第二布线484，因此第一接触插塞462和第二接触插塞464以及第一布线482和第二布线484还可以包括相对低的热阻材料。因此，第一接触插塞462和第二接触插塞464以及第一布线482和第二布线484可以包括金属，例如，钨(W)、铜(Cu)、铝(Al)等，并且还可以包括阻碍图案，阻碍图案包括金属氮化物并覆盖其下表面和侧壁。由于在形成布线和接触插塞之前执行用于形成单元阵列的高温工艺，所以第一接触插塞462和第二接触插塞464以及第一布线482和第二布线484的特性不会劣化。因此，根据上述方法制造的垂直存储器装置可以具有增强的电特性。
还可以形成延伸穿过第四绝缘夹层450以接触第一CSL 400的上表面的第三接触插塞，以及延伸穿过第五绝缘夹层470以接触第三接触插塞的上表面的第四布线。
在本发明构思的示例实施例中，第一布线482可以在第三方向上延伸以与第一栅电极至第三栅电极410、420和430交叉，多条第一布线482可以在第一区I中形成并且在第二方向上彼此间隔开。第一布线482可以用作垂直存储器装置的位线。
图15中所示的第一布线至第三布线482、484和486的布局是说明性的，并且本发明构思可以不限于此。另外，还可以在比第一布线至第三布线482、484和486的层级的高的上层级处形成附加的上布线。
参照图18，可以在第五绝缘夹层470和第一布线至第三布线482、484和486上形成第六绝缘夹层490，可以在第六绝缘夹层490上形成处理基底500，可以利用处理基底500来使其上形成有结构的基底倒置。因此，以下，根据附图中所示的方向来表示所述结构的上部分和下部分。也就是说，例如，每个第二接触插塞464可以具有在第一方向上从其顶部朝向底部逐渐增大的宽度。例如，第二接触插塞464的下表面可以基本彼此共面，每个第二接触插塞464的下表面可以与第一接触插塞462的下表面基本共面，第一接触插塞462在第一沟道260和第二沟道310下方沿第一方向延伸。
在本发明构思的示例实施例中，处理基底500可以包括碳化硅(SiC)或蓝宝石，因此可以防止基底的弯曲。在本发明构思的示例实施例中，处理基底500可以包括硅(Si)，随着处理基底500的厚度增大，可以减小基底的弯曲。
还可以在处理基底500和第六绝缘夹层490之间形成绝缘粘合层。
参照图19，可以通过激光剥离工艺或研磨工艺去除SOI基底的第一单晶硅层100，因此可以暴露掩埋氧化物层110。
例如，可以通过湿法蚀刻工艺去除暴露的掩埋氧化物层110，因此可以暴露第二单晶硅层120。可以使用任何合适的湿法蚀刻工艺来去除氧化物。例如，可以通过将暴露的掩埋氧化物层110暴露于包括水溶液中的氟化氢(HF)的氧化物去除剂来去除暴露的掩埋氧化物层110以露出第二单晶硅层120。
当基底不是SOI基底而是体基底时，可以通过激光剥离工艺或研磨工艺去除体基底的上部分，并且可以保留体基底的下部分。
参照图20，可以将杂质注入到第二单晶硅层120的一部分中以形成阱520，并且可以在阱520上形成晶体管。
根据将要形成的晶体管的导电类型，阱520可以包括n型杂质或p型杂质。可选地，例如，可以执行浅沟槽隔离(STI)工艺以去除第二单晶硅层120的一部分，可以形成隔离图案以限定有源区，可以在有源区上形成晶体管。
可以在阱520上形成栅极结构560，可以在阱520的与栅极结构560相邻的上部分处形成第二杂质区570以形成晶体管。栅极结构560可以包括顺序堆叠在阱520上的栅极绝缘图案530、栅极导电图案540和栅极掩模550。
栅极绝缘图案530可以包括氧化物，例如，氧化硅(SiO2)，栅极导电图案540可以包括例如金属(例如，钨(W)、铜(Cu)、铝(Al)、钛(Ti)或钽(Ta))、金属氮化物(例如，氮化钛(TiN)或氮化钽(TaN))、金属硅化物(例如，硅化钛(TiSi2)、硅化钨(WSi2)、硅化钴(CoSi2)或硅化镍(NiSi2))、掺杂有杂质的多晶硅(Si)等，栅极掩模550可以包括氮化物，例如，氮化硅(Si3N4)，第二杂质区570可以包括n型杂质或p型杂质。
在本发明构思的示例实施例中，可以通过参考第三区III中的对准键130在最初设计的精确位置处形成晶体管。
可以在第二单晶硅层120上形成晶体管，因此晶体管可以具有增强的特性，而不是例如形成在多晶硅层上的晶体管。而且，第二单晶硅层120可以具有薄的厚度(例如，2μm或更小)，从而可以减小晶体管的短沟道效应。
参照图21和图22，在第二单晶硅层120上形成第七绝缘夹层580以覆盖晶体管之后，可以在第七绝缘夹层580中形成第四接触插塞590和第五接触插塞610以及第五布线600和第六布线620。
可以穿过第七绝缘夹层580的下部分、第二单晶硅层120、绝缘缓冲层140、半导体层150、第一绝缘夹层图案230以及第二绝缘夹层至第四绝缘夹层240、340和450形成第六接触插塞595以接触第五绝缘夹层470中的第三布线486。还可以在第六接触插塞595上形成位于第七绝缘夹层580中的第七布线605。第六接触插塞595可以用作通孔(THV)，所述通孔可以形成为用于存储器单元阵列和晶体管之间的电连接，第三布线486可以用作第六接触插塞595的着陆垫(landing pad)。
由于蚀刻工艺的特性，第四接触插塞至第六接触插塞590、610和595中的每个的宽度可以从其顶部朝向底部逐渐减小。在本发明构思的示例实施例中，第四接触插塞590和第六接触插塞595的上表面可以基本彼此共面，第五布线600和第七布线605的上表面可以形成为基本彼此共面。
可以在第七绝缘夹层580上形成第八布线630，并且还可以形成附加的布线以完成垂直存储器装置的制造。
稍后可以去除形成有处理基底500和对准键130的第三区III。
如上所述，根据本发明构思的示例实施例的垂直存储器装置可以具有可以与外围上单元(COP)结构相反的单元上外围(POC)结构。因此，可以在形成承载高温工艺的存储器单元阵列之后形成接触插塞和布线，使得接触插塞和布线的材料可以不受限制，并且可以防止存储器单元阵列由于接触插塞和布线中包括的金属组件被污染。因此，根据上述方法制造的垂直存储器装置可以具有增强的电特性。
可以在SOI基底或体基底上形成存储器单元阵列，并且在使SOI基底或体基底倒置之后，可以在倒置的SOI基底或体基底上形成晶体管，因此晶体管可以形成在单晶硅层上。因此，晶体管可以具有增强的电特性，而不是例如形成在多晶硅层上的晶体管。此外，用于倒置基底的处理基底500可以具有厚的厚度，或者可以包括碳化硅(SiC)或蓝宝石，从而可以减轻由于存储器单元的以大量的层级堆叠而导致的基底弯曲。
由于对准键130形成在基底的一部分(例如，第二单晶硅层120的一部分)处，可以通过使基底倒置来形成晶体管，因此可以通过参考对准键130在最初设计的精确位置处形成晶体管。
通过上述工艺制造的垂直存储器装置可以具有如下结构特性。
第一导电图案385可以顺序堆叠在第二单晶硅层120下方，以在基本垂直于基底(即，垂直于第二单晶硅层120的下表面)的第一方向上彼此间隔开，并且可以布置为具有阶梯形状，其中，阶梯形状的台阶在第二方向(基本平行于第二单晶硅层120的下表面)上的延伸长度可以从最上面的台阶朝向最下面的台阶逐渐减小。第一导电图案385的在第二方向上的至少一个端部的表面(即，第一导电图案385的至少一个垫的下表面)可以低于第一导电图案385的其它部分的下表面。
第一导电图案385可以包括从最上层级朝向最下层级顺序地堆叠的第一栅电极至第三栅电极410、420和430，第一栅电极至第三栅电极410、420和430可以分别用作GSL、字线和SSL。在本发明构思的示例实施例中，第一栅电极410可以形成在最上层级处，第三栅电极430可以形成在最下层级以及直接在最下层级的上方的一个层级处，第二栅电极420可以在第一栅电极410和第三栅电极430之间以多个层级形成。
包括第一沟道260和第二沟道310的第一结构可以在第一方向上延伸穿过第一栅电极至第三栅电极410、420和430，第一结构的宽度可以从其顶部朝向底部逐渐增大。
第二接触插塞464可以在第一方向上延伸以接触第一栅电极至第三栅电极410、420和430中的每个的垫的下表面，第二接触插塞464的宽度可以从其顶部朝向其底部逐渐增大。此外，第一CSL 400可以在第二方向上延伸以使第一栅电极至第三栅电极410、420和430在第三方向上分离，第一CSL 400的宽度可以从其顶部朝向底部逐渐增大。例如，第一CSL 400可以在第二方向上延伸，以使第一导电图案385在第三方向上分离。
第四接触插塞至第六接触插塞590、610和595中的每个的宽度可以从其顶部朝向底部逐渐减小。
图23至图28是示出根据本发明构思的示例实施例的制造垂直存储器装置的方法的剖视图。具体地，图23和图25至图27分别是沿线A-A'截取的剖视图，图24和图28分别是沿线B-B'截取的剖视图。
制造垂直存储器装置的方法可以包括与参照图1至图22描述的工艺基本相同或类似的工艺，因此，在此省略对其的详细描述。
参照图23，可以执行与参照图1和图2描述的工艺基本相同或类似的工艺。然而，还可以在绝缘缓冲层140和半导体层150之间形成CSL板700。
CSL板700可以包括金属硅化物，例如，硅化钨(WSi2)。
参照图24，可以执行与参照图3至图14描述的工艺基本相同或类似地工艺。然而，第二间隔件390可以完全填充第一开口350，并且可以不形成第一CSL 400。此外，可以不在与第一开口350相邻的半导体层150的上部分处形成第一杂质区155。
参照图25，可以执行与参照图15至图17描述的工艺基本相同或类似的工艺。如上所述，可以在绝缘缓冲层140和半导体层150之间形成CSL板700。
参照图26，可以执行与参照图18和图19描述的工艺基本相同或类似的工艺。
在通过分别去除半导体层150、CSL板700、绝缘缓冲层140和第二单晶硅层120的在与第三区III相邻的第二区II中的边缘部分形成第二开口之后，可以形成第二绝缘图案710以填充第二开口。
在本发明构思的示例实施例中，第二绝缘图案710可以不与包括第一栅电极至第三栅电极410、420和430的阶梯形状结构在第一方向上叠置。第二绝缘图案710可以包括氧化物，例如，氧化硅(SiO2)。
参照图27，可以执行与参照图20至图22描述的工艺基本相同或类似的工艺以完成垂直存储器装置的制造。
还可以在第七接触插塞597上形成第九布线607，第七接触插塞597可以延伸穿过第七绝缘夹层580的下部分、第二单晶硅层120和绝缘缓冲层140以接触CSL板700的上表面。第七接触插塞597的宽度可以在第一方向上从其顶部朝向底部逐渐减小。
第六接触插塞595可以在第一方向上延伸穿过在第一绝缘夹层图案230和第七绝缘夹层580之间的第二绝缘图案710。例如，第六接触插塞595可以接触第七布线605的底表面，在第一方向上延伸穿过第七绝缘夹层580的下部分、第二绝缘图案710、第一绝缘夹层图案230和第二绝缘夹层至第四绝缘夹层240、340和450，并且接触第三布线486的顶表面以将第七布线605电连接到第三布线486。这里，第七布线605可以是上布线中的一条，第三布线486可以是下布线中的一条。可以在上布线和下布线之间设置第一栅电极至第三栅电极410、420和430。
图29至图37是示出根据本发明构思的示例实施例的制造垂直存储器装置的方法的剖视图。具体地，图29、图31至图34和图36分别是沿线A-A'截取的剖视图，图30、图35和图37分别是沿线B-B'截取的剖视图。
制造垂直存储器装置的该方法可以包括与参照图1至图22描述的工艺基本相同或类似的工艺，因此，在此省略对其的详细描述。
参照图29，可以执行与参照图1至图4描述的工艺基本相同或类似的工艺。然而，可以不通过对顺序堆叠的所有第一绝缘层210和牺牲层220进行图案化来形成阶梯形状的模具。另一方面，可以通过分别在相对的上层级处对第一绝缘层210中的一些和牺牲层中的一些进行图案化来形成第一模具。
图29示出了第一模具包括分别在四个上层级处的第一绝缘层210中的一些和牺牲层220中的一些，然而，本发明构思可以不限于此，第一模具可以包括分别在多个层级(而不是四个层级)处的第一绝缘层210中的一些和牺牲层220中的一些。
参照图30，可以执行与参照图5至图14描述的工艺基本相同或类似的工艺。
第一开口350的底部可以形成例如在第一绝缘层210(或第一绝缘图案215)中的从上面的第五层级处的第一绝缘层210(或第一绝缘图案215)的下表面和上表面之间，并且可以去除牺牲层220(或第一牺牲图案225)中的被第一开口350暴露的牺牲层220(或第一牺牲图案225)(例如，仅从最上层级到第四层级的牺牲层220(或第一牺牲图案225))以形成第一导电图案385。
可以形成第二间隔件390和填充第一开口350的第一CSL 400。第一CSL400的宽度可以在第一方向上从其顶部朝向底部逐渐减小。
参照图31，可以执行与参照图15至图17描述的工艺基本相同或类似的工艺。然而，每个第二接触插塞464可以形成为接触每个第一导电图案385的垫的上表面，并且可以不接触其下方的每个牺牲层220的上表面。每个第二接触插塞464的上表面可以与第一接触插塞462的上表面基本共面，第一接触插塞462在第一沟道260和第二沟道310上方沿第一方向延伸。
在本发明构思的示例实施例中，在第一方向上具有延伸长度的第二接触插塞464根据第二接触插塞464距第一沟道260和第二沟道310的相应距离的增大而逐渐增大。
参照图32，可以执行与参照图18和图19描述的工艺基本相同或类似的工艺。可以利用处理基底500来使其上形成有结构的基底倒置。因此，在下文中，根据附图中所示的方向来表示所述结构的上部分和下部分。因此，第二接触插塞464的下表面可以基本彼此共面，每个第二接触插塞464的下表面可以与第一接触插塞462的下表面基本共面，第一接触插塞462在第一沟道260和第二沟道310下方沿第一方向延伸。
可以通过去除半导体层150、绝缘缓冲层140和第二单晶硅层120的在第二区II中的部分来暴露第一绝缘层210，可以通过执行与参照图4描述的工艺基本相同或类似的工艺来形成具有阶梯形状的第二模具。
因此，可以形成第三开口750以暴露第二区II中的第一绝缘夹层图案230，第二模具可以包括台阶，每个台阶可以包括顺序地堆叠的第三绝缘图案217和第二牺牲图案227。
在本发明构思的示例实施例中，第二模具的最下面的台阶可以形成为在第一方向上与第一模具的最上面的台阶对齐。此外，第二模具中从最下面的台阶朝向最上面的台阶在第二方向上的延伸长度的在第一方向上的减小率可以基本与第一模具中从最上面的台阶朝向最下面的台阶在第二方向上的延伸长度的在第一方向上的减小率相同，因此，第一模具和第二模具的相应台阶可以在第一方向上彼此对准。
第四绝缘图案219和第三牺牲图案229可以保留在第三区III中的第一绝缘夹层图案230上。
参照图33，可以执行与参照图5描述的工艺基本相同或类似的工艺，因此，第二牺牲图案227中的至少一个的端部的第一方向上的厚度可以增大，使得端部的上表面可以高于其它部分的上表面。图33示出了除了最上层级之外的所有层级处的第二牺牲图案227的端部的厚度增大，然而，本发明构思可以不限于此。例如，可以增大所有第二牺牲图案227的端部的厚度。
可以形成第八绝缘夹层图案760以填充第三开口750。第八绝缘夹层图案760可以包括氧化物，例如，氧化硅(SiO2)，因此可以与第一绝缘夹层图案230合并。
参照图34和图35，可以执行与参照图11至图14描述的工艺基本相同或类似的工艺。因此，可以在对应于第一开口350的位置处穿过第一绝缘层210(或第三绝缘图案217)和牺牲层220(或第二牺牲图案227)形成第四开口，可以去除牺牲层220(或第二牺牲图案227)中的被第四开口暴露的牺牲层220(或第二牺牲图案227)(例如，牺牲层220(或第二牺牲图案227)中的从最上层级至第三层级的牺牲层220(或第二牺牲图案227))，以形成第二导电图案387。可以在第二导电图案387之间形成第三绝缘图案217。
在第一方向上顺序堆叠的第一导电图案385和第二导电图案387可以包括第一栅电极至第三栅电极410、420和430。例如，可以在最上层级处形成第一栅电极410，可以在最下层级以及直接在最下层级的上方的层级处形成第三栅电极430，可以在第一栅电极410和第三栅电极430之间形成第二栅电极420。
可以形成填充第四开口的第三间隔件395和第二CSL 405。第二CSL 405的宽度可以在第一方向上从其顶部朝向底部逐渐减小。
在本发明构思的示例实施例中，第一CSL 400和第二CSL 405可以在第一方向上彼此对准，并且可以包括基本相同的材料。第一CSL 400的下表面和第二CSL 405的上表面可以彼此接触。因此，第一CSL 400和第二CSL 405可以用作一个CSL结构。在本发明构思的示例实施例中，CSL结构的宽度可以在第一方向上从其顶部朝向中间部分逐渐减小，然后可以在第一方向上从中间部分朝向其底部逐渐增大。
还可以在半导体层150的与第二CSL 405相邻的部分或第二单晶硅层120的与第二CSL 405相邻的部分处形成第三杂质区，第三杂质区可以电连接到第二CSL 405。
参照图36和图37，可以执行与参照图20至图22描述的工艺基本相同或类似的工艺以完成垂直存储器装置的制造。
第八接触插塞468可以形成为接触每个第二导电图案387的上表面，可以在第八接触插塞468上形成第十布线488。第八接触插塞468的上表面可以是基本彼此共面，第八接触插塞468的上表面可以与第四接触插塞590的上表面基本共面，第四接触插塞590在第二杂质区570上沿第一方向延伸以接触第二杂质区570。第二杂质区570可以位于基底(即，第二单晶硅层120)的上部分并且与栅极结构560相邻。
第六接触插塞595可以用作通孔(THV)，所述通孔可以形成为用于存储器单元阵列和晶体管之间的电连接，第三布线486可以用作第六接触插塞595的着陆垫。第六接触插塞595可以在第一方向上延伸穿过覆盖第一栅电极至第三栅电极410、420和430的侧壁的第一绝缘夹层图案230和第八绝缘夹层图案760，并且可以具有与第四接触插塞590的上表面基本共面的上表面以及与第一接触插塞462的下表面基本共面的下表面。
如上所述，可以不通过一个工艺而是通过多个工艺(例如，两个工艺)形成包括栅电极的阶梯形状结构，从而可以容易地形成具有高纵横比的接触插塞。
通过上述工艺制造的垂直存储器装置可以具有如下结构特性。
第二导电图案387可以顺序堆叠在基底(即，第二单晶硅层120)下方，以在第一方向上彼此间隔开，并且可以布置为具有包括台阶的阶梯形状，所述台阶的在基本平行于第二单晶硅层120的下表面的第二方向上的延伸长度可以朝向最低层级增大。第一导电图案385可以顺序堆叠在第二导电图案387下方以在第一方向上彼此间隔开，并且可以布置为具有包括台阶的阶梯形状，所述台阶的在第二方向上的延伸长度可以朝向最低层级减小。
包括第一沟道260和第二沟道310的第一结构可以在第一方向上延伸穿过第一导电图案385和第二导电图案387。
在本发明构思的示例实施例中，在第一方向上彼此相邻的第一导电图案385和第二导电图案387的在第二方向上的延伸长度(例如，第二导电图案387中的最下面的第二导电图案387在第二方向上的延伸长度以及第一导电图案385中的最上面的第一导电图案385在第二方向上的延伸长度)可以基本彼此相同。
在本发明构思的示例实施例中，第二导电图案387中的至少一个第二导电图案387的端部的上表面(即，在第二方向上的垫的上表面)可以高于至少一个第二导电图案387的其它部分的上表面，第一导电图案385中的至少一个第一导电图案385的端部的下表面(即，在第二方向上的垫的下表面)可以低于至少一个第一导电图案385的其它部分的下表面。
在本发明构思的示例实施例中，从第二导电图案387中的最上面的第二导电图案387到最下面的第二导电图案387的在第二方向上的延伸长度的增大率可以与从第一导电图案385中的最上面的第一导电图案385到最下面的第一导电图案385的在第二方向上的延伸长度的减小率基本相同。
在本发明构思的示例实施例中，接触每个第二导电图案387的上表面的第八接触插塞468的宽度可以在第一方向上从其顶部朝向底部逐渐减小，接触每个第一导电图案385的下表面的第二接触插塞464的宽度可以在第一方向上从其顶部朝向底部逐渐增大。
在本发明构思的示例实施例中，具有在第一方向上的延伸长度的第八接触插塞468根据第八接触插塞468距第一沟道260和第二沟道310的相应距离的增大而逐渐增大。
在本发明构思的示例实施例中，第二CSL 405可以在第二方向上延伸以使第二导电图案387在第三方向上分离，第二CSL 405在第三方向上的宽度可以从其顶部朝向底部逐渐减小。此外，第一CSL 400可以在第二方向上延伸以使第一导电图案385在第三方向上分离，第一CSL 400的宽度可以从其顶部朝向底部逐渐增大。第一CSL 400和第二CSL 405可以在第一方向上彼此对准，并且可以包括基本相同的材料。
图38和图39是示出根据本发明构思的示例实施例的垂直存储器装置的剖视图。具体地，图38是沿线A-A'截取的剖视图，图39是沿B-B'线截取的剖视图。
该垂直存储器装置是参照图23至图28描述的垂直存储器装置的构思以及参照图29至图37描述的垂直存储器装置的构思的组合。因此，相同的附图标记表示相同的元件，并且在此省略对其的详细描述。
参考图38和图39，CSL板700可以形成在半导体层150和绝缘缓冲层140之间，并且不形成第一CSL 400和第二CSL 405，使得第二间隔件390和第三间隔件395可以分别填充第一开口350和第四开口。
接触CSL板700的上表面的第七接触插塞597和形成在第七接触插塞597上的第九布线607可以形成在第一区I中而不是第二区II中。例如，第七接触插塞597可以延伸穿过第七绝缘夹层580的下部分、基底(即，第二单晶硅层120)以及绝缘缓冲层140，以接触CSL板700的上表面。
如上所述，尽管已经参照示例实施例描述了本发明构思，但是本领域技术人员将容易理解的是，在不脱离本发明构思的如权利要求所限定的精神和范围的情况下，示例实施例中的许多修改是可能的。

Claims (20)

1.一种垂直存储器装置，所述垂直存储器装置包括：
第一栅电极，在基本垂直于基底的下表面的第一方向上在基底下方彼此间隔开，第一栅电极被布置为具有包括台阶的阶梯形状，所述台阶的在基本平行于基底的下表面的第二方向上的延伸长度从最上层级朝向最下层级逐渐增大；
第二栅电极，在第一方向上在第一栅电极下方彼此间隔开，第二栅电极被布置为具有包括台阶的阶梯形状，所述台阶的在第二方向上的延伸长度从最上层级朝向最下层级逐渐减小；
沟道，在第一方向上延伸穿过第一栅电极和第二栅电极。
2.根据权利要求1所述的垂直存储器装置，其中，第一栅电极中的最下面的第一栅电极的在第二方向上的延伸长度和第二栅电极中的最上面的第二栅电极的在第二方向上的延伸长度基本彼此相同。
3.根据权利要求1所述的垂直存储器装置，其中，第一栅电极中的至少一个第一栅电极的在第二方向上的端部的上表面高于所述至少一个第一栅电极的其它部分的上表面，第二栅电极中的至少一个第二栅电极的在第二方向上的端部的下表面低于所述至少一个第二栅电极的其它部分的下表面。
4.根据权利要求1所述的垂直存储器装置，其中，第一栅电极的在第二方向上的延伸长度的增大率与第二栅电极的在第二方向上的延伸长度的减小率基本相同。
5.根据权利要求1所述的垂直存储器装置，所述垂直存储器装置还包括：
第一接触插塞，每个第一接触插塞在第一方向上延伸以分别接触每个第一栅电极的上表面；
第二接触插塞，每个第二接触插塞在第一方向上延伸以分别接触每个第二栅电极的下表面。
6.根据权利要求5所述的垂直存储器装置，所述垂直存储器装置还包括：
栅极结构，设置在基底上；
杂质区，设置在基底的与栅极结构相邻的上部分处；
第三接触插塞，在杂质区上沿第一方向延伸以接触杂质区，
其中，每个第一接触插塞的上表面与第三接触插塞的上表面基本共面。
7.根据权利要求6所述的垂直存储器装置，所述垂直存储器装置还包括：
第四接触插塞，在沟道下方沿第一方向延伸，
其中，每个第二接触插塞的下表面与第四接触插塞的下表面基本共面。
8.根据权利要求7所述的垂直存储器装置，所述垂直存储器装置还包括：
第五接触插塞，在第一方向上延伸穿过覆盖第一栅电极和第二栅电极的侧壁的绝缘夹层，第五接触插塞具有与第三接触插塞的上表面基本共面的上表面以及与第四接触插塞的下表面基本共面的下表面。
9.根据权利要求1所述的垂直存储器装置，所述垂直存储器装置还包括：
第一公共源极线，在第二方向上延伸以使第一栅电极在第三方向上分离，第三方向基本平行于基底的下表面且基本垂直于第二方向，第一公共源极线具有从其顶部朝向底部逐渐减小的在第三方向上的宽度；
第二公共源极线，在第二方向上延伸以使第二栅电极在第三方向上分离，第二公共源极线具有从其顶部朝向底部逐渐减大的在第三方向上的宽度。
10.根据权利要求9所述的垂直存储器装置，其中，第一公共源极线的下表面和第二公共源极线的上表面彼此接触，第一公共源极线和第二公共源极线包括基本相同的材料。
11.根据权利要求1所述的垂直存储器装置，所述垂直存储器装置还包括：
多晶硅层，设置在第一栅电极上；
公共源极线板，设置在多晶硅层上；
绝缘缓冲层，设置在公共源极线板上且在基底下方；
绝缘夹层，覆盖基底的上表面；
第六接触插塞，延伸穿过绝缘夹层、基底和绝缘缓冲层以接触公共源极线板。
12.一种垂直存储器装置，所述垂直存储器装置包括：
第一栅电极，在基本垂直于基底的下表面的第一方向上在基底下方彼此间隔开；
第二栅电极，在第一方向上在第一栅电极下方彼此间隔开；
沟道，在第一方向上延伸穿过第一栅电极和第二栅电极；
第一接触插塞，每个第一接触插塞在第一方向上延伸并且分别接触每个第一栅电极的上表面，第一接触插塞具有根据第一接触插塞距沟道的相应的距离的增大而逐渐增大的在第一方向上的延伸长度；
第二接触插塞，每个第二接触插塞在第一方向上延伸并且分别接触每个第二栅电极的下表面，第二接触插塞具有根据距沟道的相应的距离的增大而逐渐增大的在第一方向上的延伸长度。
13.根据权利要求12所述的垂直存储器装置，其中，各个第一接触插塞的在第一方向上的延伸长度的增大率与各个第二接触插塞的在第一方向上的延伸长度的增大率基本相同。
14.根据权利要求12所述的垂直存储器装置，其中，第一接触插塞的上表面基本彼此共面，第二接触插塞的下表面基本彼此共面。
15.根据权利要求12所述的垂直存储器装置，其中，每个第一接触插塞的宽度从其顶部朝向底部逐渐减小，每个第二接触插塞的宽度从其顶部朝向底部逐渐增大。
16.根据权利要求15所述的垂直存储器装置，其中，沟道的宽度从其顶部朝向底部逐渐增大。
17.根据权利要求12所述的垂直存储器装置，所述垂直存储器装置还包括：
第一公共源极线，在基本平行于基底的下表面的第二方向上延伸并且使第一栅电极在第三方向上分离，第三方向基本平行于基底的下表面且基本垂直于第二方向，第一公共源极线具有从其顶部朝向底部逐渐减小的在第三方向上的宽度；
第二公共源极线，在第二方向上延伸，在第一方向上接触第一公共源极线，并且使第二栅电极在第三方向上分离，第二公共源极线具有从其顶部朝向底部逐渐减大的在第三方向上的宽度。
18.一种垂直存储器装置，所述垂直存储器装置包括：
栅电极，在基本垂直于基底的下表面的第一方向上在基底下方彼此间隔开，栅电极被布置为具有阶梯形状，阶梯形状的栅电极的在基本平行于基底的下表面的第二方向上的延伸长度从最上层级朝向最下层级逐渐减小，至少一个栅电极的在第二方向上的端部的下表面低于所述至少一个栅电极的其它部分的下表面；
沟道，在第一方向上延伸穿过栅电极，沟道具有从其顶部朝向底部逐渐增大的宽度；
第一接触插塞，每个第一接触插塞在第一方向上延伸以分别接触每个栅电极的下表面，并且具有从其顶部朝向底部逐渐增大的宽度；
下布线，电连接到第一接触插塞；
上布线，设置在基底上；
第二接触插塞，在第一方向上延伸以电连接到上布线和下布线，第二接触插塞具有从其顶部朝向底部逐渐减小的宽度。
19.根据权利要求18所述的垂直存储器装置，所述垂直存储器装置还包括：
公共源极线，在第二方向上延伸并且使栅电极在第三方向上分离，第三方向基本平行于基底的下表面且基本垂直于第二方向，公共源极线具有从其顶部朝向底部逐渐增大的在第三方向上的宽度。
20.根据权利要求18所述的垂直存储器装置，所述垂直存储器装置还包括：
多晶硅层，设置在栅电极上；
公共源极线板，设置在多晶硅层上；
绝缘缓冲层，设置在公共源极线板上并且在基底下方；
绝缘夹层，覆盖基底的上表面；
第三接触插塞，延伸穿过绝缘夹层、基底和绝缘缓冲层以接触公共源极线板，第三接触插塞具有从其顶部朝向底部逐渐减小的宽度。
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