KR20180051845A - 반도체 장치 - Google Patents

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Abstract

본 발명의 일 실시예는, 활성 영역을 갖는 기판과, 상기 활성 영역에 배치된 게이트 구조물과, 상기 게이트 구조물의 양측에 위치한 상기 활성 영역 내에 각각 형성된 소스/드레인 영역들과, 상기 소스/드레인 영역들의 표면에 배치되며 단결정 구조(monocrytalline structure)로 이루어진 금속 실리사이드막과, 상기 소스/드레인 영역들 상에 배치되며 상기 금속 실리사이드막을 통해 상기 소스/드레인 영역들에 각각 전기적으로 연결된 콘택 플러그들을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 평면형(planar) MOSFET(metal oxide semiconductor FET)의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치도 개발되고 있다.
일반적으로, 콘택 구조로 사용되는 금속 실리사이드막은 열적 안정성(thermal stability)가 좋지 않으므로, 후속 공정(예, 게이트 유전막 어닐링)에 의해 그레인(grain)의 성장 및/또는 응집(agglomeration)에 의해 콘택 저항이 크게 증가하는 문제가 있을 수 있다.
본 발명이 해결하고자 하는 기술적 과제들 중 하나는, 열적 안정성이 우수한 금속 실리사이드막을 제공함으로써 전기적 특성 및 신뢰성이 개선된 반도체 장치를 제공하는데 있다.
본 발명의 일 실시예는, 활성 영역을 갖는 기판과, 상기 활성 영역에 배치된 게이트 구조물과, 상기 게이트 구조물의 양측에 위치한 상기 활성 영역 내에 각각 형성된 소스/드레인 영역들과, 상기 소스/드레인 영역들의 표면에 배치되며 단결정 구조(monocrytalline structure)로 이루어진 금속 실리사이드막과, 상기 소스/드레인 영역들 상에 배치되며 상기 금속 실리사이드막을 통해 상기 소스/드레인 영역들에 각각 전기적으로 연결된 콘택 플러그들을 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 제1 소자 영역 및 제2 소자 영역을 가지는 기판과, 상기 제1 소자 영역에 형성된 제1 채널타입 트랜지스터와, 상기 제2 소자 영역에 형성된 제2 채널타입 트랜지스터를 포함하고, 상기 제1 채널타입 트랜지스터 및 상기 제2 채널타입 트랜지스터는 각각, 제1 방향으로 연장된 핀형 활성 영역과, 상기 핀형 활성 영역을 교차하도록 상기 제1 방향과 거의 수직인 제2 방향으로 연장되는 게이트 라인과, 상기 게이트 라인의 양측의 상기 핀형 활성 영역 내에 각각 형성된 소스/드레인 영역들과, 상기 소스/드레인 영역들의 표면에 형성된 금속 실리사이드막과, 상기 소스/드레인 영역 상에 배치되며 상기 금속 실리사이드막을 통해 상기 소스/드레인 영역들에 각각 전기적으로 연결된 콘택 플러그들을 포함하고, 상기 제1 및 제2 채널타입 트랜지스터의 금속 실리사이드막 중 적어도 하나는 단결정막인 것을 특징으로 하는 반도체 장치를 제공한다.
정렬된 결정성(ordered crystalline)을 갖는 금속 실리사이드막을 형성함으로써 고온(예, 350℃이상)의 후속공정에서도 저저항의 콘택 특성을 유지할 수 있다. 따라서, 층간 절연막 형성 전에 소소/드레인 영역의 표면의 넓은 면적에 걸쳐 열적 안정성이 우수한 금속 실리사이드막을 제공할 수 있다. 금속 실리사이드막은 단결정막(monocrystalline layer)으로 인장응력을 인가하는 요소로 사용될 수 있다.
도1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 측단면도이다.
도2a 내지 도2j는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 주요 공정별 단면도들이다.
도3은 2차 열처리 조건에 따른 금속 실리사이드막의 면저항 변화를 나타내는 그래프이다.
도4는 본 발명에 따른 실험예와 비교예에 따른 금속 실리사이드막의 열적 안정성을 평가하는 그래프이다.
도5a 및 도5b는 본 발명에 따른 실험예와 비교예에 따른 금속 실리사이드막을 촬영한 TEM 사진이다.
도6a 및 도6b는 본 발명에 따른 실험예와 비교예에 따른 금속 실리사이드막의 SIPM 분석 결과를 나타내는 그래프이다.
도7은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도8a는 도7의 반도체 장치의 일 소자영역을 A1-A1'선으로 절개하여 본 단면도이고, 도8b는 도7의 반도체 장치의 일 소자영역을 B1-B1'선으로 절개하여 본 단면도이며, 도8c는 도7의 반도체 장치의 일 소자영역을 C1-C1'선으로 절개하여 본 단면도이다.
도9a는 도7의 반도체 장치의 다른 소자영역을 A2-A2'선으로 절개하여 본 단면도이고, 도9b는 도7의 반도체 장치의 다른 소자영역을 B2-B2'선으로 절개하여 본 단면도이며, 도9c는 도7의 반도체 장치의 다른 소자영역을 C2-C2'선으로 절개하여 본 단면도이다.
도10a 내지 도10l은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 주요 공정별 사시도들이다.
도11a 및 도11b는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 일부 공정을 설명하기 위하여 주요 공정별 단면도들이다.
도12는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하기로 한다.
도1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 측단면도이다.
도1을 참조하면, 상기 반도체 장치(10)는 활성 영역(15)을 갖는 기판(11)과, 상기 활성 영역(15)에 배치된 게이트 구조물(30)을 포함한다.
상기 기판(11)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예에서, 상기 기판(11)은 SOI(silicon on insulator) 구조를 가질 수 있다. 상기 기판(11)은 MOS 트랜지스터들을 형성하기 위해 불순물이 도핑된 웰 영역을 포함할 수 있다. 예를 들어, 상기 기판(11)은 PMOS 트랜지스터들을 형성하기 위한 n형 웰(well)을 포함할 수 있다. 상기 활성 영역(15)은 소자 분리막(50)에 의해 정의될 수 있다. 예를 들어, 상기 활성 영역(15)은 실리콘 또는 실리콘 게르마늄일 수 있다.
상기 게이트 구조물(30)은 활성 영역(15) 상에 순차적으로 배치된 게이트 절연막(31)과 게이트 전극(32)을 포함할 수 있다. 상기 게이트 절연막(31)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막들 중의 적어도 하나를 포함할 수 있다. 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질일 수 있다. 예를 들어, 상기 고유전막은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide) 및 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 전극(32)은 게이트 절연막(31) 상에 배치되며, 활성 영역을 가로지르도록 형성될 수 있다. 일부 실시예에서, 상기 게이트 전극(32)은 불순물이 도프된 폴리실리콘(poly-Si)막으로 형성될 수 있다. 다른 실시예에서, 상기 게이트 전극(32)은 상대적으로 비저항이 낮고, 일함수가 높은 도전 물질로 형성될 수 있다. 예를 들어, 상기 게이트 전극(32)은 텅스텐(W) 또는 몰리브덴(Mo)과 같은 금속 또는 티타늄 질화물, 탄탈늄 질화물, 텅스텐 질화물 및 티타늄알루미늄 질화물과 같은 도전성 금속화합물 중 적어도 어느 하나일 수 있다.
게이트 구조물(30)의 양 측벽에 스페이서(40)이 제공될 수 있다. 상기 스페이서(40)는 실리콘 산화막 또는 실리콘 질화막일 수 있다. 게이트 구조물(30) 양측의 활성 영역(15)에 소스/드레인 영역(20)을 위한 제1 및 제2 불순물 영역(21,22)을 형성할 수 있다. 제1 불순물 영역(21)은 스페이서(40) 형성 전에 형성되는 저농도 도프영역이며, 제2 불순물 영역(22)은 스페이서(40) 형성 후에 형성되는 고농도 도프 영역일 수 있다. 본 실시예와 같이 PMOS 트랜지스터인 경우에는, 상기 제1 및 제2 불순물 영역(21,22)은 보론(B)과 같은 p형 불순물로 도핑될 수 있다.
상기 소스/드레인 영역(20) 상에는 결정화된 금속 실리사이드막(65)이 배치된다. 본 실시예에 채용된 금속 실리사이드막(65)은 단결정 구조(monocrystalline structure)로 이루어질 수 있다. 이러한 단결정 구조는 어닐링을 이용하여 정렬된 결정(ordered crystal)일 수 있다. 금속 실리사이드막(65)의 거의 전체가 단결정막(monocrystalline layer)으로 구성될 수 있다.
상기 금속 실리사이드막(65)은 3 성분계 또는 그 이상의 성분계일 수 있다. 예를 들어, 상기 금속 실리사이드막(65)은 Ni1 -xMxSi(0<x<1)을 포함하며, M은 Pt, Ti, Ru, Rh, Co, Hf, Ta, Er, Yb 및 W으로 구성된 그룹에서 선택된 적어도 하나일 수 있다.
일부 실시예에서, 상기 금속 실리사이드막(65)은 Ni1 -xPtxSi(0.01<x<0.2)을 포함할 수 있다. 상기 금속 실리사이드막(65)의 단결정 구조는 사방정계(orthorhombic system)일 수 있다. 물론, 금속 실리사이드막(65)이 다른 성분일 경우에 사방정계가 아닌 다른 결정 구조를 가질 수 있다.
고온(예, 350℃ 이상)의 후속공정에서도, 본 실시예에 따른 결정화된 금속 실리사이드막은 열적 안정성이 우수하여 응집(agglomeration)에 의한 저항 열화를 방지할 수 있다. 예를 들어, 금속 실리사이드막(65)이 사방정계 결정구조를 갖는 Ni1-xPtxSi인 경우에, 고온(예, 600℃∼800℃)의 어닐링에 수십초(예, 30초 이상)간 노출되어도 저항이 거의 변화 없이 유지될 수 있다.
상기 기판(11) 상에 층간 절연층(70)이 배치될 수 있다. 상기 층간 절연층(70)은 게이트 구조물(30) 주위에 배치된 제1 층간 절연층(71)과 상기 게이트 구조물(30)을 덮도록 상기 제1 층간 절연층(71) 상에 배치된 제2 층간 절연층(72)을 포함한다. 필요에 따라, 제1 층간 절연층(72)을 형성한 후에는 게이트 구조물(30)과 함께 평탄화 공정이 실시될 수 있다. 예를 들어, 예를 들어, 상기 제1 및 제2 층간 절연층(71,72)은 TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 그 조합일 수 있다. 상기 제1 및 제2 층간 절연층(71,72)은 CVD 및 스핀 코팅 공정을 이용하여 형성될 수 있다.
소스/드레인 영역(20)과 접속되는 콘택 플러그(90)는 금속 실리사이드막(65)에 연결되도록 제1 및 제2 층간 절연층(71,72)을 관통하도록 형성된다. 상기 콘택 플러그(90)는 도전성 충전물질과 그 도전성 충전물질을 둘러싸는 도전성 배리어막을 포함한다. 상기 금속 실리사이드막(65)은 콘택 플러그(90)가 형성된 영역에 한정되지 않고, 소스/드레인 영역(20)의 표면에 걸쳐 넓게 형성될 수 있다. 이러한 넓은 면적의 금속 실리사이드막(65)에 의해 콘택 저항을 크게 개선할 수 있다.
도2a 내지 도2j는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 주요 공정별 단면도들이다. 본 실시예에서 제조되는 반도체 장치는 MOSFET과 같은 FET 소자로 이해될 수 있다.
도2a에 도시된 바와 같이, 반도체 기판(11)에 소자 분리영역(50)을 형성하여 활성영역(15)을 정의하고, 상기 활성영역에 더미 게이트 구조물(DG)을 형성한 후에 더미 게이트 구조물(DG)을 이용하여 소스/드레인 영역을 위한 제1 불순물 영역(21)을 형성한다.
우선, 원하는 소자 분리영역(50)은 상기 반도체 기판(11)을 소정 깊이로 활성영역(15)을 정의하는 트렌치를 형성하고, 트렌치 내에 플라즈마 화학기상증착(PECVD)으로 실리콘 산화막과 같은 절연막을 형성함으로써 제공될 수 있다. 상기 반도체 기판(11)의 활성영역(15)에는 n-MOSFET을 위한 경우에는 인(P) 또는 아세닉(As)과 같은 불순물로 n형 웰이 형성되고, p-MOSFET을 위한 경우에는 보론(B)과 같은 불순물로 p형 웰이 형성될 수 있다. 상보형 MOSFET인 경우에, 본 공정에서 서로 다른 도전형인 제1 및 제2 웰을 형성하고 소자 분리영역으로 2개의 MOSFET영역을 분리할 수 있다.
활성영역(15) 상에 형성된 더미 게이트 구조물(DG)은 게이트 영역을 정의하며 더미 게이트 절연막(82) 및 더미 게이트 전극(84)을 포함할 수 있다. 상기 더미 게이트 절연막(82)은 실리콘 산화막(SiO2)을 포함할 수 있다. 더미 게이트 절연막(82)은 화학기상증착(CVD), 원자층 증착(ALD), 열산화공정을 이용하여 형성될 수 있다. 예를 들어, 상기 더미 게이트 절연막(82)은 상기 약 30Å 내지 약 200Å정도의 두께로 형성될 수 있다. 상기 더미 게이트 전극(84)은 화학기상증착으로 형성된 폴리 실리콘을 포함할 수 있다.
더미 게이트 구조물(DG)을 형성한 후, 이온주입공정을 이용하여 활성영역(11)에 제1 불순물 영역(21)을 형성할 수 있다. 본 공정에서는, 더미 게이트 구조물(DG)을 마스크로 이용하여 제1 불순물 영역(21)을 형성할 수 있다. 상기 제1 불순물 영역(21)은 상기 더미 게이트 구조물(DG)에 인접하도록 형성될 수 있다.
이어, 도2b에 도시된 바와 같이, 더미 게이트 구조물(DG) 측벽 상에 측벽 스페이서(40)를 형성하고, 2차 이온주입공정을 이용하여 제2 불순물 영역(22)을 형성할 수 있다.
상기 측벽 스페이서(40)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 그 조합으로 형성될 수 있다. 측벽 스페이서(40)가 형성된 더미 게이트 구조물(DG)을 이온주입 마스크로 사용하여 기판(11)에 제2 불순물 영역(22)을 형성할 수 있다. 상기 제2 불순물 영역(22)를 위한 이온주입공정 후에 열처리 공정을 더 수행할 수 있다. 이와 같이, 상기 제2 불순물 영역(22)은 앞서 형성된 제1 불순물 영역(21)은 소스/드레인 영역(20)으로 제공될 수 있다.
다음으로, 도2c에 도시된 바와 같이, 기판(11) 상에 금속층(61)을 형성할 수 있다.
상기 금속층(61)은 기판 전체 영역, 소스/드레인 영역뿐만 아니라 더미 게이트 구조물(DG)을 둘러싸도록 형성될 수 있다. 본 실시예에서 채용된 금속층(61)은 실리사이드화는 물론 단결정화(monocrystalline) 가능한 금속 또는 합금일 수 있다. 예를 들어, 상기 금속층(61)은 Ti, Co, Ni, Ta, Pt 또는 그 조합일 수 있다. 상기 금속층(61)은 PVD 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 상기 금속층(61)은 2이상의 금속의 합금일 수 있다. 예를 들어, 상기 금속층(61)은 Ni1 -xMx(0<x<1)을 포함하며, M은 Pt, Ti, Ru, Rh, Co, Hf, Ta, Er, Yb 및 W으로 구성된 그룹에서 선택된 적어도 하나일 수 있다. 특정 예에서, 상기 금속층(61)은 Ni1 -xPtx(0.01<x<0.2)을 포함할 수 있다.
다음으로, 도2d에 도시된 바와 같이, 금속층(61)을 실리콘(소스/드레인영역(20))과 반응시켜 실리사이드막(62)을 형성하는 1차 어닐링 공정을 수행할 수 있다.
상기 1차 어닐링 공정은 200∼350℃에서 수행될 수 있다. 이러한 어닐링 공정에서 상기 금속층(61) 중 소스/드레인 영역(20)과 접촉된 영역은 Si(또는 SiGe)과 반응하여 실리사이드막(62)이 형성될 수 있다. 본 공정에서 얻어진 실리사이드막(62)은 메탈 리치한 비정질 실리사이드막일 수 있다. 예를 들어, Ni2Pt인 비정질막일 수 있다. 상기 금속층(61) 중 소스/드레인 영역(20)과 접촉되지 않은 영역은 실리사이드화되지 않으며, 미반응 금속층(61')으로 존재할 수 있다.
이어, 도2e에 도시된 바와 같이, 비정질 실리사이드막(62)을 잔류하고 미반응 금속층(61')이 제거되도록 스트립 공정을 적용할 수 있다. 이러한 스트립 공정은 불산 및/또는 질산과 같은 에천트를 이용한 습식에칭 공정으로 수행될 수 있다.
스트립 공정 후에, 도2f에 도시된 바와 같이, 2차 어닐링 공정을 적용하여 비정질 실리사이드막(62)을 결정화하여 원하는 단결정 실리사이드막(65)을 얻을 수 있다. 상기 2차 어닐링 공정은 비정질 실리사이드막(62)을 결정화하기 위해 상대적으로 높은 온도에서 수행될 수 있다. 예를 들어, 고온(1000℃ 이상)을 이용하는 밀리초 단위로 어닐링하는 밀리세컨드 어닐링(milli-second anneal, MSA)이 사용될 수 있다. 예를 들어, MSA 공정은 1000℃∼1400℃의 온도의 열원(레이저 빔)을 0.2∼20 ms 동안 적용하는 방식으로 수행될 수 있다. 이러한 MSA는 레이저 스캐닝 방식으로 수행될 수 있다.
본 실시예에서, 2차 어닐링 공정 적용시에는 기판 온도를 상대적으로 높은 온도로 유지할 수 있다. 예를 들어, 기판(11)의 온도를 350℃ 이상, 나아가 400℃ 이상에서 유지한 상태에서 2차 어닐링 공정이 수행될 수 있다. 이러한 기판 온도의 조건은 열이 기판(11) 방향으로 방출되는 속도를 지연시켜 실리사이드를 충분히 결정화하는데 기여하는 것으로 이해될 수 있다.
이러한 2차 어닐링 공정에 의해 정렬된 결정된(ordered crystalline) 금속 실리사이드막(65)은 단결정 구조로 이루어질 수 있다. 이러한 단결정 구조는 일 수 있다. 상기 금속 실리사이드막(65)은 3 성분계 또는 그 이상의 성분계일 수 있다. 예를 들어, 상기 금속 실리사이드막(65)은 Ni1 -xMxSi(0<x<1)을 포함하며, M은 Pt, Ti, Ru, Rh, Co, Hf, Ta, Er, Yb 및 W으로 구성된 그룹에서 선택된 적어도 하나일 수 있다. 특정 예에서, 금속 실리사이드막(65)이 Ni1 -xPtxSi(0.01<x<0.2)인 경우에. 상기 금속 실리사이드막(65)의 단결정 구조는 사방정계일 수 있다.
도2g에 도시된 바와 같이, 기판(11) 상에 제1 층간 절연막(71)을 형성할 수 있다.
예를 들어, 상기 제1 층간 절연막(71)은 TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 그 조합일 수 있다. 상기 제1 층간 절연막(71)은 CVD 및 스핀 코팅(spin coating) 등을 이용하여 형성한 후에 더미 게이트 전극(84)이 노출되도록 평탄화함으로써 얻어질 수 있다. 이러한 평탄화 공정은 화학적 기계적 연마(CMP) 공정 또는 에치백(etch back) 공정으로 수행될 수 있다.
다음으로, 도2h에 도시된 바와 같이, 더미 게이트 구조물(DG)을 제거하여 게이트 개구부(OG)를 형성할 수 있다.
상기 게이트 개구부(OG)에 의해 소스/드레인 영역(20) 사이의 활성영역(15)은 노출될 수 있다. 후속공정에서, 상기 게이트 개구부(OG)에 노출된 활성영역(15)에 실제 게이트 구조물을 형성할 수 있다(도2i 및 도2j 참조). 더미 게이트 구조물(DG)은 습식식각 또는 건식식각으로 제거될 수 있다. 제1 층간 절연막(71) 및 측벽 스페이서(40)은 더미 게이트 구조물(DG)의 제거시에 식각 마스크로 사용될 수 있다.
이어, 도2i에 도시된 바와 같이, 기판(11) 상에 게이트 절연막(31) 및 게이트 전극(32)을 순차적으로 형성할 수 있다.
상기 게이트 절연막(31)은 앞선 실시예에서 기재된 유전체일 수 있으며, 단층 또는 복수의 층을 포함할 수 있다. 상기 게이트 전극(32)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리 실리콘과 같은 반도체 물질을 포함할 수 있다. 상기 게이트 전극(32)은 2층 구조를 가질 수 있으며, 예를 들어, 게이트 절연막에 인접한 막으로서, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물막을 추가적으로 포함할 수 있다.
상기 게이트 절연막(31)을 큐어링하기 위한 어닐링 공정(350℃ 이상의 온도)이 수행될 수 있으며, 고유전막일 경우에 이러한 어닐링 공정은 500∼1300℃의 높은 온도에서 수행될 수 있다. 본 실시예에 따른 금속 실리사이드막(65)은 단결정화되어 우수한 열적 안정성을 가지므로, 고온의 어닐링 과정에서도 전기적 특성이 저하되지 않고 낮은 콘택 저항 특성을 유지할 수 있다.
다음으로, 도2j에 도시된 바와 같이, 제1 층간 절연막(71) 상에 위치한 게이트 절연막(31)과 게이트 전극(32)의 적층체 부분를 제거할 수 있다.
잔류한 게이트 구조물(30)은 제1 층간 절연막(71)의 상면과 평탄화할 수 있다. 이러한 제거 공정은 화학적 기계적 연마 또는 에치백 공정에 의해 수행될 수 있다.
후속 공정에서 제1 층간 절연층(71) 상에 제2 층간 절연층(72)을 형성하고, 제1 및 제2 층간 절연층(71,72)을 관통하여 소스/드레인 영역들(20)의 금속 실리사이드막(65)에 연결된 콘택 플러그(90)를 형성할 수 있다. 금속 실리사이드막(65)을 통해 콘택 플러그(90)와 소스/드레인 영역들(20)은 전기적으로 연결될 수 있다.
본 실시예에 따른 정렬된 결정성을 갖는 금속 실리사이드막의 열적 안정성의 개선효과를 확인하기 위해 구체적인 실험들을 실시하였다.
실험1 -A
실리콘(Si)층 상에 NiPt층을 15㎚의 두께로 형성한 후에, 250℃에서 20초간 1차 어닐링을 수행하여 비정질 실리사이드막을 형성하였다. 1차 어닐링 후에, 습식 에칭 공정을 적용하여 실리콘층 상에 비정질 실리사이드막만이 잔류하도록 실리사이드화되지 않은 미반응 금속층을 제거하였다.
이어, 급속 열처리방식(RTP)으로 2차 어닐링 실시하되, 각각 샘플에 대해서 온도(420℃,450℃,500℃,550℃,600℃)를 달리하였다. 이렇게 얻어진 샘플의 실리사이드막의 면저항을 측정하여 도3에서 "A"로 표시하였다.
실험1 -B
실험1-A와 유사하게, 비정질 실리사이드막을 형성하는 금속층 증착, 1차 어닐링 및 스트립 공정들을 수행하였다.
이어, 2차 어닐링 공정은, 기판의 온도를 400℃로 유지한 상태에서 이저 스캐닝을 이용한 MSA(millisecond annealing) 공정으로 수행하되, 각 샘플에 대해서 각각 온도(900℃, 1050℃, 1150℃, 1250℃, 1300℃)를 달리하였다. 이렇게 얻어진 샘플의 실리사이드막의 면저항을 측정하여 도3에서 "B"로 표시하였다.
도3의 그래프를 참조하면, 실험1-A에 따른 어닐링 조건(2차 어닐링=RTP)으로 얻어진 금속 실리사이드막은 500℃를 넘어서면서 크게 증가된 면저항을 갖는 것을 확인할 수 있다. 반면에, 실험1-B에 따른 어닐링 조건(2차 어닐링=MSA)으로 얻어진 금속 실리사이드막은 1000℃이상에서 오히려 낮은 면저항을 갖는 것을 확인할 수 있다.
실리사이드막의 열적 안정성 평가
실험1-A에 따른 샘플들의 하나(2차 어닐링 온도: 420℃, "A1")와 실험1-B에 따른 샘플들 중 하나(2차 어닐링 온도: 1150℃, "B1")를 각각 60초간 600∼800℃ 범위에서 노출시켜 면저항의 변화를 측정하였다.
열노출 후에, 각 샘플(A1,B1)의 면저항 측정 결과를 도4에 그래프에 나타내었다.
도4를 참조하면, A1에 따른 실리사이드막은 600℃ 후에 면저항이 급격히 증가하여 콘택 물질로 전기적 특성을 상실한 것으로 평가된 반면에, B1에 따른 실리사이드막은 800℃까지 증가하여도 면저항이 거의 최초 면저항값으로 유지되어 열적 안정성이 크게 향상된 것으로 확인할 수 있었다.
실리사이드막의 결정성 확인
본 실시예의 조건에 따른 B1 샘플이 A1 샘플에 비해 열적 안정성이 향상된 이유를 확인하기 위해서, 각 샘플(A1,B1)에 대해 TEM 사진 및 SIMS 분석을 수행하였다.
도5a 및 도5b는 본 발명에 따른 실험예와 비교예에 따른 금속 실리사이드막을 촬영한 TEM 사진이며, 도6a 및 도6b는 본 발명에 따른 실험예와 비교예에 따른 금속 실리사이드막의 SIMS 분석 결과를 나타내는 그래프이다.
도5a를 참조하면, A1의 샘플은 실리콘층(Si) 상에 NiPtSi 실리사이드막(SC1)이 형성되며, 30㎚이하인 그레인(G)을 갖는 다결정체로 구성된 것으로 나타난 반면에, 도5b를 참조하면, B1 샘플의 실리사이드막(SC2)은 전체적으로 정렬된 단결정체로 구성된 것으로 나타났다.
도6a을 참조하면, A1 샘플은 실리사이드막의 에칭구간(T)에서 시간에 따라 Ni, Pt 및 Si의 구성요소의 검출량이 급격하게 변하는 것으로 나타났다. 즉, 실리사이드막의 두께에 따라 각 구성 성분이 일정치 않게 분포하는 것을 확인할 수 있다. 이는 단결정화되지 않은 사실을 보여준다.
반면에, 도6b를 참조하면, B1 샘플은 동일한 에칭 구간(T)에서 Ni, Pt 및 Si의 구성요소의 검출량이 거의 일정하게 유지되어 있으며, 이러한 두께에 따른 구성원소의 균일한 분포는 실리사이드막의 거의 전체 영역에서 단결정화된 사실을 보여주는 것으로 이해할 수 있다.
이와 같이, 본 실시예에 따른 금속 실리사이드막의 단결정화를 통해서 열적 안정성을 우수하게 확보할 수 있다는 사실을 확인할 수 있었다.
도7은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도8a 내지 도8c는 도7의 반도체 장치의 일 소자영역을 각각 다른 방향으로 절개하여 본 단면도들이며, 도9a 내지 도9c는 도7의 반도체 장치의 다른 소자영역을 각각 다른 방향으로 절개하여 본 단면도들이다.
우선, 도7을 참조하면, 본 발명의 실시예에 따른 반도체 장치(100)는 제1 소자 영역(예, PMOS 영역) 및 제2 소자 영역(예, NMOS 영역)을 포함할 수 있다. 상기 제1 및 제2 소자 영역에는 각각 제1 반도체 소자(100A)와 제2 반도체 소자(100B)가 형성될 수 있다. 각 제1 및 제2 반도체 소자(100A,100B)는 특정의 채널 타입으로 구분될 수 있다. 예를 들어, 제1 반도체 소자(100A)는 PMOS 트랜지스터일 수 있으며, 제2 반도체 소자(100B)는 NMOS 트랜지스터일 수 있다.
본 실시예에서, 제1 및 제2 반도체 소자(100A,100B)는, 각각 기판(101) 상에 형성되며 제1 방향(X 방향)에 따라 연장된 복수의 핀형 활성 영역(105)과, 기판(101)상에 형성되며 상기 핀형 활성 영역(105)의 측벽을 덮는 소자 분리막(150)을 포함한다. 상기 소자 분리막(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다
상기 제1 반도체 소자(100A)는, 복수의 핀형 활성 영역(105) 상에 형성된 제1 소스/드레인 영역(110)과, 제1 소스/드레인 영역(110) 사이에 배치되어 복수의 핀형 활성 영역(105)과 교차하도록 제2 방향(Y방향)으로 연장되는 제1 게이트 구조물(130)을 포함할 수 있다. 제1 소스/드레인 영역(110)은 실리콘-게르마늄(SiGe)으로 형성될 수 있으며, P형 불순물, 예를 들어 붕소(B), 인듐(In), 갈륨(Ga), 삼불화붕소(BF3) 등으로 도핑될 수 있다.
이와 유사하게, 상기 제2 반도체 소자(100B)는, 복수의 핀형 활성 영역(105) 상에 형성된 제2 소스/드레인 영역(210)과, 제2 소스/드레인 영역(210) 사이에 배치되어 복수의 핀형 활성 영역(105)과 교차하도록 제2 방향(Y방향)으로 연장되는 제2 게이트 구조물(230)을 포함할 수 있다. 제2 소스/드레인 영역(210)은 실리콘(Si)으로 형성될 수 있으며, N형 불순물, 예를 들어 인(P), 질소(N), 비소(As), 안티몬(Sb) 등으로 도핑될 수 있다.
상기 제1 및 제2 게이트 구조물(130,230)의 측면에는 각각 측벽 스페이서(140)가 형성되며. 제1 및 제2 게이트 구조물(130,230)은 각각 순차적으로 적층된 게이트 절연막(131,231), 제1 게이트 전극(132,232) 및 제2 게이트 전극(133,233)을 포함할 수 있다. 상기 제1 및 제2 게이트 구조물(130,230)은 핀형 활성 영역(105) 각각의 상면 및 양 측벽과, 소자 분리막(150)의 상면을 덮으면서 Y 방향으로 연장될 수 있다. 상기 핀형 활성 영역(105)과 복수의 게이트 구조물(130,230)이 교차하는 영역에는 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 핀형 활성 영역(105)의 상면 및 양 측벽에서 채널이 형성되는 3차원 구조의 MOS 트랜지스터로 제공될 수 있다.
상기 게이트 절연막(131,231)은 실리콘 산화막, 고유전막 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전율(예, 약 10 내지 25)이 더 큰 물질을 포함할 수 있다. 예를 들어, 상기 고유전막은 앞선 실시예에서 설명된 물질이 사용될 수 있다. 상기 게이트 절연막(131,231)은 ALD(atomic layer deposition), CVD(chemical vapor deposition) 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.
상기 제1 게이트 전극(132,232)은 일함수를 조절하는 역할을 할 수 있다. 상기 제2 게이트 전극(133,233)은 상기 제1 게이트 전극(132,232)의 상부에 형성된 공간을 채우는 역할을 할 수 있다. 제1 게이트 전극(132,232)은 제2 게이트 전극(133,233)에 대한 확산 방지층으로서의 역할을 할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 게이트 전극(132,232)은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 예를 들어, 제2 게이트 전극(133,233)은 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된 폴리 실리콘과 같은 반도체 물질을 포함할 수 있다.
일부 실시예에서, 복수의 핀형 활성 영역(105) 중 적어도 일부는, PMOS 영역과 NMOS 영역에 걸쳐서 형성될 수 있으며, 제1 및 제2 반도체 소자(100A,100B)에 의해 공유될 수 있다. 일부 실시예에서, 상기 제1 및 제2 게이트 구조물(130,230)의 층들 중 적어도 일부는 서로 다른 물질로 구성될 수 있다.
도7에 도시된 바와 같이, 상기 제1 및 제2 반도체 소자(100A,100B)는, 제1 및 제2 콘택(190A,190B)을 각각 포함하며, 상기 제1 및 제2 콘택(190A,190B)은 제1 및 제2 소스/드레인 영역(120,220)에 연결될 수 있다. 상기 제1 및 제2 콘택(190A,190B)은 각각 콘택 플러그(192,292)와 상기 콘택 플러그(192,292)를 둘러싸는 도전성 배리어막(191,291)를 포함할 수 있다. 예를 들어, 상기 콘택 플러그(192,292)는 W, Cu, Al, 이들의 합금 또는 이들의 조합으로 이루어질 수 있다. 상기 도전성 배리어막(191,291)은 도전성 금속 질화막으로 이루어질 수 있다. 예를 들어, 상기 도전성 배리어막(191,291)은 TiN, TaN, AlN, WN 또는 이들의 조합으로 이루어질 수 있다.
도7 및 도8a 및 도9a을 참조하면, 제1 및 제2 소스/드레인 영역(110,210)은 에피택셜 성장영역으로서 제1 영역(111,211) 및 제2 영역(112,212)을 포함할 수 있다. 상기 제1 영역(111,211)은 핀형 활성 영역들(105)로부터 성장된 영역이며, 상기 제2 영역(112,212)은 제1 영역(111,211)으로부터 성장된 영역일 수 있다. 상기 제1 및 제2 영역(111,211 및 112,212)은 불순물 농도 또는 물질이 서로 상이할 수 있다.
상기 제1 및 제2 소스/드레인 영역(110,210)은 각각 제1 및 제2 게이트 구조물(130,230)의 하면보다 높게 위치하는 상승된(elevated or raised) 소스/드레인 형태일 수 있다(도8b,도8c와 도9b,도9c 참조). 상승된 제1 및 제2 소스/드레인 영역(110,210), 즉 상승된 제2 영역(112,212)은 예를 들어, 다각형(오각형, 육각형), 원형 및 직사각형 중 어느 하나의 형상을 가질 수 있다.
상기 제1 및 제2 소스/드레인 영역(110,210)은 각각 3개의 핀형 활성 영역(105)으로 부터 형성된 영역들이 Y 방향으로 서로 연결된 또는 합쳐진(merged) 구조를 가질 수 있다. 합체된 소스/드레인 영역(110,210)에 관련된 핀형 활성 영역(105)의 개수는 실시예에 따라 달라질 수 있다.
상기 제2 소스/드레인 영역(210)은 제1 소스/드레인 영역(110)과 다른 물질 및/또는 다른 형상을 가질 수 있다.
예를 들어, 제1 반도체 소자(100A)가 PMOS 트랜지스터인 경우, 제1 소스/드레인 영역(110)은 실리콘-게르마늄(SiGe)을 포함할 수 있으며, P형 불순물로 도핑될 수 있다. 실시예에 따라 제1 및 제2 영역(111,112)는 서로 다른 불순물 농도을 갖거나 서로 다른 Ge 함량을 가질 수 있다. 제2 반도체 소자(100B)가 NMOS 트랜지스터인 경우, 제2 소스/드레인 영역(210)은 실리콘을 포함하며, N형 불순물로 도핑될 수 있다. 실시예에 따라 제1 및 제2 영역(211,212)은 서로 다른 불순물 농도를 가질 수 있다.
도8a에 도시된 바와 같이, 제1 소스/드레인 영역(110)은 합체된 3개의 오각형의 구조를 갖는 반면에, 도9a에 도시된 바와 같이, 제2 소스/드레인 영역(210)은 합체된 다각형 구조의 상면에 리세스(R)가 형성된 구조를 가질 수 있다.
도7 및 도8a를 참조하면, 상기 제1 반도체 소자(110A)는 제1 소스/드레인 영역(110)과 제1 콘택(190A) 사이에 연결하는 제1 실리사이드막(165)을 포함할 수 있다. 상기 제1 실리사이드막(165)은 선택적 에피택셜 성장에 의해 얻어진 제2 영역(112)의 표면을 따라 형성될 수 있다. 즉, 상기 제1 실리사이드막(165)은 합체된 소스/드레인 영역들의 굴곡진 결정면에 따라 형성될 수 있다.
이와 같이, 상기 제1 실리사이드막(165)은 제1 소스/드레인 영역(110)의 상면의 거의 전체 영역에 형성될 수 있다. 상기 제1 콘택(190A)에 인가되는 전압은 제1 실리사이드층(165)을 통해 제1 소스/드레인 영역(110)에 공급되므로, 콘택 면적이 증가하는 효과를 얻을 수 있다.
상기 제1 실리사이드막(165)은 열적 안정성이 우수한 단결정 구조를 가질 수 있으며, 거의 전체 영역에 걸쳐 단결정막으로 구성될 수 있다.
예를 들어, 상기 제1 실리사이드막(165)은 Ni1 -xMxSi(0<x<1)을 포함하며, M은 Pt, Ti, Ru, Rh, Co, Hf, Ta, Er, Yb 및 W으로 구성된 그룹에서 선택된 적어도 하나일 수 있다. 일부 실시예에서, 상기 제1 실리사이드막(165)은 Ni1 -xPtxSi(0.01<x<0.2)을 포함할 수 있다. 상기 제1 실리사이드막(165)의 단결정 구조는 사방정계(orthorhombic system)일 수 있다.
본 실시예와 같이, 상기 소스/드레인 영역(110)이 SiGe인 경우에, 제1 실리사이드막(165)은 게르마늄을 함유한 금속 실리사이드막이 형성될 수 있다. 예를 들어, 제1 실리사이드막(165)은 Ni1 - xPtxSi(Ge)일 수 있다. 고온(예, 350℃ 이상)의 후속공정에서도, 본 실시예에 따른 결정화된 금속 실리사이드막은 열적 안정성이 우수하여 응집에 의한 저항 열화를 방지할 수 있다.
상기 제1 실리사이드막(165)은 제1 콘택(190A)을 형성하기 위해 콘택홀 형성 공정에서 식각 정지층으로 기능할 수 있다(도10K 참조). 그 결과, 소스/드레인 영역이 제거되지 않고, 선택적 에피택셜 성장에 의해 얻어진 제2 영역(120)의 표면에 따른 굴곡진 형상을 유지할 수 있다.
도7 및 도9a를 참조하면, 제2 반도체 소자(100B)는 상기 제2 소스/드레인 영역(210)과 상기 제2 콘택(190B) 사이에 배치된 제2 실리사이드막(262)을 포함할 수 있다. 상기 제2 실리사이드막(262)의 형성면적은 제2 콘택(190B)의 하면에 대응하므로 상기 제1 실리사이드막(165)과 달리 제2 콘택(190B)의 면적에 의존한다.
상기 제2 실리사이드막(262)의 형성 면적이 충분히 확보되도록 제2 콘택(190B)을 제1 콘택(190)보다 크게 형성할 수 있다. 본 실시예와 같이, 제2 방향(Y축 방향)에서, 제2 콘택(190B)의 길이(L2)를 제1 콘택(190A)의 길이(L1)보다 클 수 있다.
상기 제1 실리사이드막(165)은 소스/드레인 영역(110)의 상면 전면에 형성되어 콘택 면적이 증가하므로, 제1 콘택(190A)을 제2 콘택(190B)의 길이(L2)보다 짧은 길이(L1)로 형성할 수 있다. 따라서, 제1 콘택(190A)과 제1 게이트 구조물(130) 사이에서 생성되는 기생 커패시턴스를 줄일 수 있다.
상기 제2 반도체 소자(100B)에서는, 제2 콘택(190B)을 형성하기 위해 콘택홀 형성 공정에서 소스/드레인 영역(220) 상에 리세스(R)가 형성될 수 있다. 이러한 리세스(R)에 의해 제2 실리사이드막(262)의 형성 면적을 넓힐 수 있다. 상술한 바와 같이, 콘택홀 형성 과정에서, 제1 소스/드레인 영역(110)은 거의 제거되지 않는 반면에, 제2 소스/드레인 영역(210)은 부분적으로 제거되므로, 제1 콘택(190A)의 높이(H1)는 제2 콘택(220)의 높이(H2)보다 작을 수 있다.
본 실시예에서, 상기 제2 실리사이드막(262)은 제1 실리사이드막(165)과 달리 비정질 또는 다결정막일 수 있다.
도10a 내지 도10l은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 주요 공정별 사시도들이다.
도10a를 참조하면, 기판(101)을 패터닝하여 복수의 핀형 활성 영역(105)을 정의하는 트렌치(TI)를 형성할 수 있다.
복수의 핀형 활성 영역(105) 각각은 제1 방향(X방향)으로 연장되고, 제1 방향과 거의 수직인 제2 방향(Y방향)으로 배열되도록 형성될 수 있다. 복수의 핀형 활성 영역(105)은, 기판(101) 상에 배치된 패드 산화물 패턴(106) 및 마스크 패턴(107)을 이용한 선택적 식각 공정으로 형성될 수 있다. 패드 산화물 패턴(106)은 복수의 핀형 활성 영역(105)을 보호하기 위한 층일 수 있다. 마스크 패턴(107)은 기판(101)을 패터닝하기 위한 마스크층이며, 실리콘 질화물, 탄소 함유 물질층 등을 포함할 수 있다. 마스크 패턴(107)은 복수의 층을 가질 수도 있다. 트렌치(TI)가 높은 종횡비를 갖는 경우, 하부로 갈수록 폭이 좁아질 수 있으므로, 복수의 핀형 활성 영역(105)은 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있다.
이어 도10b를 참조하면, 트렌치(TI)의 적어도 일부 영역을 매립하는 소자 분리막(150)이 형성될 수 있다.
소자 분리막(150)을 형성하기 위해, 트렌치(TI)를 절연성 물질로 충전한 후, 절연성 물질을 평탄화하는 공정이 먼저 수행될 수 있다. 평탄화 공정이 진행되는 동안, 패드 산화물 패턴(106)과 마스크 패턴(107) 중 적어도 일부가 함께 제거될 수 있다.
평탄화 공정 후, 트렌치(TI)를 매립한 상기 절연성 물질을 에치백함으로써 핀형 활성 영역(105)이 기판(101) 상으로 돌출되도록 하는 공정이 수행될 수 있다. 이러한 공정은, 예를 들어, 패드 산화물 패턴(122)의 적어도 일부를 식각 마스크로 이용하는 습식 식각 공정으로 수행될 수 있다. 이에 의해, 핀형 활성 영역(105)이 상부로 소정 높이(H3)만큼 돌출될 수 있으며, 돌출되는 높이(H3)는 다양하게 변화될 수 있다. 식각 중에, 패드 산화물 패턴(122)도 함께 제거될 수 있다. 예를 들어, 상기 소자 분리막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 조합을 포함할 수 있다.
다음으로, 도10c를 참조하면, 복수의 핀형 활성 영역(105)과 교차하도록 제1 및 제2 더미 게이트 구조물(DG1,DG2)과, 측벽 스페이서(140)를 형성할 수 있다. 제1 더미 게이트 구조물(DG1)는 PMOS 영역에 형성될 수 있으며, 제2 더미 게이트 구조물(DG2)은 NMOS 영역에 형성될 수 있다. 제1 및 제2 더미 게이트 구조물(DG1, DG2)는 제2 방향(Y축 방향)으로 연장될 수 있다.
제1 및 제2 더미 게이트 구조물(DG1,DG2)는 각각 더미 게이트 절연층(181), 더미 게이트 금속층(182) 및 마스크 패턴층(183)을 포함할 수 있다. 더미 게이트 절연층(181)과 더미 게이트 금속층(182)은 마스크 패턴층(183)을 이용하는 식각 공정에 의해 형성될 수 있다. 게이트 절연층(181)은 실리콘 산화물로 형성될 수 있으며, 더미 게이트 전극은 폴리 실리콘으로 형성될 수 있다. 측벽 스페이서(140)는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
이어, 도10d를 참조하면, 복수의 핀형 활성 영역(105)에서 측벽 스페이서(140)(즉, 더미 게이트 구조물)의 양측에 위치한 부분을 선택적으로 제거될 수 있다.
본 선택적 제거공정을 통해서 핀형 활성 영역(105)에 리세스가 형성될 수 있다. 리세스 형성 후, 별도의 공정을 통해 리세스된 핀형 활성 영역(105)의 표면을 큐어링할 수 있다. 본 실시예에서는 리세스된 부분의 상면이 소자 분리막(150)의 상면과 실질적으로 공면(co-planar)을 형성하는 것으로 도시하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 다른 실시예에서, 리세스된 부분은 소자 분리막(150)의 상면보다 높거나 낮을 수 있다.
다음으로, 도10e를 참조하면, PMOS 영역에 위치한 기판 영역 상에 제1 더미 게이트 구조물(DG1)를 덮도록 제1 캡핑층(190)을 형성하고, NMOS 영역에 위치한 핀형 활성 영역(105)으로부터 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG)을 이용하여 제2 소스/드레인 영역(210)을 형성할 수 있다.
제2 소스/드레인 영역(210)은 실리콘(Si) 에피택셜층을 포함할 수 있다. 상기 제2 소스/드레인 영역(210)은 제1 영역(211)과 제2 영역(212)을 포함할 수 있다. 제2 영역(212)은 성장 과정에서 결정학적으로 안정적인 면을 따라 성장되어 단면이 거의 육각형상을 가질 수 있다. 예를 들어, 제2 영역(212)의 표면(212S)은 결정학적으로 안정된 특정 결정면을 가질 수 있다. 제2 소스/드레인 영역(210)을 형성할 때, N형 불순물이 인-시추(in-situ)로 도핑되거나, 별도의 이온 주입 공정으로 도핑될 수 있다. 예를 들어, N형 불순물은 인(P), 질소(N), 비소(As), 안티몬(Sb) 등일 수 있다.
이어, 도10f를 참조하면, 제1 캡핑층(190)을 제거하여 PMOS 영역에 위치한 핀형 활성 영역(105)을 노출시킨 후, NMOS 영역에 제1 캡핑층(190)과 유사하게 제2 캡핑층(290)을 형성할 수 있다.
상기 제2 소스/드레인 영역(210)과 유사하게, PMOS 영역에 위치한 핀형 활성 영역(105)으로부터 선택적 에피택셜 성장된 제1 소스/드레인 영역(110)을 형성할 수 있다. PMOS 영역에서 형성되는 제1 소스/드레인 영역(110)은 실리콘-게르마늄(SiGe) 에피택셜을 포함할 수 있다. 제2 영역(112)은 성장 과정에서 결정학적으로 안정적인 면을 따라 성장되어 단면이 거의 오각형상을 가질 수 있다. 예를 들어, 제1 영역(112)의 표면(112S)은 결정학적으로 안정된 특정 결정면을 가질 수 있다. 실리콘(Si)으로 이루어진 핀 구조물들(105) 상에 실리콘-게르마늄(SiGe)이 성장되는 경우에, 압축 응력이 발생할 수 있다. 이 경우, 실리콘인 핀형 활성 영역(105)과의 격자 상수 차이에 따른 결함 발생을 억제하기 위한 버퍼로서 제1 영역(111)이 먼저 형성될 수 있다. 제1 영역(111)은 제2 영역(112) 내에서 상대적으로 낮은 게르마늄 농도를 가질 수 있다.
PMOS 영역에 위치한 제1 소스/드레인 영역(110)을 형성할 때에, P형 불순물이 인-시추(in-situ)로 도핑되거나, 별도의 이온 주입 공정으로 도핑될 수 있다. 예를 들어, P형 불순물은 붕소(B), 인듐(In), 갈륨(Ga), 삼불화붕소(BF3) 등일 수 있다.
다음으로, 도10g를 참조하면, PMOS 영역에 위치한 제1 소스/드레인 영역(110) 상에 제1 실리사이드막(165)이 형성될 수 있다.
상기 제2 캡핑층(290)을 제거하기 전에 제1 실리사이드막(165)을 먼저 형성하고, 제1 실리사이드막(165)을 형성한 후에 상기 제2 캡핑층(290)을 제거할 수 있다. 본 실리사이드 공정은 도2c 내지 도2f에 도시된 공정과 유사한 방식으로 수행되어 결정화된 제1 실리사이드막(165)을 제공할 수 있다.
구체적으로, 먼저 제1 소스/드레인 영역(110)의 표면에 금속층을 증착될 수 있다. 이 표면은 선택적 에피택셜 성장을 통해 얻어진 결정면, 즉 결정학적으로 안정화된 면일 수 있다. 상기 금속층은 Ni1 -xMx(0<x<1)을 포함하며, M은 Pt, Ti, Ru, Rh, Co, Hf, Ta, Er, Yb 및 W으로 구성된 그룹에서 선택된 적어도 하나일 수 있다. 특정 예에서, 상기 금속층은 Ni1 -xPtx(0.01<x<0.2)을 포함할 수 있다. 물리적 기상 증착(PVD) 또는 화학적 기상 증착(CVD) 등의 공정이 이용될 수 있다. 금속층을 1차 어닐링공정을 통해 금속층을 소스/드레인영역(110)과 반응시켜 금속이 풍분한(metal-rich) 실리사이드막을 형성할 수 있다. 이러한 1차 어닐링 공정은 200℃∼350℃에서 수행될 수 있다. 미반응 금속층을 제거하는 스트립 공정을 적용하고, 잔류한 비정질 실리사이드막을 결정화하기 위한 2차 어닐링 공정을 수행한다. 2차 어닐링 공정은 고온(1000℃ 이상)의 MSA이 사용될 수 있다. 이러한 2차 어닐링 공정을 이용하여 비정질 실리사이드막으로부터 단결정인 제1 실리사이드막(165)을 형성할 수 있다.
이어, 상기 제1 실리사이드막(165)을 형성한 후, NMOS 영역에서 제2 캡핑층(290)이 제거할 수 있다.
다음으로, 도10h를 참조하면, PMOS 영역과 NMOS 영역에 걸쳐서 제1 층간 절연층(171)이 형성될 수 있다.
상기 제1 층간 절연층(171)은 절연성 물질로 제1 및 제2 더미 게이트 구조물(DG1,DG2)와 제1 및 제2 소스/드레인 영역들(110, 210)을 덮도록 형성될 수 있다. 이어, 더미 게이트 금속층(182)의 상면이 노출되도록 함으로써 제1 층간 절연층(171)과 제1 및 제2 더미 게이트 구조물(DG1,DG2)를 평탄화시킬 수 있다. 예를 들어, 상기 제1 층간 절연층(171)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
이어, 도10i을 참조하면, 더미 게이트 금속층(182)과 더미 게이트 절연층(181)을 제거하여 게이트 개구부(OG)를 형성할 수 있다.
본 제거공정에서 측벽 스페이서(140)와 핀형 활성 영역(105)은 남아 있을 수 있다. 도시된 바와 같이, 게이트 개구부(OG)는 측벽 스페이서(140) 사이에 위치하여 핀형 활성 영역(105)의 일부를 노출시킬 수 있다. 노출된 영역은 게이트 구조물을 위한 영역으로 제공될 수 있다.
다음으로, 도10j을 참조하면, 게이트 개구부(OG) 내에 제1 및 제2 게이트 구조물(130, 230)을 형성할 수 있다. 본 실시예에서, 제1 및 제2 게이트 구조물(130,230)은 서로 동일한 구조를 가지며, 동시에 형성될 수 있다. 다른 실시예에서는, 제1 및 제2 게이트 구조물(130,230)의 일부가 서로 다른 물질로 형성될 수 있다.
제1 및 제2 게이트 구조물(130,230)은 게이트 절연층(131,231), 제1 게이트 금속층(132,232) 및 제2 게이트 금속층(133,233)을 포함할 수 있다. 게이트 절연층(131,231)은 게이트 개구부(OG)의 내부 측면 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있으며 산화물, 질화물, 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 제1 및 제2 게이트 금속층(132,232 및 133,233)은 금속 또는 반도체 물질을 포함할 수 있으며, 서로 다른 물질로 구성될 수 있다.
이어, 도10k를 참조하면, 제1 층간 절연층(171) 상에 제2 층간 절연층(172)이 형성되며, 층간 절연층(170)을 관통하는 제1 및 제2 콘택 개구부(OC1, OC2)가 PMOS 영역 및 NMOS 영역에 각각 형성될 수 있다.
제2 층간 절연층(172)은 제1 층간 절연층(171)과 마찬가지로 절연성 물질을 포함할 수 있다. 제1 및 제2 콘택 개구부(OC1, OC2)는 동시에 형성되거나, 또는 서로 다른 식각 공정에 의해 형성될 수도 있다. 일 실시예에서, 제1 콘택 개구부(OC1)에 대응하는 영역만을 오픈하는 마스크층을 형성하여 제1 콘택 개구부(OC1)를 먼저 형성할 수 있다. 제1 콘택 개구부(OC1)를 형성한 후, 제2 콘택 개구부(OC2)에 대응하는 영역만을 오픈하는 마스크층을 형성하여 제2 콘택 개구부(OC2)를 형성할 수 있다. 실시예에 따라, 제2 콘택 개구부(OC2)가 제1 콘택 개구부(OC1)보다 먼저 형성될 수도 있다.
상기 제1 및 제2 콘택 개구부(OC1, OC2) 각각은,제1 및 제2 소스 및 드레인 영역(110, 210)보다는 더 작은 폭(X방향)과 길이(Y방향)를 가질 수 있다.
도11a은 도10k에 도시된 결과물을 I1-I1` 및 I2-I2`를 따라 절단한 단면들이다.
도11a를 참조하면, 제1 콘택 개구부(OC1) 내에서는 제1 실리사이드막(165)이 노출될 수 있으며, 제2 콘택 개구부(OC2) 내에서는 제2 소스/드레인 영역(210)이 노출될 수 있다.
상기 제1 콘택 개구부(OC1)을 형성하는 과정에서, 상기 제1 실리사이드막(165)은 식각 정지층으로 작용하여 제1 소스/드레인 영역(110)을 보호할 수 있다. 그 결과, 상기 제1 소스/드레인 영역(110)은 선택적 에피택셜 성장으로 얻어진 형상을 거의 그대로 유지할 수 있다. 반면에, 상기 제2 콘택 개구부(OC2)를 형성하는 과정에서, 제2 소스/드레인 영역(210)의 상면에는 콘택 개구부(OC2)를 따라 리세스(R)가 형성될 수 있다. 이러한 리세스(R)를 통해서 상기 제2 소스/드레인 영역(210)의 접촉 면적을 늘릴 수 있다. 리세스의 바닥면은 비교적 평탄한 면으로 도시되어 있으나, 식각 조건 등에 따라 이보다 덜 평탄하거나 굴곡진 상면을 가질 수 있다.
이어, 도11b 및 도11c에 도시된 바와 같이, 제2 소스/드레인 영역(220)을 위한 제2 실리사이드막을 형성할 수 잇다.
우선, 도11b를 참조하면, 실리사이드를 위한 금속층(261)을 증착하고 실리콘과 반응을 위한 어닐링 공정을 수행할 수 있다. 상기 금속층(261)이 거의 전면에 증착되더라도, 제2 콘택 개구부(OC2)에 노출된 제2 소스/드레인 영역(210)에서만 실리콘과 접속하므로 제2 소스/드레인 영역(210)의 노출된 영역에 한하여 제2 실리사이드막(262)이 형성될 수 있다.
도11c에 도시된 바와 같이, 미반응 금속층(261)은 습식 에칭과 같은 스트립 공정을 통해서 선택적으로 제거되어 제2 소스/드레인 영역(210)의 노출된 영역에 형성된 제2 실리사이드막(262)만을 잔류시킬 수 있다. 이러한 제2 실리사이드막은 고유전체인 게이트 절연막을 위한 고온의 어닐링 공정이 선행되므로, 원하는 콘택 저항만 확보되면 결정화하지 않아도 무방하다.
다음으로, 도10l를 참조하면, 제1 및 제2 콘택 개구부(OC1, OC2)에 도전성 물질을 채워넣어 제1 및 제2 콘택들(190A,190B)을 형성할 수 있다. 제1 및 제2 콘택들(190A,190B)은 서로 유사한 구조를 가질 수 있으며, 동일한 공정에서 함께 형성될 수 있다.
제1 및 제2 콘택들(190A,190B)은 콘택 플러그(192) 물질의 확산을 방지하는 도전성 배리어(191)를 포함할 수 있다. 예를 들어, 도전성 배리어(191)는 ALD, CVD 등의 공정으로 형성될 수 있으며, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 포함할 수 있다. 콘택 플러그(192)는 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브덴(Mo)을 포함할 수 있다.
앞선 실시예에서, 제1 층간 절연층 형성 전에, PMOS 영역에는 결정화된 실리사이드막을 형성하고, NMOS 영역에는 게이트 구조물을 형성한 후에 비정질 또는 다결정 실리사이드막을 형성하는 예로서 설명하였으나, 이와 반대로 또는 양측 모두에 제1 층간 절연층 형성 전에 결정화된 실리사이드막을 형성할 수 있다.
예를 들어, 제1 층간 절연층 형성 전에, NMOS 영역에는 결정화된 실리사이드막을 형성하는 경우에는, 결정화된 실리사이드막은 인장 응력을 제공하므로, 전자의 이동도를 향상시키는데 기여할 수 있는 장점을 제공할 수 있다.
도12는 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도12를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10,100A,100B)는 컴퓨터 장치(1000)에 적용될 수 있다. 도12에 도시한 실시예에 따른 컴퓨터 장치(1000)는 이미지 센서(1010), 입출력 장치(1020), 메모리(1030), 프로세서(1040), 및 포트(1050) 등을 포함할 수 있다. 구체적으로, 상기 반도체 장치(10,100A,100B)는, 이미지 센서(1010), 메모리(1030), 프로세서(1040) 등에 적용될 수 있다. 이외에 컴퓨터 장치(1000)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다.
도12에 도시된 구성 요소 가운데, 포트(1050)는 컴퓨터 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 컴퓨터 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1040)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1040)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU)일 수 있으며, 버스(1060)를 통해 메모리 장치(1030), 입출력 장치(1020), 이미지 센서(1010) 및 포트(1050)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 컴퓨터 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 입출력 장치(1020)는 사용자에게 제공되는 키보드, 마우스, 터치스크린 등과 같은 입력 장치 및 디스플레이, 오디오 출력부 등과 같은 출력 장치를 포함할 수 있다.
이미지 센서(1010)는 복수의 트랜지스터를 갖는 센서 회로를 가질 수 있으며, 센서 회로가 본 발명의 실시예에 따른 반도체 장치(10,100A,100B)로 구현될 수 있다. 이외에 프로세서(1040)나 메모리(1030) 등에 포함되는 회로들에도 본 발명의 실시예에 따른 반도체 장치(10)가 적용될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 활성 영역을 갖는 기판;
    상기 활성 영역에 배치된 게이트 구조물;
    상기 게이트 구조물의 양측에 위치한 상기 활성 영역 내에 각각 형성된 소스/드레인 영역들;
    상기 소스/드레인 영역들의 표면에 배치되며 단결정 구조(monocrytalline structure)로 이루어진 금속 실리사이드막; 및
    상기 소스/드레인 영역들 상에 배치되며 상기 금속 실리사이드막을 통해 상기 소스/드레인 영역들에 각각 전기적으로 연결된 콘택 플러그들;을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 금속 실리사이드막은 Ni1 -xMxSi(0<x<1)을 포함하며, M은 Pt, Ti, Ru, Rh, Co, Hf, Ta, Er, Yb 및 W으로 구성된 그룹에서 선택된 적어도 하나인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 금속 실리사이드막은 Ni1 -xPtxSi(0.01<x<0.2)을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 금속 실리사이드막의 단결정 구조는 사방정계(orthorhombic system)인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 소스/드레인 영역들은 SiGe을 포함하며, 상기 금속 실리사이드막은 Ge을 함유한 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 활성 영역은 제1 방향으로 연장된 핀형(fin-type) 활성 영역을 가지며,
    상기 게이트 구조는 상기 핀형 활성 영역과 교차하도록 상기 제1 방향과 거의 수직인 제2 방향으로 연장되고, 상기 소스/드레인 영역들은 상기 게이트 구조의 양측에서 상기 핀형 활성 영역 내에 각각 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 소스/드레인 영역들은 선택적 에피택셜 성장에 의해 얻어진 상승된(raised) 구조를 가지며, 상기 금속 실리사이드막은 상기 소스/드레인 영역들의 상승된 구조의 표면을 따라 배치되는 것을 특징으로 하는 반도체 장치.
  8. 제1 소자 영역 및 제2 소자 영역을 가지는 기판;
    상기 제1 소자 영역에 형성된 제1 채널타입 트랜지스터; 및
    상기 제2 소자 영역에 형성된 제2 채널타입 트랜지스터를 포함하고,
    상기 제1 채널타입 트랜지스터 및 상기 제2 채널타입 트랜지스터는 각각
    제1 방향으로 연장된 핀형 활성 영역과,
    상기 핀형 활성 영역을 교차하도록 상기 제1 방향과 거의 수직인 제2 방향으로 연장되는 게이트 라인과,
    상기 게이트 라인의 양측의 상기 핀형 활성 영역 내에 각각 형성된 소스/드레인 영역들과,
    상기 소스/드레인 영역들의 표면에 형성된 금속 실리사이드막과,
    상기 소스/드레인 영역 상에 배치되며 상기 금속 실리사이드막을 통해 상기 소스/드레인 영역들에 각각 전기적으로 연결된 콘택 플러그들을 포함하고,
    상기 제1 및 제2 채널타입 트랜지스터의 금속 실리사이드막 중 적어도 하나는 단결정막인 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 핀형 활성 영역은 상기 제2 방향으로 배열된 복수의 핀형 활성 영역을 가지며, 상기 소스/드레인 영역들은 상기 제2 방향으로 인접한 소스/드레인 영역들이 서로 합쳐진(merged) 구조를 갖는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 방향으로, 상기 제1 채널타입 트랜지스터의 콘택 플러그는, 상기 제2 채널타입 트랜지스터의 콘택 플러그의 길이보다 짧은 길이를 갖는 것을 특징으로 하는 반도체 장치.
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