KR100621445B1 - 메모리 셀 - Google Patents

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Abstract

2개의 단일 트랜지스터 및 1개의 캐패시터 DRAM 셀(1T DRAM 셀)을 접속하는 2개의 트랜지스터 및 2개의 트렌치 캐패시터로 이루어지는 2-포트 동적 랜덤 액세스 메모리(DRAM) 셀(2T 및 2C DRAM 셀)이 개시되어 있다. 2T 2C DRAM 및 1T DRAM 셀의 마스크 데이터 및 단면은, 2개의 1T DRAM 셀의 2개의 저장 노드를 접속시키는 확산 접속부를 제외하고는 서로 완전히 호환 가능하다. 이는 1T 및 1C DRAM 셀을 갖는 단일 포트 메모리 셀 및 2T 및 2C DRAM 셀을 갖는 2중 포트 메모리 셀을 완전히 집적하여, 진정한 시스템-온-칩 아키텍쳐를 형성한다. 이와 다르게, 캐패시터를 절반이 되게 하는 것에 의해, 데이터 보유 시간을 그대로 유지하면서, 랜덤 액세스 기록 주기 시간을 더욱 감소시킨다. 또한, 트렌치 깊이를 1/2로 감소시키는 것에 의해서 깊은 트렌치 프로세싱 시간이 감소된다.

Description

메모리 셀{STRUCTURE AND SYSTEM-ON-CHIP INTEGRATION OF TWO-TRANSISTOR AND TWO-CAPACITOR MEMORY CELL FOR TRENCH TECHNOLOGY}
도 1a 내지 도 1b는 제각기 DRAM 셀 상품에서 이용되는 종래 기술의 1T 1C DRAM 셀의 트랜지스터 레벨 표현을 도시하는 개략도 및 그의 단면도,
도 2는 종래의 트랜지스터 레벨 2-포트 DRAM 셀에 대한 개략도,
도 3a 내지 도 3b는 본 발명의 제 1 실시예에 따라 2-포트 메모리 셀이 트렌치 기술에 적용될 경우에 트랜지스터 레벨의 개략도 및 그 단면도,
도 4는 본 발명에 따라서 2×2 행렬 형태로 정렬되는 4개의 동일한 메모리 셀(F)로 이루어지는 2T 2C 메모리 셀 베이스 유닛의 배치를 도시하는 도면,
도 5는 행렬 형태로 정렬되는 복수의 2T 2C 메모리 유닛에 의해 형성된 16비트 어레이의 배치를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
10A, 10B : DRAM 셀 11A, 11B : NMOS 트랜지스터
12A, 12B : 캐패시터 14A, 14B : 비트 라인 컨택트
13A, 13B : 저장 노드 15 : 감지 증폭기
본 발명은 일반적으로 매립형 동적 랜덤 액세스 메모리(embedded dynamic random access memory)에 관한 것으로, 보다 구체적으로는, 시스템-온-칩(system-on-chip) 매립형 동적 랜덤 액세스 메모리(DRAM) 내에서 이용되도록 2개의 트랜지스터 및 2개의 캐패시터에 의해 형성되는 셀 구조물(cell structure)에 관한 것이다.
수 십년간, 컴퓨터 시스템 내에서 고밀도, 저비용의 반도체 메모리로서 단일 트랜지스터 DRAM이 유력하게 선택되어 왔다. 최근, 소형화에서의 진보는 동일 칩 상에 DRAM으로서 프로세서를 집적하는 것을 가능하게 하였다. 동일 칩 상에 프로세서와 함께 DRAM을 매립하는 것은 패키징 비용을 감소시킬 뿐만 아니라 프로세서의 메모리 이용 가능 대역폭(bandwidth)을 상당히 증가시킨다. 더 작은 메모리 셀 크기 때문에, 매립형 DRAM은 eSRAM(embedded Static Random Access Memories)보다 대략 3배 내지 6배 더 조밀하여, 더 낮은 전력 소모 및 1000배 향상된 소프트 에러율(soft error rate)로 작동될 수 있다.
종래의 매립형 DRAM 셀은 전형적으로 1개의 트랜지스터 및 1개의 캐패시터 동적 랜덤 액세스 메모리 셀을 갖는 DRAM 제품(1T 1C DRAM)을 채용한다. 도 1a 및 1b는 제각기 트랜지스터 레벨 개략도 및 그 단면도를 도시한다. 도 1a는 2개의 DRAM 셀(10A, 10B)을 도시하며, 각각의 DRAM 셀은 NMOS 트랜지스터(11A)(또는 11B) 및 캐패시터(12A)(또는 12B)로 이루어진다. 그의 단순성 때문에, DRAM 셀 크기는 6개의 트랜지스터를 갖는 SRAM 셀의 크기에 비해서 1/6 내지 1/10만큼 작다. 도 1a에 도시된 동일 트랜지스터 레벨 표현의 사시도를 도시하는 도 1b에 도시된 바와 같이, 캐패시터(12A 또는 12B)는 저장 노드(13A)(또는 13B)에 접속된 트렌치 구조물을 이용한다. 이와 다르게, 본 기술 분야에서 잘 알려진 바와 같이, 평판형 또는 스택 캐패시터 구조물을 셀(cell)로서 이용할 수 있으며, 이러한 것은 더 추가로 논의하지 않을 것이다. 워드 라인(WLA)(또는 WLB)이 활성화될 때, NMOS(11A)(또는 11B)는 비트 라인 컨택트(bitline contact)(14A)(또는 14B)를 통과하는 비트 라인(BLA)(또는 BLB)과 캐패시터(12A)(또는 12B)에 접속된다. 이는 캐패시터(12A)(또는 12B) 및 BLA(또는 BLB) 사이의 전하 공유 효과(charge sharing effect)에 기인하여 작은 BL 전압을 생성한다. 전하 공유는 캐패시터(12A)(또는 12B) 내의 데이터 비트를 파괴한다는 것(파괴적 판독(destructive read))을 주지하라. 제 2 BL(즉, BLB)의 쌍은 BL을 사전 충전 전압(pre-charge voltage)으로 유지하고, 이것은 기준 비트 라인으로서 이용된다. 비트 라인 감지 증폭기(bitline sense amplfier)(15)는 캐패시터에 다시 데이터 비트를 판독하고 기록하기 위해 BL의 쌍에 접속된다. 비트 라인의 쌍(BLA 및 BLB)에서 생성된 작은 BL 전압은 감지 증폭기에 의해서 증폭된다. NMOS 컬럼 스위치(column switch)(16A, 16B)가 열 선택 신호(column select signal : CSL)에 의해서 인에이블(enable)될 때, 감지 증폭기는 또한 데이터 쌍(DLA, DLB)을 제어할 것이다. 감지 증폭기가 감지 결과에 따라서 비트 라인 쌍을 구동하는 것에 의해서, 판독 데이터 비트를 캐패시터(12A)(또는 12B)에 재기록(rewrite)(되기록(write back))하는 것을 허용한다. 기록 모드 동작 도중에, 비트 라인의 쌍(BLA, BLB)은 NMOS 컬럼 스위치(16A, 16B)를 통과하는 데이터 라인 쌍(DLA, DLB)에 의해서 데이터 패턴에 따라 로우(low) 및 하이(high) 또는 그 반대로 하이 및 로우 중의 어느 하나로 구동된다. 전형적으로, 워드 라인(WL)이 활성화될 때 다른 셀 데이터 비트가 파괴되는 한편(파괴형 기록(destructive read)으로도 지칭됨), 오직 선택된 셀만이 기록 모드에 있는 것으로 확인되기 때문에, 판독 동작 이후에 기록 모드가 인에이블된다. 파괴된 데이터 비트는 기록 데이터 비트(write data bits)와 동시적으로 감지 증폭기에 의해 되기록되어야 한다(판독 수정형 기록(read modified write)). 되기록에 후속하여 파괴형 기록 및 파괴형 기록에 의해 생성된 판독 수정형 기록은 SRAM 셀에 의해서 제공되는 것보다 더 긴 주기 시간을 필요로 한다. 종래의 매립형 DRAM의 향상된 성능은 무시될 수 있으며, DRAM 상품에서의 유사한 작동과 비교하면 판독 수정형 기록 동작으로 제한된다. 그러나 고유한 고밀도에 기인하여, 그래픽 애플리케이션(graphic applications)에 성공적으로 적용될 수 있다.
그들의 장점을 강화하기 위해서, 매립형 DRAM은 대역폭, 대기 시간(latency) 및 메모리 주기 시간을 향상시키기 위해 독립형 대응물(stand-alone counterparts)에 대한 아키텍쳐 변경(architectural changes)을 채택한다. 매립형 시스템 내에서 매립형 DRAM의 I/O 폭이 매우 클 수 있기 때문에, DRAM 상품에서 통상적으로 이용되는 페이지 모드 작동(page mode operation)은 그 성능이 향상되지 않는다. 그 대신에, 시스템 성능을 증대시키기 위해서는 향상된 랜덤 액세스 시간(또는 대기 시간(latency)) 및 주기 시간(cycle time)(또는 어드레스 대역폭(address bandwidth))이 중요하다.
마이크로 셀 아키텍쳐(micro-cell architecture)로도 지칭되는 짧은 비트 라인 및 워드 라인 어레이를 활용하는 것에 의해서 랜덤 액세스 성능의 개선이 처음으로 제기되었다. 마이크로 셀 아키텍쳐는 T. Kimura 등에 의한 문헌("64Mb 6.8ns random row access DRAM macro for ASICs", ISSCC Digest of Technical papers, pp.420∼421, 1999)에 매우 상세하게 논의되어 있다. 랜덤 액세스 성능을 더욱 향상시키기 위해서, 2-포트 메모리 셀(2-port memory cell)을 제안하고 이하에서 설명되는 바와 같이 성공적으로 구현하였다.
도 2는 종래의 2-포트 동적 메모리 셀에 대한 트랜지스터 레벨의 개략도를 도시한다. 이는 2개의 NMOS 스위칭 트랜지스터(switching transistors)(21, 22) 및 1개의 캐패시터(23)로 이루어진다(이 조합을 2T 1C 셀로 지칭함). NMOS 스위칭 트랜지스터(21, 22)의 게이트는 2개의 별개의 워드 라인(WL0, WL1)에 접속된다. WL0 및 WL1의 양자를 활성화하는 것에 의해서, 제각기 WL0 및 WL1에 접속된 메모리 셀은 대응되는 비트 라인(BL0, BL1)을 통해서 동시에 판독되거나 기록될 수 있다. 2-포트 메모리 셀의 동시적 판독 또는 기록 피쳐(feature)는 인터리빙 방식(interleaving manner)으로 2개의 포트를 이용하는 것에 의해 주기 시간이 절반이 되게 한다. 이와 다르게, 2개의 포트 중의 하나를 이용하여, 리프레시 동작(refresh operation)을 완전히 은폐하도록 리프레시 동작을 수행할 수 있다. 2T 1C 듀얼 포트 셀(dual port cell)은, 그의 빠른 랜덤 액세스 주기 시간 때문에 1T 1C DRAM 셀보다 네트워크 애플리케이션에서 특히 유용하다. 또한 듀얼 포트 기능은 캐시 애플리케이션(cache applications)에 있어서 중요한 특징이다. 2-포트 메모리 셀 및 구조물의 상세는 Y. Agata 등에 의한 문헌("An 8-ns Random Cycle Embeded RAM Macro with Dual-port Interleaved DRAM Architecture", IEEE Journal of Solid States Circuits, vol.35, No.11, pp.1668∼1672, Nov.2000)에 개시되어 있다.
시스템 레벨 집적화(system level integration)는 매립형 DRAM을 갖는 시스템-온-칩(SOC)을 형성하는 데 중요한 조건으로서 알려져 있다. 진정한 시스템-온 칩 설계에서, 그래픽 메모리, 네트워크 메모리 및 캐시 메모리는 동일 칩 내에 집적되어 여러 종류의 메모리를 지원할 수 있는 프로세스 기술의 호환성을 가능하게 할 필요가 있다. 본 기술 분야에서는 단일 칩 상에 1T 1C 셀과 2T 1C 셀을 집적할 때 프로세스 호환성을 가능하게 하는 방법이 알려져 있지 않다. 현행의 2-포트 메모리 셀은 랜덤 액세스 성능을 성공적으로 향상시킨다. 그러나, 2-포트 메모리 셀이 현행의 1T 및 1C 메모리 셀과 호환되지 않는 것에 의해서, 2-포트 메모리 셀의 용도가 1T 및 1C 메모리 셀을 이용하지 않는 시스템에서 이용되는 것으로 한정되는 결과를 초래한다.
따라서, 본 발명의 목적은 2-포트 메모리 셀 및 1-포트 메모리 셀을 동일 칩 상에 집적하여 진정한 시스템-온-칩을 달성하는 것이다.
본 발명의 다른 목적은 1-포트 메모리 셀 구조물과 호환가능한 2-포트 메모리 셀을 가능하게 하는 것이다.
본 발명의 추가적인 목적은 2개의 1T 1C DRAM 셀 구조물의 확산을 접속시키는 것에 의해서 2-포트 메모리 셀 구조물을 구성하는 것이다.
본 발명의 또 다른 목적은 2-트랜지스터 및 2-캐패시터(2T 및 2C) DRAM 셀의 랜덤 액세스 주기 시간을 향상시키는 것이다.
본 발명의 보다 특징적인 목적은 트렌치 기술 애플리케이션 내에 2T 2C DRAM 셀을 구현하는 것이다.
본 발명의 제 1 측면에 따르면, 공통 저장 노드(common storage node)에 접속된 2개의 트랜지스터 및 2개의 트렌치 캐패시터를 갖는 2-포트 메모리 셀 구조물을 제공한다. 2개의 트랜지스터는 제 1 및 제 2 워드 라인을 활용하는 것에 의해 독립적으로 제어되어 대응되는 비트 라인으로의 2개의 트랜지스터 중의 어느 하나를 통해서 공통 저장 노드 내의 데이터 비트에 액세스한다. 2-포트 메모리 셀은 1-포트 메모리 셀을 활용하도록 구성되며, 2개의 저장 노드를 공통 저장 노드에 접속시키면서 각각 1개의 트랜지스터 및 1개의 캐패시터를 갖는다. 이는 2-포트 메모리 셀이 1-포트 메모리 셀과 완전히 호환 가능하게 하고, 이것에 의해 2-포트 메모리 셀과 1-포트 메모리 셀이 동일 칩 상에서 집적될 수 있게 한다. 이와 다르게, 2-포트 메모리 셀과 1-포트 메모리 셀의 집적이 요구되지 않는 경우에, 2-포트 메모리 셀의 트렌치 깊이를 절반이 되게 할 수 있다. 이는 저장 전하(storage charge)를 감소시키지 않으면서 캐패시터로의 2개의 병렬식 경로에 기인하여 기록 모드 성능의 감소를 가능하게 한다.
선택적으로, 1-포트 메모리 셀과의 집적화가 요구되지 않는 경우에도 1-포트 메모리 셀에 이용되는 것과 동일하게 트렌치 깊이를 형성할 수 있다. 이는 1-포트 메모리 셀보다 저장 전하를 2배만큼 증가시킬 수 있어서 유지 시간을 더 길게 하고 더 낮은 전압 작동을 가능하게 한다.
2-포트 메모리 셀을 구성하는 메모리 셀 구조물 및 마스크 데이터(mask data)는 트렌치 기술 애플리케이션에 완전히 적용될 수 있다.
본 발명의 제 2 측면에서는, 2개의 트랜지스터 및 2개의 트렌치 캐패시터를 포함하는 메모리 셀이 제공되며, 여기에서 2개의 트랜지스터 중의 하나는 2개의 트렌치 캐패시터의 저장 노드를 제 1 비트 라인에 선택적으로 접속시키는 제 1 워드 라인에 의해 제어되고, 2개의 트랜지스터 중의 다른 하나는 저장 노드를 선택적으로 제 2 비트 라인에 접속시키는 제 2 워드 라인에 의해서 제어된다.
본 발명의 제 3 측면에서는, 1개의 트랜지스터 및 1개의 트렌치 캐패시터로 이루어지는 1-포트 메모리 셀-1개의 트랜지스터는 트렌치 캐패시터의 저장 노드를 선택적으로 비트 라인에 접속시키는 워드 라인에 의해 제어됨-과, 1개의 트랜지스터 및 1개의 트렌치 캐패시터를 가지고 트렌치 캐패시터의 저장 노드를 비트 라인에 선택적으로 접속시키는 2개의 메모리 셀로 이루어지는 2-포트 메모리 셀에 의해 형성되는 제 1 메모리 셀을 포함하는 시스템-온-칩을 제공하며, 여기에서 2개의 메모리 셀의 2개의 저장 노드는 서로 연결되어 공통 저장 노드를 형성하여, 트렌치 캐패시터의 공통 저장 노드 내에서 2개의 1-포트 메모리 셀 중 어느 한 쪽의 1개의 트랜지스터를 통해 데이터 비트의 액세스를 가능하게 한다.
본 발명의 제 4 측면에서는, 제 1의 1-포트 메모리 셀 및 2-포트 메모리 셀을 포함하는 시스템-온 칩이 제공되는데, 제 1의 1-포트 메모리 셀은 제 1 트랜지스터 및 제 1 트렌치 캐패시터로 이루어져서 워드 라인을 제어하는 제 1 트랜지스터를 통과하는 비트 라인으로 제 1 트렌치 캐패시터의 저장 노드에 선택적으로 액세스하고, 2-포트 메모리 셀은 제 2 트렌치 캐패시터의 저장 노드를 비트 라인에 선택적으로 접속시키는 제 2 트랜지스터 및 제 2 트렌치 캐패시터를 각각 갖는 2개의 제 2의 1-포트 메모리 셀로 이루어지며, 2개의 메모리 셀의 2개의 저장 노드는 서로 접속되어 공통 저장 노드를 형성하여, 2개의 제 2의 1-포트 메모리 셀의 제 2 트랜지스터 중 어느 한 쪽의 제 2 트랜지스터를 통해 공통 저장 노드 내의 데이터 비트의 액세스를 가능하게 하고, 여기에서 2-포트 메모리 셀의 제 1 및 제 2의 1-포트 메모리 셀은 동일한 구조를 갖는다.
본 발명의 이러한 목적, 특징 및 이점과 다른 목적, 특징 및 이점은 첨부된 도면과 함께 취할 때, 본 발명의 바람직한 실시예에 대한 이하의 상세한 설명으로부터 명백해질 것이다.
도 3a 및 도 3b는 제각기 본 발명의 2-포트 메모리 셀이 트렌치 기술 분야에 적용될 때의 트랜지스터 레벨 개략도 및 단면도를 도시한다.
도 3a를 참조하면, 대응되는 워드 라인(포트 0을 위해서는 WL0이고 포트l을 위해서는 WL1임) 및 대응되는 비트 라인(포트 0을 위해서는 BL0이고 포트 1을 위해서는 BL1임)에 접속되는 2개의 NMOS 액세스 트랜지스터(21, 22)로 이루어지는 2중 포트 메모리 셀이 도시되어 있다. 1개의 캐패시터를 갖는 종래의 2-포트 메모리 셀(도 2 참조)과는 다르게, 2-포트 메모리 셀은 2개의 캐패시터(32, 34)를 포함한다. 셀을 형성하기 위해서 2개의 트랜지스터 및 2개의 캐패시터를 활용하는 것에 의해, 도 3a에 도시된 본 발명의 2T 2C 셀의 구조물은 도 1에 도시된 1T 1C DRAM 셀과 완전한 호환성을 달성할 수 있다. 이는 도 1a 및 도 1b에 도시된 1T 1C 셀의 2개의 트렌치 구조물을 유지하면서, 도 3b에 도시된 바와 같이 2개의 1T 1C 셀의 저장 노드(36)를 확산 접속부(36)를 거쳐서 접속시키는 것에 의해 달성된다. 이 목적을 위해서는 WL0 및 BL0(또는 WL1 및 BL1)을 이용하여 포트0 또는 포트1 중 어느 하나에 의해 저장 노드(36)를 액세스할 수 있다. 도 3b에 도시된 비트 라인(BL0, BL1)은 비트 라인 컨택트(38, 39)에 접속된 채로 유지된다. 본 예시는 트렌치 구조물을 위해 구성되는 캐패시터(32, 34)에 대해 설명한다. 본 발명의 기본적인 특징은 트렌치 캐패시터의 구조물의 깊이 및 폭이 1T DRAM 셀과 완전히 호환 가능하게 유지된다는 것이다. 본 기술 분야의 종사자들은 1T 1C 및 2T 2C 셀 사이에서 동일한 캐패시터 구조물을 여전히 유지하면서 평판형 또는 스택 캐패시터 등과 같은 다른 캐패시터 구조물을 유리하게 이용할 수 있을 것임을 완전히 이해할 것이다. 이는 2T 2C 셀 및 1T 1C 셀이 동일한 프로세스 기술을 이용하여 동일한 칩 상에서 완전히 집적되는 것을 가능하게 한다. 이와 다르게, 트렌치 깊이가 절반이 된다고 해도, 2T 2C 셀을 이용하는 단 하나의 목적이 시스템 집적화(즉, 시스템-온-칩)로 한정되는 때에도, 여전히 1T DRAM 셀과 동일한 캐패시턴스를 획득할 수 있다. 언급된 집적화는 데이터 보유 시간을 유지하면서 기록 주기 시간의 단축을 초래하는데, 이는 트렌치 스트랩 저항(trench strap resistance)이 크다면 상당한 이점이 된다. 이는 2T 2C 메모리 셀이 랜덤 액세스 주기 시간을 향상시키는 것을 또한 가능하게 한다. 선택적으로, 캐패시터는 1T DRAM 셀과 동일한 깊이로 형성될 수 있어서, 노드 캐패시터가 1T DRAM 셀의 노드 캐패시터에 비해 2배의 길이가 될 수 있게 허용하여 긴 유지 시간 또는 낮은 전압 작동을 달성하고, 1T 1C DRAM 셀 기술과의 완전한 호환성을 계속 유지한다.
도 4는 2T 2C 메모리 셀 베이스 유닛(2T 2C memory cell base unit)(400)을 도시한다. 유닛(400)은 2×2 행렬로 정렬되는 4개의 2T 2C 메모리 셀(410)(즉, 410a , 410b, 410c, 및 410d)로 이루어지고, 여기에서 F는 유닛 배열의 방향을 나타낸다. 2T 2C 메모리 셀(410)의 트랜지스터 레벨 개략도 및 단면도는 도 3a 내지 도 3b에 도시된 것과 동일하다. 포트0을 위한 워드 라인(WL0) 및 포트1을 위한 워드 라인(WL1)은 x방향에서 폴리실리콘의 연속적인 컨택트를 이용한다. 워드 라인(WL0)(420) 및 워드 라인(WL1)(430)은 부착 영역(stitched area)(도시하지 않음) 내에서 제 2 레벨 금속(M2)으로 부착되는 것이 바람직하다. 포트0을 위한 비트 라인(BL0)(425) 및 포트1을 위한 비트 라인(BL1)(435)은 y방향으로 연장되는 연속적인 제 1 레벨 금속(M1)을 이용한다. 포트0을 위한 확산 마스크층(450A)은 매 두번째의 열에 있는 WL0에 수직하게 위치된다. 앞서 설명된 WL0(420)을 위한 폴리실리콘 및 확산 접속부(450A)의 조합은 매 두번째의 열 상에 액세스 게이트 트랜지스터(21)를 형성한다(도 3b). 액세스 트랜지스터(21)의 소스는 제 1 레벨 금속(M1) 컨택트(470)를 통해 포트0에 대응되는(BL0)(425)에 접속된다. 액세스 트랜지스터의 드레인은 트렌치 캐패시터(426)에 접속된다. 포트1을 위한 확산 마스크층(450B)은 다른 교차하는 열 내에서 WL1에 수직인 방향으로 위치된다. 이는 앞서 언급된 교차하는 열 상에 제 2 액세스 게이트 트랜지스터(22)를 형성한다(도 3b). 액세스 트랜지스터(22)의 소스는 M1 컨택트(480)를 통해서 포트1에 대해 대응되는 BL1(435)에 접속된다. 액세스 트랜지스터(22)의 드레인은 트렌치 캐패시터(436)에 접속된다. 이러한 구성은 도 1에 도시된 1T 동적 메모리 셀과 유사하다. 1T DRAM 셀과는 다르게, 트렌치 캐패시터(32)에 접속된 액세스 트랜지스터(21)의 드레인 및 트렌치 캐패시터(34)에 접속된 액세스 트랜지스터(22)는 확산 접속부(460)를 이용하여 접속된다. 이는 2개의 트렌치 캐패시터(32, 34)(도 3b)가 액세스 트랜지스터(21 또는 22) 중의 어느 하나에 의해서 액세스될 수 있게 한다.
도 5를 참조하면, 행렬로 정렬되는 복수의 2T 2C 유닛(400)에 의해 형성되는 어레이(500)가 도시되어 있다. 예시의 목적으로, 각각 도 5의 우측 하단에 도시되는 2×2 셀(즉, 410a, 410b, 410c, 410d)로 이루어지는 2T 2C 유닛의 2×2 행렬(즉, 400a, 400b, 400c, 400d)이 도시되어 있고, 여기에서, F는 정렬 방향을 나타낸다. 이것으로 16 비트-어레이 구성이 형성된다. 그러나, 본 발명은 이 어레이 배열에만 한정되는 것이 아니다. x 또는 y방향으로, 또는 x 및 y 방향으로 더 많은 유닛(400)을 추가하는 것에 의해서, 어떠한 차원의 어레이도 구성할 수 있다.
본 발명은 수 개의 바람직한 실시예에 관해 설명하였으나, 당업자라면 본 발 명의 범주 및 정신을 벗어나지 않으면서 다양한 변경 및 수정을 채택할 수 있을 것이다. 따라서, 본 발명은 이러한 모든 변경을 첨부된 청구항의 범주에 속하는 것으로 포함하고자 한다.
본 발명에 의하면, 2-포트 메모리 셀 및 1-포트 메모리 셀을 동일 칩 상에 집적하여 진정한 시스템-온-칩을 달성하고, 1-포트 메모리 셀 구조물과 호환가능한 2-포트 메모리 셀을 가능하게 하며, 2개의 1T 1C DRAM 셀 구조물의 확산부를 접속시키는 것에 의해서 2-포트 메모리 셀 구조물을 구성하고, 2-트랜지스터 및 2-캐패시터(2T 및 2C) DRAM 셀의 랜덤 액세스 주기 시간을 향상시킨다.

Claims (11)

  1. 칩에 집적된 메모리 셀에 있어서,
    2개의 트랜지스터 및 2개의 트렌치 캐패시터(trench capacitors)를 포함하며,
    상기 2개의 트랜지스터 중의 하나는 상기 2개의 트렌치 캐패시터의 저장 노드(storage node)를 제 1 비트 라인에 선택적으로 접속시키는 제 1 워드 라인에 의해 제어되고,
    상기 2개의 트랜지스터 중의 다른 하나는 상기 저장 노드를 제 2 비트 라인에 선택적으로 접속시키는 제 2 워드 라인에 의해 제어되고,
    상기 2개의 트렌치 캐패시터의 깊이는 상기 칩에 집적된 다른 트렌치 캐패시터의 깊이보다 얕은 것을 특징으로 하는 메모리 셀.
  2. 제 1 항에 있어서,
    상기 메모리 셀은, 상기 제 1 워드 라인을 제어할 때에는 상기 제 1 비트 라인을 통해서, 또는 상기 제 2 워드 라인을 제어할 때에는 상기 제 2 비트 라인을 통해서, 상기 저장 노드 내의 데이터 비트의 액세스를 획득하는 것을 특징으로 하는 메모리 셀.
  3. 제 2 항에 있어서,
    상기 메모리 셀은, 각각 1개의 트랜지스터 및 1개의 트렌치 캐패시터를 갖는 제 1 메모리 셀 및 제 2 메모리 셀로 구성되며,
    상기 제 1 메모리 셀 내의 상기 트랜지스터는 상기 제 1 메모리 셀의 트렌치 캐패시터의 제 1 저장 노드를 상기 제 1 비트 라인에 선택적으로 접속시키는 상기 제 1 워드 라인에 의해 제어되고,
    상기 제 2 메모리 셀 내의 상기 트랜지스터는 상기 제 2 메모리 셀의 트렌치 캐패시터의 제 2 저장 노드를 상기 제 2 비트 라인에 선택적으로 접속시키는 상기 제 2 워드 라인에 의해서 제어되며,
    상기 제 1 저장 노드 및 제 2 저장 노드는 연결되어 공통 저장 노드(common storage node)를 형성하는 것을 특징으로 하는 메모리 셀.
  4. 삭제
  5. 삭제
  6. 제 3 항에 있어서,
    상기 제 1 메모리 셀 및 제 2 메모리 셀은 동일한 구조를 갖는 메모리 셀.
  7. 제 1 항에 있어서,
    상기 트렌치의 깊이는 1-포트 메모리 셀의 트렌치를 형성하는 상기 1개의 트랜지스터 및 1개의 캐패시터 메모리 셀의 깊이의 1/2이고, 그것에 의해 기록 시간 상수(write time constant)를 상기 1-포트 메모리 셀의 기록 시간 상수의 1/2보다 크기 않은 값으로 감소시키는 메모리 셀.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
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