TWI287793B - Increasing a refresh period in a semiconductor memory device - Google Patents

Description

(i) 1287793 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 技術領域 本發明係關於資料儲存。 先前技術 半導體隨機存取記憶體廣泛用於電子計算應用中。對於 許多應用，動態隨機存取記憶體（dynamic random access memory ; DRAM)裝置因其具有儲存密度高及成本低的特點 而優先被選用。 圖1顯示一電晶體DRAM單元的電路圖。該單元包括一單 元電容器C，其儲存與資料值對應的電荷。單元電容器C 經場效電晶體（Held-effect transistor ; FET)M1與位元線BL耦 合，而FET Ml的閘極則與字組線WL連接。 讀取該單元前，將位元線BL的固有電容C&預充電至一 預定位準。為了重新獲取單元電容器C中儲存的資料值， 拉高字組線WL以啟動FET Ml。這會引起單元電容器C與固 有電容CBI^之間的電荷共享（charge sharing)。該電荷共享引 起位元線BL上預充電位準的電壓，依據單元電容器C中儲 存的電荷而發生變化。一感測放大器（未顯示）偵測出位元 線BL上的電壓變化並將其放大，以重新獲取並輸出對應的 資料值。 圖1所示之DRAM單元的缺點在於單元電容器C儲存的電 荷位準，會隨時間而退化（如因介電質不理想而發生洩 漏）。一旦電荷位準退化的程度致使感測放大器無法正確 偵測出位元線BL上對應之電壓變化時，儲存的資料值即會 (2) 1287793 遺失：因此，有必要不時地更新單元電容器中儲存的電荷。 更新D:AM單元時’不能存取儲存的資料值，也不能儲 存新的資料值。因& ’更新行為會對包含心贿置之記 憶體系統的性能造成限制。4 了減少該行為對記憶體系統 性能的影t ’需要更新該更新操作之間的週期（「更新週 期」）° 更新該更新週期也可減少動力損耗。例如，即使一電子 單元不在使用中，為了保留其DRAM裝置中所儲存的資訊， 該單元也要執行更新操作。在一手持式單元（如蜂巢式電 話、個人數位助理或筆記型電腦）的情形中，執行⑽想更 新所耗費的動力可能為該單元備用動力損失總量(total standby power drain)的主要部分。藉由減少定時進行的更新 操作的次數，更新該更新週期可減少該單元的備用動力損 耗，並有助於延長該等裝置保持待命模式以進行電池充電 的週期。

延長更新操作間週期的一項技術，係增大單元電容器C 的電容。然而，該技術可能需要增大單元電容器C的尺寸， 其會造成儲存密度降低及/或電路面積明顯增大的不利影 響。 & 延長更新操作間週期的另一項技術，係降低位元線電容 與早7L電容器電容的比值。藉由提高位元線上的電壓因電 荷共享而發生變化的幅度，該項技術也可延長單元電容器 上的電荷保持可偵測的週期。可惜此項技術也包含增大單 π電容器的尺寸。因此需要既能更新DRAM裝置中更新操

1287793 (3) 作間的週期，又不增大單元電容器尺寸的技術。 發明内容 在一種依據本發明之一項具體實施例的方法中，預充電 第一位元線和第二位元線。允許單元電容器與預充電的第 一位元線之間進行電荷共享，並施加偏壓於該預充電位元 線中選定的一位元線。例如，施加偏壓於一位元線可包括 降低該位元線的電位。施加偏壓於一位元線也包括對一偏 壓電容器（其與選定的位元線耦合）施加一電位。在電荷共 享與施加偏壓後，感測出第一和第二記憶體單元之位元線 的電位差，感測出該電位差也包括放大該電位差。 實施方式 圖2顯示DRAM裝置的一方塊圖，其包括單元陣列110、 感測放大器120和預充電電路130。單元陣列110包括圖2所 示的兩個單元：單元1包括FET Ml和單元電容器C1，單元2 包括FET M2和單元電容器C2。在示範性實施方案中，每一 單元電谷為Cl、C2可製成為一雙端電容器（two-terminal capacitor)或一溝漕式電容器（trench capacit〇r)。在圖2所示之 裝置的其它實施方案中，單元陣列11()、感測放大器12〇和 預充電電路130，可沿位元線虹1、BL2以任何順序串聯連 接。 在圖2之裝置的示範應用中，與FET Ml、M2相反的單元 電容器Cl、C2之端連接至一電位，其值為Vdd/2。在此情 形中’經單元電容器儲存電壓vdd(「高」電壓或資料值「1」） 或％壓V s s (低」電壓或資料值「〇」），資料值即可儲入 1287793

(4) 單70中。在示範性實施方案中，Vdd與Vss之差可高達3、 5或9伏特或更高，或低至1.5或1伏特或更低。 力上所述’選擇讀取的單元前，對該等位元線預充入固 有電容。圖3顯示預充電電路n〇a的示意圖，其適用於圖2 & $ <裳置。該電路包括三個串聯連接的N通道FET P1至 P3(三者有一連接點），其與每一位元線連接，而_聯的各 崎則連接至一預充電信號PC，其電位值為Vblp。在一示範 性應用中’ Vblp的值為Vdd/2。FET P1至P3的閘極連接在 起 並與一低態有效（active-low)預充電控制信號P相連。 圖3所示的預充電電路也可稱為一均衡器。技術中熟知 它類型的預充電電路也可用作預充電電路13〇。 由於電荷共享’對應的位元線上出現電壓變化Δν ^由 於单元電容器中儲存的電荷很小（單元電容器C的電容可能 】元 百飛法拉（one hundred femtofarads)，因而偵測儲存的 電壓位準通常需要放大AV。圖4顯示感測放大器120a的示 意圖’其適用於圖2所示之裝置。感測放大器12〇&包括兩個 P通這FET S1、S3，其串聯連接的源極汲極電路經位元線 BL1、BL2連接，而其連接點則與高態有效（active_high)的啟

動仏號SA-P連接。感測放大器12〇a也包括兩個n通道feT S2、S4 ’其串聯連接的源極汲極電路經位元線BL 1、BL2連 接’而其連接點則與低態有效的啟動信號Sa_n連接。與每 一位元線連接的該對FET之閘極連接在一起，並與其它位 元線連接。 圖4所不之感測放大器電路的特徵，係兩個CMOS反向器 1287793

(5) 經位元線BL 1和BL2反向連接。該等電路亦可視為閂鎖感測 放大器（latching sense amplifier)的一種形式。技術中熟知的 其它形式之閂鎖感測放大器電路及其它各種類型的感測放 大器電路，如電流鏡式感測放大器電路（currenNmirr〇r sense amplifier circuits)也可用作感測放大器12〇。 感測放大器120a的電路亦可如圖5所示進行修改。該修改 包括一 P通道FET S5，其閘極與啟動信號SA_p連接，其源 極沒極電路的一端連接至vdd，而另一端則連接至fet si、 S3之P通道源極汲極電路的連接點。該修改還包括一 N通道 FET S6，其閘極與啟動信號SA_N連接，其源極汲極電路 的一端連接至Vss ,而另一端則連接至FET S2、以之N通道 源極汲極電路的連接點。 圖6顯tf圖2所示裝置之示範性應用的時序圖，在此情形 中 南^料值已儲存於陣列110的單元1中。在dram裝置 的待命模式狀態，預充電電路13〇的控制信號p具有一高位 準，而位元線BL1、BL2的固有電容預充電至一電位vblp。 在DRAM裝置的活動模式狀態，拉低預充電控制信號p ,使 位7C線BL1、BL2浮動。然後拉高字組線WL1以選擇單元i , 從而敌動電晶體Μ 1。 啟動電晶體Ml後，引起單元電容器。與位元線此丨（預充 電）的固有電容之間出現電荷共享。在本例中，當單元電 容器ci儲存一高資料值時，與參考位元線BL2上的電壓νΜρ 相比，電荷共享使位元線BL1上的電壓上升Δν。分別拉高 與拉低啟動信號SA-P與SA_N.以啟動感測放大器12〇，使感 1287793

(6) 測放大器120分別將位元線BL1、BL2上的電壓位準放大至 Vdd和 Vs s。 圖7顯示圖2所示裝置之示範性應用的時序圖，在此情形 中一低資料值已儲存於陣列U 〇的單元1中。在本例中，當 單元電容器C1儲存一低資料值時，與參考位元線BL2上的 包壓Vblp相比’電荷共享致使位元線BL1上的電壓下降av。 一啟動感測放大器120，其就分別將位元線BU、bl2上的 電壓位準放大至Vss和Vdd。

當早π電容器上的電荷位準衰減時，位元線上因電荷^ 旱產生的私壓.交化△ V也隨之減少。若電壓變化△ V降至癌 測放大器12G的感測界限以下，貝彳不能識別該電荷位準^ 感測放大器無法讀出），因而就遺失了儲存的資料值。 通^圖1所7JT的單元雪^ k & 早兀私谷咨將低電何位準（即對應於低電 壓或資料值的電荷位準)保持於可讀位準的持續時間，比 其將高電荷位準(即對應於高電壓或資料值的電荷位準)保

!於可讀位準的持續時間長°例如，單元電容器可將低電 荷位準保持於可讀位準幾 ^ ^ ^秒叙，而同一單元電容器只能將 向電荷位準保持於可讀位準古 具U +表百笔秒或更少，相差約一個 幅度等級。 預先知道儲存的資訊是

4刀實際的，並且包括DRAM 置之記憶體系統中的更新 炅新铋作通常係足期發生，而其週： 係由取糟的情形所決定。因此， -Jr? ΙΑ, P使儲存低電荷位準的. 兀保持可彡買的時間可Π c Τ门了以較長，但習慣上DRam 操作間的最大週期並不大於 $ # 、保持同电何位準可讀的最小」 •10- (7) 1287793

期。 電荷位準的據t發明一項具體實施例的方法中，更新了高 例的裝置中可#週期。在一種依據本發明之一項具體實施 週期盘低^設置了—偏壓電路以減少高電荷位準之可讀 -思何位準之可讀週期間的差昱。 圖8顯示依據本發明一項具體實施例，…偏壓電路 :的裝置。偏壓電路14〇a包括一偏壓電容器Bd，其一端 :f泉BU相連’另-端與-低態有效的偏壓信號B1相 一丄及~偏壓電容器BC2，其一端與位元線犯相連，而另 吻則與低態有效的偏壓信號B2相連。如圖8所示，每一 偏（私谷器BC1、BC2均可製成為一 NM〇s FET，其源極與 、私可縮I為一體。在其它實施方案中，偏壓電容器 BC2了氣成為雙端電容器（如溝漕式電容器）。 在不範性貫施方案中，偏壓電容器BC1、BC2係製成 為低Vt NMOS FET。在偏壓電容器為M〇SFET的實施方案中， 其可能的一優勢係使偏壓電容器加在位元線上的電容量降 至最低。圖8所示之裝置的其它優勢係易於併入現有的加 工程序中’如在加工難度及電路重新設計的程度方面都很 方便。然而，該等優勢並非係實施本發明所必需。 圖9顯示圖8所示之裝置的時序圖，在此情形中，從位元 線BL1上的單元讀取一高資料值。在均衡了位元線上的預 充電後，且於啟動感測放大器前，拉低對應於參考位元線 的偏壓信號（此處係對應於位元線BL2的偏壓信號B2)。因 此，位元線BL2上的電壓下降△VbiasS Vblp以下，而位元線 1287793 聲1»績、贊 念:總愁:録:凝敛6::¾丨:綠 (8) 之間的電壓差則從Δν增至ΔνΗ(此處ΔνΗ=Δν+ΔνΒΙΑ5)。儘管 圖9顯示，啟動字組線WL後再拉低偏壓信號Β2，但在另一 實施方案中，也可在啟動字組線WL前及/或期間拉低偏壓 信號Β2。 圖10顯示圖8所示之裝置的時序圖，在此情形中，從位 元線BL1上的單元讀取低資料值。在此情形中，同樣在均 衡了位元線上的預充電後，及啟動感測放大器前，拉低對 應於參考位元線的偏壓信號（此處係對應於位元線BL2的偏 壓信號 Β2)。因此，位元線BL2上的電壓下降電壓變化值 △vbiasS Vblp以下，而位元線之間的電壓差則從Δν降至 AVL(此處AVl = AV-AVbias)。如上所述，在另一項實施方案 中，可在啟動字組線WL前及/或期間，拉低偏壓信號B2。 也需要選擇AVbias的幅度，使電壓差AVL不會降至感測放 大器的感測界限以下。 在現有的DRAM裝置中，通常感測放大器與預充電電路 係在一個以上的單元陣列中共用。在依據本發明進一步具 體實施例的裝置中，一偏壓電路140的實例也係在一個以 上的單元陣列110中共用。該等配置可包括將未讀取陣列 隔離的電路。圖11顯示依據本發明一項具體實施例之裝置 的方塊圖，其包括兩個單元陣列110L、110R及兩個隔離電 路150L、150R。圖12顯示單元陣列110L、11〇r之一示範性 實施方案的方塊圖，其適用於圖11所示之裝置中，單元1 至4分別包括FET Ml至M4中的各自一 FET，及單元電容器C1 至C4中的各自一單元電容器。 -12- 1287793

(9) 圖13顯示隔離電路150a的示意圖，其適用於圖丨丨所示之 裝置。隔離電路15以包括兩個Ν通遒FET η、12，每一 Fet 的源極汲極電路串聯連接至各自—個位元線孔丨、BL2，而 兩個FET的閘極則與一隔離信號〗連接。在其它實施方案 中，也可用P通道裝置取代圖13所示之隔離電路的N通遒装 置，（或除其之外也可使用p通道裝置），其極性及/或隔離 信號I值也都會相應地適當變化。

圖14顯示圖13所示之裝置的時序圖，在此情形中，從單 疋陣列110L的單元丨讀取高資料值。啟動了預充電控制信 號Ρ後，隔離電路150L的隔離信號IL即升至增強的電壓位 ^ VPP以選擇單元陣列110L，而隔離電路150R的隔離 I號IR·則降至Vss，以隔離單元陣列職。在另一實施方 衣中可在預充電前啟動隔離信號il、IR。感測單元中 儲存的電荷位準的過程如上所述。 在圖11所示之裝置的並令音# + 衣 八匕只她万案中，感測放大器120、 預充電電路U0和偏壓電路14G，可沿位元線BL1、犯以 何順序串聯連接。儘管圖u顯示單元陣列1胤和 與不同的字組線棋合’但在圖14所示的另—實施方案中 可改變時序以支援從陣列110L和膽中讀取相同字組 不同資料值。

需要施加向下偏壓於具有參者泰 f芩包位的位兀線而非施加 下偏壓於共享電荷的一位元線。 (在另一應用中，不是（ ‘、）施加向下偏壓於具有參考I γ 0 P - 亏电仏的位兀線，而是（還） 要她加向上偏壓於.共享電荷的 ]k 7C線。）依據本發明進 •13· 1287793

(10) 步具體實施例的方法，包括選擇要施加偏壓的位元線。 圖11顯示一裝置，其中兩個字組線與每一位元線揭合。 具體而言，字組線WL1和WL3與字組線BL1耦合，而字組 線WL2和WL4與位元線BL2耦合。在實際應用中，可擴展 該結構，使許多字組線可與每一位元線_合。在典型的 DRAM裝置中，如256或5 12個字組線可與每一位元線耦合。 (這些字組線也可與連接至其它單元陣列的其它位元線摘 合。） 對於與單元陣列110L和11 0R連接的兩個位元線bl 1和 BL2，每一字組線與一個位元線耦合，且只能與兩個位元 線之一搞合。因此，與單元陣列的位元線搞合的（也可能 是許多）字組線分成不重疊的兩組：與位元線BL 1 _合的字 組線及與位元線BL2轉合的字組線。 選擇字組線時，啟動對應的單元，則對應的位元線上出 現電荷共享。在依據本發明進一步具體實施例的裝置或方 法中，選擇字組線係用於識別要施加偏壓的位元線。在圖 11所示之裝置的實例中，若選擇字組線WL2或字組線WL4， 則施加向下偏壓於位元線BL 1 ;若選擇字組線WL 1或字組 線WL3，則施加向下偏壓於位元線BL2。 上述具體實施例可讓熟知技術人士利用或使用本發明。 可對這些具體實施例進行各種修改，且本文中提出的利用 記憶體裝置中之偏壓電路的基本原理也可用於其它具體實 施例。例如，本發明之具體實施例可具體實施為部分或整 體用作硬線路（hard-wired circuit)，或用作製造特殊應用之 -14-

1287793 (ii) 積體電路的電路配置。依據本發明之一項具體實施例的裝 置，也可製成技術中熟知的含有一或多個DRAM單元，而 非圖1所示的一電晶體單元：如三電晶體（3T)單元設計。

本文中說明的依據本發明一項具體實施例的裝置，也可 用於幾個不同DRAM的實施方案中，包括同步DRAM (synchronous DRAM ; SDRAM)、倍速資料傳輸率 DRAM (double data rate DRAM ; DDR DRAM)和 Rambus DRAM (RDRAM) 0 依 據本發明之具體實施例的方法，也可用於儲存非二元資料 值（即資料值代表兩級以上）的DRAM裝置中。本發明之原 理也可用於嵌入式DRAM產品中，如嵌入式圖形控制器 (embedded graphics controllers)。因此，本發明並不受限於上 述具體實施例，而是符合與本文以任意方式所揭露之原理 及新穎特點一致的最廣泛範轉。 圖式簡單說明 圖1係一電晶體DRAM單元的示意圖。

圖2係一裝置的方塊圖，其包括一單元陣列、一感測放 大器及一預充電電路。 圖3係一預充電電路的示意圖。 圖4係一感測放大器的示意圖。 圖5係一包含感測放大器的電路示意圖。 圖6係圖2所示之裝置的時序圖。 圖7係圖2所示之裝置的時序圖。 圖8係依據本發明一項具體實施例之裝置的方塊圖。 圖9係圖8所示之裝置的時序.圖。 -15-

1287793 圖10係圖8所示之裝置的時序圖。 圖11係依據本發明另一項具體實施例之裝置的方塊圖。 圖12係兩個單元陣列的方塊圖。 圖13係一隔離電路的示意圖。 圖14係圖11所示之裝置的時序圖。 圖式代表符號說明 110 單元陣列 110L，110R 單元陣列 120 感測放大器 120a 感測放大器 130 預充電電路 130a 預充電電路 140 偏壓電路 140a 偏壓電路 150a 隔離電路 150L，150R 隔離電路 B1，B2 偏壓信號 BC1，BC2 偏壓電容器 BL1，BL2 位元線 C 單元電容器 C1，C2 單元電容器 I 隔離信號 IL,IR 隔離信號 Ml, M2 場效電晶體

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P P1，P2，P3

C bl PC S1，S2，S3，S4，S5，S6

SA-P，SA-N WL1，WL2，WL3，WL4 aiiiu 預充電控制信號 場效電晶體 固有電容 預充電信號 場效電晶體 啟動信號 字組線

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Claims (1)

1287793 拾、申請專利範圍 1. 一種資料存取方法，該方法包括： 將一第一位元線和一第二位元線預充電； 允許一記憶體單元的電容與該預充電的第一位元線之 間的電荷共旱， 施加偏壓於該預充電的第二位元線；以及 於該允許電荷共享後，感測該第一位元線之一電位與 該施加偏壓的第二位元線之一電位的差異。 2. 如申請專利範圍第1項之方法，其中該施加偏壓步驟包 括改變該第二位元線的一電位。 3. 如申請專利範圍第1項之方法，其中該施加偏壓步驟包 括減少該第二位元線的一電位。 4. 如申請專利範圍第1項之方法，其中感測該第一位元線 之一電位與該第二位元線之一電位的差異的步驟包括放 大該電位差。 5. 如申請專利範圍第1項之方法，其中該允許電荷共享的 步驟包括對該記憶體單元的一電晶體之閘極施加一電 位。 6. 如申請專利範圍第1項之方法，其中該施加偏壓的步驟 包括對耦合至該第二位元線的一偏壓電容器施加一電 位。 7. —種資料存取方法，該方法包括： 選擇一字組線； 確定對應於該字組線的一偏壓信號；以及

1287793 感測與該字組線耦合的一位元線之一電位與一參考位 元線之一電位的差異， 其中一記憶體單元與該位元線之間的電荷共享為該選 擇一字組線的結果，以及 其中改變該參考位元線之該電位為該確定一偏壓信號 的結果。 8. 如申請專利範圍第7項之方法，其中該確定一偏壓信號 係在該選擇一字組線後發生。 9. 如申請專利範圍第7項之方法，其中該感測包括感測該 位元線之該電位與該參考位元線之該改變電位的一差 異。 10. 如申請專利範圍第7項之方法，其中減少該參考位元線 之該電位為該確定一偏壓信號的結果。 11. 一種資料存取方法，該方法包括： 將一第一位元線及一第二位元線預充電； 允許一記憶體單元之一電容與該預充電的第一位元線 之間的電荷共享； 施加偏壓於該預充電位元線中選定的一位元線；以及 於該允許電荷共享及施加該偏壓後，感測該第一位元 線之一電位與該第二位元線之一電位的一差異。 12. 如申請專利範圍第11項之方法，其中該施加偏壓的步驟 包括改變該選定位元線的一電位。 13. 如申請專利範圍第1 1項之方法，其中該施加偏壓的步驟 包括對韓合至該選定位元線的一偏壓電容器施加一電

1287793 位。 14. 一種儲存裝置，其包括： 一預充電電路，其設定組態並配置以預充電一位元線 及一參考位元線； 一記憶體單元，其設定組態並配置以與該位元線共享 電荷， 一偏壓電路，其設定組態並配置以改變該參考位元線 的一電位；以及 一感測放大器，其設定組態並配置以感測該位元線之 一電位與該參考位元線之一電位之間的一差異。 15. 如申請專利範圍第14項之儲存裝置，其中該記憶體單元 包括一場效電晶體及一電容器。 16. 如申請專利範圍第14項之儲存裝置，其中該記憶體單元 係與一字組線耦合，並進一步設定組態並配置為當該字 組線之一電位在一預定變化時，與該位元線共享電荷。 17. 如申請專利範圍第14項之儲存裝置，其中該偏壓電路係 設定組態並配置以減少該參考位元線的一電位。 18. 如申請專利範圍第14項之儲存裝置，其中該偏壓電路包 括耦合至該參考位元線的一偏壓電容器。 19. 如申請專利範圍第14項之儲存裝置，其中該偏壓電容器 包括具有一低臨界電壓的一金屬氧化物半導體場效電晶 體0 20.如申請專利範圍第19項之儲存裝置，其中該金屬氧化物

1287793 特。 21. 如申請專利範圍第14項之儲存裝置，其中該偏壓電容器 包括具有一低臨界電壓的一 n通道金屬氧化物半導體場 — 效電晶體。 ^ 22. 如申請專利範圍第2 1項之儲存裝置，其中該金屬氧化物 半導體場效電晶體之該臨界電壓的一幅度小於0.3伏 · 特。 、 23. 如申請專利範圍第14項之儲存裝置，進一步包括： φ 一第二記憶體單元，其組態設定及配置以與該位元線 共享電荷； 一第一隔離電路，其組態設定及配置以將該記憶體單 元與該感測放大器隔離；以及 一第二隔離電路，其組態設定及配置以將該第二記憶 體單元與該感測放大器隔離。 -4-