KR20040078664A - 반도체 메모리 장치의 리프레시 주기 증가 - Google Patents

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KR20040078664A
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Abstract

본 발명의 일실시예에 따른 방법에 있어서, 기준 비트라인은 바이어스되고 DRAM 셀의 리프레시 주기가 증가된다. 이러한 방법의 일례에 있어서, 상기 기준 비트라인을 바이어스하는 것은 소정의 바이어스 전압을 인가하는 것을 포함한다. 본 발명의 일실시예에 따른 메모리 장치에 있어서, 바이어스 회로는 비트라인에 연결되어 바이어스 신호를 수신하도록 구성되고 배열된 바이어스 캐패시터를 포함한다.

Description

반도체 메모리 장치의 리프레시 주기 증가{INCREASING A REFRESH PERIOD IN A SEMICONDUCTOR MEMORY DEVICE}
RAM(random-access memory)은 전자 계산 애플리케이션에 널리 이용되고 있다. 다수의 애플리케이션에 있어서, 높은 저장 밀도 및 낮은 비용의 특징이 있는 DRAM(dynamic random access memory) 장치가 선호되고 있다.
도1은 1-트랜지스터 DRAM 셀의 회로도를 도시하고 있다. 이 셀은 데이터값에 대응하는 전하를 저장하는 셀 캐패시터(C)를 포함한다. 셀 캐패시터(C)는 전계 효과 트랜지스터(field effect transistor: FET)(M1)를 통해서 비트라인(bitline: BL)에 연결되고, FET(M1)의 게이트는 워드라인(wordline: WL)에 연결된다.
셀이 판독되기 전에, 비트라인(BL)의 고유 캐패시턴스(inherent capacitance)(CBL)가 소정의 레벨로 프리차지(precharge)된다. 셀 캐패시터(C)에 저장된 데이터값을 복구하기 위하여, 워드라인(WL)을 하이(high)로 풀링(pulling)하여 FET(M1)를 활성화시킨다. 이러한 동작(action)은 셀 캐패시터(C)와 고유 캐패시턴스(CBL) 사이에 전하 공유(charge sharing)를 야기시킨다. 이러한 전하 공유로 인하여, 셀 캐패시터(C)에 저장된 전하에 따라 비트라인(BL) 상의 전압이 프리차지 레벨로부터 변화하게 된다. 감지 증폭기(sense amplifier)(도시되지 않음)가 비트라인(BL) 상의 전압 변화를 검출하고 증폭하여 대응하는 데이터값을 복구하고 출력한다.
도1에 도시된 바와 같은 DRAM 셀의 하나의 단점은, 시간이 경과함에 따라 셀 캐패시터(C)에 의해 저장된 전하의 레벨이 (예를 들면, 비이상적(nonideal) 유전체로 인한 누설(leakage) 때문에) 저하된다는 점이다. 감지 증폭기가 비트라인(BL) 상의 대응하는 전압 변화를 더이상 적절하게 검출할 수 없는 시점까지 전하 레벨이 저하되면, 저장된 데이터값은 손실된다. 따라서, 셀 캐패시터에 저장된 전하를 때때로 리프레시(refresh)할 필요가 있다.
DRAM 셀이 리프레시되고 있을 때, 저장된 데이터값은 액세스(access)될 수 없고, 새로운 데이터값이 저장될 수도 없다. 따라서, 리프레시 액티비티(activity)에 대한 필요성은 DRAM 장치를 포함하는 메모리 시스템의 성능에 제한을 가한다. 메모리 시스템 성능에 대한 이러한 리프레시 액티비티의 영향을 줄이기 위하여 리프레시 동작 사이의 주기("리프레시 주기(refresh period)")를 증가시키는 것이 바람직하다.
리프레시 주기를 증가시키면, 전력 소모도 또한 줄일 수 있다. DRAM 장치에 저장된 정보를 유지하기 위하여, 예를 들면, 전자 장치(electronic unit)는 그 장치가 사용되고 있지 않을 때에도 리프레시 동작을 수행한다. 셀룰러 전화기, PDA(personal digital assistant) 또는 노트북 컴퓨터와 같은 핸드헬드(handheld) 장치의 경우, DRAM 리프레시를 수행하는데 있어서 소모되는 전력이, 그 장치의 전체 대기 전력 소모량(standby power drain)의 상당 부분에 해당할 수 있다. 소정 시간 주기에 걸쳐서 수행되는 리프레시 동작 횟수를 줄임으로써, 리프레시 주기의 증가는 그 장치의 대기 전력 소모를 줄여서 이러한 장치가 단일 배터리 전하를 위한 대기 모드로 남아있을 수 있는 주기를 연장하는데 도움이 될 수 있다.
리프레시 동작 사이의 주기를 보다 길게 하기 위한 하나의 기술은, 셀 캐패시터(C)의 캐패시턴스를 증가시키는 것이다. 그러나, 이러한 기술은 셀 캐패시터(C)의 크기를 증가시킬 수 있으며, 이러한 증가로 인한 바람직하지 않은 영향은 저장 밀도의 감소 및/또는 회로 면적의 증가를 포함할 수 있다.
리프레시 동작 사이의 주기를 보다 길게 하기 위한 다른 기술은, 셀 캐패시터의 캐패시턴스에 대한 비트라인의 캐패시턴스 비율을 줄이는 것이다. 전하 공유시 비트라인 상의 전압 변화 크기를 증가시킴으로써, 이 기술은 셀 캐패시터 상의 전하가 검출가능한 상태로 남아있는 주기를 연장시킬 수 있다. 불행하게도, 이 기술 역시 셀 캐패시터의 크기를 증가시킬 수 있다. 셀 캐패시터의 크기를 증가시킴이 없이 DRAM 장치의 리프레시 동작 사이의 주기를 증가시키는 것이 바람직하다.
본 발명은 반도체 메모리 장치에 관한 것으로 특히, 반도체 메모리 장치의 데이터 저장에 관한 것이다.
본 발명의 다른 목적 및 양태는 첨부 도면을 참조로 한 다음의 실시예의 설명으로부터 명백해질 것이다.
도1은 1-트랜지스터 DRAM 셀의 개략도.
도2는 셀 어레이, 감지 증폭기 및 프리차지 회로를 포함하는 장치의 블록도.
도3은 프리차지 회로의 개략도.
도4는 감지 증폭기의 개략도.
도5는 감지 증폭기를 포함하는 회로의 개략도.
도6은 도2에 도시된 바와 같은 장치의 타이밍도.
도7은 도2에 도시된 바와 같은 장치의 타이밍도.
도8은 본 발명의 일실시예에 따른 장치의 블록도.
도9는 도8에 도시된 바와 같은 장치의 타이밍도.
도10은 도8에 도시된 바와 같은 장치의 타이밍도.
도11은 본 발명의 다른 실시예에 따른 장치의 블록도.
도12는 2개의 셀 어레이의 블록도.
도13은 분리 회로(isolation circuit)의 개략도.
도14는 도11에 도시된 바와 같은 장치의 타이밍도.
본 발명의 일실시예에 따른 방법에 있어서, 제1 비트라인 및 제2 비트라인을 프리차지한다. 셀 캐패시터와 프리차지된 제1 비트라인 사이에 전하 공유를 허용(permit)하고, 프리차지된 비트라인 중 선택된 하나의 비트라인을 바이어스(bias)한다. 예를 들면, 비트라인을 바이어스하는 것은 그 비트라인의 전위를 감소시키는 것을 포함할 수 있다. 또한, 비트라인을 바이어스하는 것은 그 선택된 비트라인에 연결된 바이어스 캐패시터에 전위를 인가하는 것을 포함할 수 있다. 전하 공유 및 바이어싱(biasing)에 후속하여, 제1 및 제2 메모리 셀의 비트라인의 전위 사이의 차를 감지하고, 여기서, 전위 사이의 차를 감지하는 것은 전위 사이의 차를 증폭하는 것을 포함할 수 있다.
도2는 셀 어레이(110), 감지 증폭기(120) 및 프리차지 회로(130)를 포함하는 DRAM 장치의 블록도를 도시한다. 셀 어레이(110)는 도1에 도시된 셀의 2가지 유형 즉, FET(M1)와 셀 캐패시터(C1)로 구성된 셀(1) 및 FET(M2)와 셀 캐패시터(C2)로 구성된 셀(2)을 포함한다. 하나의 구현예에서, 각각의 셀 캐패시터(C1, C2)는 2-단자 캐패시터(two-terminal capacitor) 또는 트렌치 캐패시터(trench capacitor)로서 제조될 수 있다. 도2에 도시된 바와 같은 장치의 다른 구현예에서, 비트라인(BL1, BL2)을 따르는 셀 어레이(110), 감지 증폭기(120) 및 프리차지 회로(130)의 직렬연결은 임의의 순서로 발생할 수 있다.
도2의 장치의 예시적인 애플리케이션에 있어서, FET(M1, M2)에 대향하는 셀 캐패시터(C1, C2)의 단부는 Vdd/2의 값을 갖는 전위에 연결된다. 이러한 경우, 셀캐패시터의 양단에 전압(Vdd)('하이(high)' 또는 '1'의 데이터에 대하여) 또는 전압(Vss)('로우(low)' 또는 '0'의 데이터에 대하여)을 저장함으로써 셀 내에 데이터값을 기록할 수 있다. 하나의 구현예에서, Vdd와 Vss 사이의 차는 3, 5 또는 9 볼트 이상 만큼 크거나볼트 또는 1 볼트 이하 만큼 작을 수 있다.
상기에 언급되어 있는 바와 같이, 비트라인의 고유 캐패시턴스는 판독하기 위한 셀의 선택 전에 프리차지된다. 도3은 도2에 도시된 바와 같은 장치에서 사용하기에 적절한 프리차지 회로(130a)의 개략도를 도시한다. 이 회로는 3개의 직렬연결된 N-채널 FET(P1-P3)를 포함하며, 이 직렬연결체의 한 접합부(junction)는 각각의 비트라인에 연결되고, 이 직렬연결체의 단부(end)는 Vblp의 전위를 갖는 프리차지 신호(precharging signal)(PC)에 연결된다. 예시적인 애플리케이션에서, Vblp는 Vdd/2의 값을 갖는다. FET(P1-P3)의 게이트는 함께 연결되어 액티브-로우(active-low) 프리차지 제어 신호(P)에 연결된다.
도3에 도시된 바와 같은 프리차지 회로는 등화기(equalizer)라고도 칭해질 수 있다. 본 발명이 속하는 기술분야에 알려져 있는 바와 같은 다른 타입의 프리차지 회로 역시 프리차지 회로(130)로서 대체될 수 있다.
전하 공유시, 대응하는 비트라인 상에 전압 변화(V)가 발생한다. 셀 캐패시터에 저장되는 전하는 매우 작기 때문에(셀 캐패시터(C)의 캐패시턴스가 100 펨토패럿(femtofarad)보다 작을 수 있기 때문에), 저장된 전압 레벨의 검출은 보통 V의 증폭을 필요로 한다. 도4는 도2에 도시된 바와 같은 장치에서 사용하기에 적절한감지 증폭기(120a)의 개략도를 도시한다. 감지 증폭기(120a)는 2개의 P-채널 FET(S1, S3)를 포함하며, 이 FET(S1, S3)의 직렬연결된 소스-드레인 회로는 비트라인(BL1, BL2)을 가로질러 연결되고, 이 FET(S1, S3)의 접합부는 액티브-하이(active-high) 인에이블(enable) 신호(SA-P)에 연결된다. 또한, 감지 증폭기(120a)는 2개의 N-채널 FET(S2, S4)를 포함하며, 이 FET(S2, S4)의 직렬연결된 소스-드레인 회로는 비트라인(BL1, BL2)을 가로질러 연결되고, 이 FET(S2, S4)의 접합부는 액티브-로우(active-low) 인에이블 신호(SA-N)에 연결된다. 각 비트라인에 연결된 FET 쌍의 게이트는 함께 연결되어 다른 비트라인에 연결된다.
도4에 도시된 바와 같은 감지 증폭기 회로는 비트라인(BL1, BL2)을 가로질러 대향하는 방향으로 연결된 2개의 CMOS 인버터로 간주될 수 있다. 이러한 회로는 래칭(latching) 감지 증폭기의 하나의 형태로도 볼 수 있다. 래칭 감지 증폭기 회로의 다른 형태 및 전류-미러(current-mirror) 감지 증폭기 회로와 같은 다양한 다른 타입의 감지 증폭기가 본 발명이 속하는 기술분야에 알려져 있으며, 감지 증폭기(120)로서 또한 대체될 수 있다.
감지 증폭기(120a)의 회로는 도5에 도시된 바와 같이 변경될 수도 있다. 이러한 변경은, Vdd에 소스-드레인 회로의 하나의 단자가 연결되고 FET(S1, S3)의 P-채널 소스-드레인 회로의 접합부에 다른 단자가 연결되며, 인에이블 신호(SA-P)에 게이트가 연결된 P-채널 FET(S5)를 포함한다. 또한, 이러한 변경은, Vss에 소스-드레인 회로의 하나의 단자가 연결되고 FET(S2, S4)의 N-채널 소스-드레인 회로의 접합부에 다른 단자가 연결되며, 인에이블 신호(SA-N)에 게이트가 연결된 N-채널FET(S6)를 포함한다.
도6은 어레이(110)의 셀(1)에 하이 데이터값이 저장되는 경우 도2에 도시된 바와 같은 장치의 예시적인 애플리케이션의 타이밍도를 도시한다. DRAM 장치의 대기 모드 동안, 프리차지 회로(130)의 제어 신호(P)는 하이 레벨을 가지며, 비트라인(BL1, BL2)의 고유 캐패시턴스는 전위(Vblp)로 프리차지된다. DRAM 장치의 활성 모드 동안, 프리차지 제어 신호(P)가 로우로 풀링됨으로써, 비트라인(BL1, BL2)이 부동(float)되게 된다. 그 다음, 워드라인(WL1)을 하이로 풀링하는 것에 의해 셀(1)이 선택되고, 그에 따라 트랜지스터(M1)가 활성화된다.
트랜지스터(M1)의 활성화시, 셀 캐패시터(C1)와 비트라인(BL1)의 (프리차지된) 고유 캐패시턴스 사이에 전하 공유가 발생한다. 이 예에서는 셀 캐패시터(C1)가 하이 데이터값을 저장하기 때문에, 전하 공유는 비트라인(BL1) 상의 전압을 기준 비트라인(BL2) 상의 전압(Vblp)에 비하여 V만큼 높인다. 인에이블 신호(SA-P 및 SA-N)를 하이 및 로우로 각각 풀링하는 것에 의해 감지 증폭기(120)가 활성화됨으로써, 감지 증폭기(120)로 하여금 비트라인(BL1, BL2) 상의 전압 레벨을 Vdd 및 Vss로 각각 증폭하게 한다.
도7은 어레이(110)의 셀(1)에 로우 데이터값이 저장되는 경우 도2에 도시된 바와 같은 장치의 예시적인 애플리케이션의 타이밍도를 도시한다. 이 예에서는 셀 캐패시터(C1)가 로우 데이터값을 저장하기 때문에, 전하 공유는 비트라인(BL1) 상의 전압을 기준 비트라인(BL2) 상의 전압(Vblp)에 비하여 V만큼 낮추는 결과를 가져온다. 활성화시, 감지 증폭기(120)는 비트라인(BL1, BL2) 상의 전압 레벨을 Vss및 Vdd로 각각 증폭한다.
셀 캐패시터 상의 전하 레벨이 저하함에 따라, 전하 공유시 비트라인 상에 생기는 전압 변화(V)는 감소한다. 전압 변화(V)가 감지 증폭기(120)의 감지 한계(sense margin) 아래로 떨어지면, 전하 레벨은 더이상 구별될 수 없고(즉, 더이상 감지 증폭기(120)에 의해 판독할 수 없고), 저장된 데이터값은 손실된다.
도1에 도시된 바와 같은 셀 캐패시터는 통상적으로, 하이 전하 레벨(즉, 하이 전압 또는 데이터값에 대응하는 전하 레벨)을 판독가능 레벨로 유지할 수 있는 것보다 긴 주기에 걸쳐서 로우 전하 레벨(즉, 로우 전압 또는 데이터값에 대응하는 전하 레벨)을 판독가능 레벨로 유지할 수 있다. 예를 들면, 셀 캐패시터는 로우 전하 레벨을 수초 동안 판독가능 레벨로 유지할 수 있고, 동일한 셀 캐패시터는 하이 전하 레벨을 단지 수백 밀리초(millisecond) 이하의 시간 - 대략 한 등급 단위 정도의 크기 차이 - 동안 판독가능 레벨로 유지할 수 있다.
저장된 정보를 추측적으로(a priori) 알게되는 것이 비실용적이며, DRAM 장치를 포함하는 메모리 시스템에서의 리프레시 동작은 보통 주기적으로 발생하도록 설계되고, 그 주기는 최악의 경우에 의해 결정된다. 따라서, 비록 로우 전하 레벨을 저장하는 셀이 보다 긴 주기 동안 판독가능한 상태로 남아있을 것으로 예상될 수 있더라도, DRAM 장치에서의 리프레시 동작 사이의 최대 시간은 하이 전하 레벨이 판독가능한 상태로 남아있을 것으로 예상될 수 있는 최소 주기보다 크지 않도록 하는 것이 통상적이다.
본 발명의 일실시예에 따른 방법에 있어서, 하이 전하 레벨에 대한 판독가능성 주기가 증가된다. 본 발명의 일실시예에 따른 장치에 있어서, 하이 전하 레벨에 대한 판독가능성 주기와 로우 전하 레벨에 대한 판독가능성 주기 사이의 차를 줄이도록 바이어스 회로가 구성된다.
도8은 본 발명의 일실시예에 따른 바이어스 회로(140a)를 포함하는 장치를 도시한다. 바이어스 회로(140a)는 하나의 단부가 비트라인(BL1)에 연결되고 다른 단부가 액티브-로우 바이어스 신호(B1)에 연결된 바이어스 캐패시터(BC1) 및 하나의 단부가 비트라인(BL2)에 연결되고 다른 단부가 액티브-로우 바이어스 신호(B2)에 연결된 바이어스 캐패시터(BC2)를 포함한다. 도8에 도시된 바와 같이, 바이어스 캐패시터(BC1, BC2)는 각각 소스와 드레인을 함께 단락(short)시킨 NMOS FET로서 제조될 수 있다. 다른 구현예에서, 바이어스 캐패시터(BC1, BC2)는 2-단자 캐패시터(예를 들면, 트렌치 캐패시터)로서 제조될 수 있다.
하나의 구현예에서, 바이어스 캐패시터(BC1, BC2)는 로우-VtNMOS FET로서 제조된다. 바이어스 캐패시터를 MOSFET로서 구현하는데 있어 실현될 수 있는 하나의 가능한 장점은, 바이어스 캐패시터가 비트라인에 부가하는 캐패시턴스의 양을 최소화한다는 것이다. 도8에 도시된 장치에 대한 다른 가능한 장점은, 예를 들면, 더해진 공정의 어려움 및 필요한 회로 재설계 정도에 의하여, 기존 공정으로의 통합의 용이성을 포함할 수 있다. 그러나, 이러한 장점은 본 발명의 실시에 대해 필수적이지는 않다.
도9는 비트라인(BL1) 상의 셀로부터 하이 데이터값이 판독되는 경우 도8에도시된 바와 같은 장치의 타이밍도를 도시한다. 비트라인 상의 프리차지가 등화(equalize)된 후 및 감지 증폭기가 인에이블(enable)되기 전, 기준 비트라인에 대응하는 바이어스 신호(여기서는, 비트라인(BL2)에 대응하는 바이어스 신호(B2))가 로우로 풀링된다. 그 결과, 비트라인(BL2) 상의 전압은 Vblp 아래로 VBIAS만큼 떨어지고, 비트라인 사이의 전압차는 V에서 VH(여기서, VH= V + VBIAS)로 증가된다. 비록 도9는 워드라인(WL)의 활성화후 바이어스 신호(B2)가 로우로 풀링되는 것을 도시하고 있지만, 다른 구현예에서는, 워드라인(WL)의 활성화 전 및/또는 동안 바이어스 신호(B2)가 로우로 풀링될 수도 있다.
도10은 비트라인(BL1) 상의 셀로부터 로우 데이터값이 판독되는 경우 도8에 도시된 바와 같은 장치의 타이밍도를 도시한다. 이 경우에도, 비트라인 상의 프리차지가 등화된 후 및 감지 증폭기가 인에이블되기 전, 기준 비트라인에 대응하는 바이어스 신호(여기서는, 비트라인(BL2)에 대응하는 바이어스 신호(B2))가 로우로 풀링된다. 그 결과, 비트라인(BL2) 상의 전압은 Vblp 아래로 전압 변화(VBIAS) 만큼 떨어지고, 비트라인 사이의 전압차는 V에서 VL(여기서, VL= V - VBIAS)로 감소된다. 상기에 언급한 바와 같이, 다른 구현예에서는, 워드라인(WL)의 활성화 전 및/또는 동안 바이어스 신호(B2)가 로우로 풀링될 수도 있다. 전압차(VL)가 감지 증폭기의 감지 한계 아래로 내려가지 않도록 VBIAS의 크기를 선택하는 것이 바람직할 수 있다.
기존의 DRAM 장치에 있어서, 일례로서 감지 증폭기 및 프리차지 회로와 같은회로들이 1개 이상의 셀 어레이 사이에 공유되는 것이 통상적이다. 본 발명의 다른 실시예에 따른 장치에 있어서, 일례로서 바이어스 회로(140)가 또한 1개 이상의 셀 어레이(110) 사이에 공유될 수 있다. 이러한 구성은 판독되지 않은 어레이 또는 어레이들을 분리하기 위한 회로를 포함할 수 있다. 도11은 2개의 셀 어레이(110L, 110R) 및 분리 회로(150L, 150R)를 포함하는 본 발명의 일실시예에 따른 장치의 블록도를 도시한다. 도12는 도11에 도시된 바와 같은 장치에서 사용하기에 적절한 셀 어레이(110L, 110R)의 구현예의 블록도를 도시하며, 각각의 셀(1-4)은 각각 하나의 FET(M1-M4)와 각각 하나의 셀 캐패시터(C1-C4)로 구성된다.
도13은 도11에 도시된 바와 같은 장치에서 사용하기에 적절한 분리 회로(150a)의 개략도를 도시한다. 분리 회로(150a)는 2개의 N-채널 FET(I1, I2)를 포함하며, 각각의 FET의 소스-드레인 회로는 각각의 비트라인(BL1, BL2)에 직렬연결되고, 2개의 FET의 게이트는 분리 신호(I)에 연결된다. 다른 구현예에서, 도13에 도시된 바와 같은 분리 회로의 N-채널 장치 대신에(또는 그에 추가하여) P-채널 장치가 이용될 수도 있으며, 분리 신호(I)의 극성(polarity) 및/또는 값에 있어 적절한 대응하는 변경이 수반될 수 있다.
도14는 셀 어레이(110L)의 셀(1)로부터 하이 데이터값이 판독되는 경우 도13에 도시된 바와 같은 장치의 타이밍도를 도시한다. 프리차지 제어 신호(P)의 활성화시, 분리 회로(150L)의 분리 신호(IL)는 셀 어레이(110L)를 선택하기 위하여 증가된 전압 레벨(Vpp)로 높아지고, 분리 회로(150R)의 분리 신호(IR)는 셀 어레이(110R)를 분리하기 위하여 Vss로 낮아진다. 다른 구현예에서, 분리 신호(IL, IR)는프리차지하기 전에 활성화될 수 있다. 셀에 저장된 전하 레벨을 감지하는 것은 상기에 설명되어 있는 바와 같이 진행한다.
도11에 도시된 바와 같은 장치의 다른 구현예에서, 비트라인(BL1, BL2)을 따르는 감지 증폭기(120), 프리차지 회로(130) 및 바이어스 회로(140)의 직렬연결은 임의의 순서로 발생할 수 있다. 비록 도11에는 셀 어레이(110L 및 110R)가 서로 다른 워드라인에 연결된 것으로 도시되어 있지만, 다른 구현예에서는 도14에 도시된 바와 같은 타이밍(timing)은 동일한 워드에 대하여 어레이(110L 및 110R)로부터 서로 다른 데이터값을 판독하는 것을 지원하도록 변화될 수 있다.
전하를 공유하는 비트라인을 바이어스 다운(bias down)하기 보다는 기준 전위를 제공하는 비트라인을 바이어스 다운하는 것이 바람직할 수 있다. (기준 전위를 제공하는 비트라인을 바이어스 다운하는 대신 또는 그에 추가하여, 다른 애플리케이션에서는 전하를 공유하는 비트라인을 바이어스 업(bias up)하는 것이 바람직할 수 있다.) 본 발명의 다른 실시예에 따른 방법은 바이어스될 비트라인을 선택하는 것을 포함한다.
도11은 2개의 워드라인이 각각의 비트라인에 연결된 장치를 도시한다. 특정하게는, 워드라인(WL1 및 WL3)은 비트라인(BL1)에 연결되고, 워드라인(WL2 및 WL4)은 비트라인(BL2)에 연결된다. 사실상, 이러한 구조는 다수의 워드라인이 각각의 비트라인에 연결되도록 확장될 수 있다. 통상적인 DRAM 장치에 있어서, 예를 들면, 256 또는 512 워드라인이 각각의 비트라인에 연결될 수 있다. (이들 워드라인은 또한 다른 셀 어레이에 연결된 다른 비트라인에도 연결될 수 있다.)
셀 어레이(110L 및 110R)에 연결된 2개의 비트라인(BL1 및 BL2)과 관련하여, 각각의 워드라인은 이들 2개의 비트라인 중 오직 1개의 비트라인에만 연결된다. 따라서, 셀 어레이의 비트라인에 연결된 (가능하게는 다수의) 워드라인은 2개의 비중첩 세트(nonoverlapping set) 즉, 비트라인(BL1)에 연결된 워드라인과 비트라인(BL2)에 연결된 워드라인으로 나뉜다.
워드라인이 선택되면, 대응하는 셀이 활성화되고, 대응하는 비트라인상에 전하 공유가 발생한다. 본 발명의 다른 실시예에 따른 장치 또는 방법에 있어서, 워드라인의 선택은 바이어스될 비트라인을 식별하는데 이용된다. 도11에 도시된 바와 같은 장치의 예에서, 워드라인(WL2) 또는 워드라인(WL4)이 선택된다면, 비트라인(BL1)이 바이어스 다운되고, 워드라인(WL1) 또는 워드라인(WL3)이 선택된다면, 비트라인(BL2)이 바이어스 다운된다.
설명된 실시예의 전술한 표현(presentation)은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 이용할 수 있도록 하기 위하여 제공된다. 이들 실시예에 대한 다양한 변경이 가능하고, 본원에 제시되어 있는 메모리 장치내에서 바이어스 회로를 이용하는 일반적인 원리는 다른 실시예에도 또한 적용될 수 있다. 예를 들면, 본 발명의 실시예는 하드-와이어드(hard-wired) 회로로서 혹은 주문형 집적회로로 제조된 회로 구성으로서 부분 또는 전체적으로 구현될 수 있다. 본 발명의 실시예에 따른 장치는 또한 도1에 도시된 1-트랜지스터 셀 이외에 본 발명이 속하는 기술분야에 알려져 있는 바와 같은 1개 이상의 DRAM 셀 설계 예를 들면, 3-트랜지스터(3T) 셀 설계를 포함하여 제조될 수 있다.
본원에서 설명한 바와 같은 본 발명의 실시예에 따른 장치는 동기식 DRAM(synchronous DRAM: SDRAM), 더블 데이터 레이트 DRAM(double data rate DRAM: DDR DRAM) 및 램버스 DRAM(Rambus DRAM: RDRAM)을 포함하여, 여러 서로 다른 DRAM 구현에 이용될 수 있다. 본 발명의 실시예에 따른 방법은 또한 비-이진(non-binary) 데이터값(즉, 2가지 이상의 레벨을 표시하는 데이터값)의 저장을 위하여 DRAM 장치에서 실시될 수 있다. 본 발명의 원리는 또한 내장형 그래픽 제어기와 같은 내장형 DRAM 제품에도 적용될 수 있다. 따라서, 이상에서 설명한 본 발명은 전술한 실시예에 한정되는 것이 아니고, 본원에 임의의 방식으로 개시되어 있는 원리 및 독창적인 특징을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (23)

  1. 제1 비트라인 및 제2 비트라인을 프리차지하는 단계;
    메모리 셀의 캐패시턴스와 상기 프리차지된 제1 비트라인 사이에 전하 공유를 허용(permit)하는 단계;
    상기 프리차지된 제2 비트라인을 바이어스하는 단계; 및
    상기 전하 공유 허용 단계에 후속하여, 상기 제1 비트라인의 전위와 상기 바이어스된 제2 비트라인의 전위 사이의 차를 감지하는 단계
    를 포함하는 데이터 액세스 방법.
  2. 제1항에 있어서,
    상기 바이어스 단계는 상기 제2 비트라인의 전위를 변경하는 단계를 포함하는
    데이터 액세스 방법.
  3. 제1항에 있어서,
    상기 바이어스 단계는 상기 제2 비트라인의 전위를 감소시키는 단계를 포함하는
    데이터 액세스 방법.
  4. 제1항에 있어서,
    상기 제1 비트라인의 전위와 상기 제2 비트라인의 전위 사이의 차를 감지하는 단계는 상기 차를 증폭하는 단계를 포함하는
    데이터 액세스 방법.
  5. 제1항에 있어서,
    상기 전하 공유 허용 단계는 상기 메모리 셀의 트랜지스터의 게이트에 전위를 인가하는 단계를 포함하는
    데이터 액세스 방법.
  6. 제1항에 있어서,
    상기 바이어스 단계는 상기 제2 비트라인에 연결된 바이어스 캐패시터에 전위를 인가하는 단계를 포함하는
    데이터 액세스 방법.
  7. 워드라인을 선택하는 단계;
    상기 워드라인에 대응하는 바이어스 신호를 표명(assert)하는 단계; 및
    상기 워드라인에 연결된 비트라인의 전위와 기준 비트라인의 전위 사이의 차를 감지하는 단계
    를 포함하고,
    여기서, 상기 워드라인 선택 단계의 결과로서 메모리 셀과 상기 비트라인 사이의 전하 공유가 발생하고,
    상기 기준 비트라인의 전위는 상기 바이어스 신호 표명 단계의 결과로서 변경되는
    데이터 액세스 방법.
  8. 제7항에 있어서,
    상기 바이어스 신호 표명 단계는 상기 워드라인 선택 단계에 후속하여 수행되는
    데이터 액세스 방법.
  9. 제7항에 있어서,
    상기 감지 단계는 상기 비트라인의 전위와 상기 기준 비트라인의 변경된 전위 사이의 차를 감지하는 단계를 포함하는
    데이터 액세스 방법.
  10. 제7항에 있어서,
    상기 기준 비트라인의 전위는 상기 바이어스 신호 표명 단계의 결과로서 감소되는
    데이터 액세스 방법.
  11. 제1 비트라인 및 제2 비트라인을 프리차지하는 단계;
    메모리 셀의 캐패시턴스와 상기 프리차지된 제1 비트라인 사이에 전하 공유를 허용하는 단계;
    상기 프리차지된 비트라인 중 선택된 하나의 비트라인을 바이어스하는 단계; 및
    상기 전하 공유 허용 단계 및 상기 바이어스 단계에 후속하여, 상기 제1 비트라인의 전위와 상기 제2 비트라인의 전위 사이의 차를 감지하는 단계
    를 포함하는 데이터 액세스 방법.
  12. 제11항에 있어서,
    상기 바이어스 단계는 상기 선택된 비트라인의 전위를 변경하는 단계를 포함하는
    데이터 액세스 방법.
  13. 제11항에 있어서,
    상기 바이어스 단계는 상기 선택된 비트라인에 연결된 바이어스 캐패시터에 전위를 인가하는 단계를 포함하는
    데이터 액세스 방법.
  14. 비트라인 및 기준 비트라인을 프리차지하도록 구성되고 배열된 프리차지 회로;
    상기 비트라인과 전하를 공유하도록 구성되고 배열된 메모리 셀;
    상기 기준 비트라인의 전위를 변경하도록 구성되고 배열된 바이어스 회로; 및
    상기 비트라인의 전위와 상기 기준 비트라인의 전위 사이의 차를 감지하도록 구성되고 배열된 감지 증폭기
    를 포함하는 기억 장치.
  15. 제14항에 있어서,
    상기 메모리 셀은 전계 효과 트랜지스터 및 캐패시터를 포함하는
    기억 장치.
  16. 제14항에 있어서,
    상기 메모리 셀은 워드라인에 연결되고, 상기 워드라인의 전위의 소정의 변경에 따라 상기 비트라인과 전하를 공유하도록 더 구성되고 배열된
    기억 장치.
  17. 제14항에 있어서,
    상기 바이어스 회로는 상기 기준 비트라인의 전위를 감소시키도록 구성되고 배열된
    기억 장치.
  18. 제14항에 있어서,
    상기 바이어스 회로는 상기 기준 비트라인에 연결된 바이어스 캐패시터를 포함하는
    기억 장치.
  19. 제14항에 있어서,
    상기 바이어스 캐패시터는 낮은 문턱전압을 갖는 MOSFET(metal-oxide-semiconductor field-effect transistor)를 포함하는
    기억 장치.
  20. 제19항에 있어서,
    상기 MOSFET의 상기 문턱전압의 크기는 300 mV 보다 작은
    기억 장치.
  21. 제14항에 있어서,
    상기 바이어스 캐패시터는 낮은 문턱전압을 갖는 n-채널 MOSFET를 포함하는
    기억 장치.
  22. 제21항에 있어서,
    상기 MOSFET의 상기 문턱전압의 크기는 300 mV 보다 작은
    기억 장치.
  23. 제14항에 있어서,
    비트라인과 전하를 공유하도록 구성되고 배열된 제2 메모리 셀;
    상기 감지 증폭기로부터 상기 메모리 셀을 분리하도록 구성되고 배열된 제1 분리 회로; 및
    상기 감지 증폭기로부터 상기 제2 메모리 셀을 분리하도록 구성되고 배열된 제2 분리 회로
    를 더 포함하는 기억 장치.
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