KR20060052884A - 게인 셀 디램 장치에서 읽기 비트라인 클램핑을 위한 방법및 장치 - Google Patents

게인 셀 디램 장치에서 읽기 비트라인 클램핑을 위한 방법및 장치 Download PDF

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Abstract

동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM) 저장 장치는, 게인 셀(gain cell) 구성 내에 배열된 복수의 트랜지스터를 가지는 저장 셀(storage cell)을 포함하고, 상기 게인 셀은 읽기 비트라인(read bitline)과 쓰기 비트라인(write bitline)에 연결된다. 더미 셀(dummy cell)은 읽기 비트라인을 위한 클램핑 장치(clamping device)로서 배치되고, 상기 더미 셀은 상기 저장 셀의 읽기 동작 동안 읽기 비트라인 전압 스윙(swing)을 방해한다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM) 저장 장치, 게인 셀 디램 장치(gain cell DRAM device), 읽기 비트라인 클램핑(read bitline clamping), 더미 셀(dummy cell)

Description

게인 셀 디램 장치에서 읽기 비트라인 클램핑을 위한 방법 및 장치 {METHOD AND APPARATUS FOR READ BITLINE CLAMPING FOR GAIN CELL DRAM DEVICES}
본 발명은 일반적으로 반도체 메모리 장치에 관한 것이고, 더 구체적으로는 3-트랜지스터 게인 셀 디램 장치(three-transistor(3T) gain cell DRAM device)에서 읽기 비트라인 클램핑(read bitline clamping)을 위한 방법 및 장치에 관한 것이다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM) 장치는 보통 액세스 트랜지스터(access transistor)와 저장 커패시터(storage capacitor)를 포함하는 1-트랜지스터 메모리 셀(one-transistor memory cell) 배치를 사용한다. 정보는 논리 수준 0 또는 1을 나타내는 전기적 전하(electrical charge)의 형태로 저장 커패시터에 저장된다. 이러한 정보는, 워드라인(wordline)을 거쳐 액세스 트랜지스터에 결합된 워드라인을 활성화시킴으로써, 셀로부터 읽어들이거나 셀에 쓰여질 수 있다. 읽기 동작 동안, 저장 커패시터에 저장된 전기적 전하는 비트라인으로 전송되고 센스 증폭기 회로(sense amplifier circuitry)에 의하여 감지된다. 쓰기 동작 동안, 전기적 전하는 비트라인(bitline) 단위로 저장 커패시터에 더해지거나 제거된다.
저장 밀도(storage density)는 메모리 세대의 변화에 따라 증가하기 때문에, 1-트랜지스터 메모리 셀의 요구되는 표면 면적도 세대에 따라 감소되어야만 한다. 이는 (특히 성능에 있어서) 근본적인 기술적 및 물리적 문제를 일으키는데, 이는 장치 누설(device leakage)에 기인하여 1-트랜지스터 메모리 셀의 액세스 트랜지스터의 역치 전압(threshold voltage)이 감소되지 않기 때문이다. 그러나, 장치 신뢰도를 보장하기 위하여 동작 전압(operation voltage)이 감소되어야 한다.
이러한 문제는, 소위 "게인(gain)" 셀이 저장 셀로서 사용되는 대체적인 디램 셀 배치(arrangement)에 의한 접근방식에서 회피된다. 1-트랜지스터/저장 커패시터 셀과 마찬가지로, 데이터는 역시 전기적 전하의 형태로 게인 셀에 저장된다. 그러나, 게인 셀 내의 전기적 전하는 직접적으로 비트라인에 결합되지 않고, 게인 트랜지스터(gain transistor)의 게이트 전극(gate electrode)(그것에 의하여 트랜지스터의 도전율을 제어함)에 저장되는데, 이를 위한 전기적 전하는 아주 적은 양으로도 충분하다. 게인 셀은 신호 저장을 위해 전기적 전하를 요구하지 않기 때문에, 셀의 용량은 상당히 감소될 수 있다. 이 결과 큰 저장 용량을 가진 통상의 1-트랜지스터 메모리 셀과 비교하여 상대적으로 작은 시간 상수(time constant)를 얻게 된다. 또한, 저장 노드 전압(storage node voltage)이 게인 트랜지스터의 역치 전압보다 높다면, 장치는 켜지고(turned on), 나아가 성능이 개선된다.
도 1에서 도시한 것과 같이 3-트랜지스터(3T) 구성을 가진 게인 셀(100)에서는, 제1 트랜지스터(114)(즉, 게인 트랜지스터)의 제1 게이트 전극에 전기적 전하가 저장된다. 거기에서의 전기적 전하에 대한 기록 혹은 저장은 제2 트랜지스터 (116)(즉, 쓰기 액세스 트랜지스터(write access transistor))의 도움을 통해 일어난다. 특히, 게인 트랜지스터(114)의 게이트 전극 N은 쓰기 액세스 트랜지스터(116)의 소스(source)/드레인(drain) 영역 중 하나에 연결되며, 액세스 트랜지스터(116)의 소스/드레인 영역 중 다른 하나는 쓰기 비트라인(write bitline) WBL에 연결된다. 게인 셀(100)에의 쓰기 동작 동안, 쓰기 액세스 트랜지스터(116)의 게이트 전극은 쓰기 워드라인(write wordline) WWL 상의 적절한 신호를 이용해 활성화된다. 이는 게인 트랜지스터(114)의 게이트 전극 N이 트랜지스터(116)를 통하여 쓰기 비트라인 WBL에 결합되도록 한다. 노드 N에 저장된 전기적 전하의 양(그리고 이에 따라 게인 트랜지스터 게이트 전극에 저장된 데이터 비트 정보)은 쓰기 워드라인이 활성화되었을 때 쓰기 비트라인 상에 나타난 전압에 의하여 결정된다. 게인 트랜지스터(114)의 게이트 커패시터는 저장 노드 N에 충분한 전기적 전하를 간직한다. 통상의 1-트랜지스터 디램에서와 유사하게, 전하가 완전히 손실되기 전에 노드 N에 전압을 되쓰기(rewrite)(유지하기) 위하여 저장 노드 N은 주기적으로 리프레쉬(refresh)되어야 한다.
3T 게인 셀 내 저장된 정보 읽기는 제3 트랜지스터(112)(즉, 읽기 액세스 트랜지스터(read access transistor))의 도움을 통해 일어난다. 게인 트랜지스터(114)의 소스/드레인 영역 중 하나가 읽기 액세스 트랜지스터(112)의 소스/드레인 영역 중 하나와 연결되며, 게인 트랜지스터(114)의 소스/드레인 영역 중 다른 하나는 셀 트랜지스터의 유형(PFET 또는 NFET)에 따라 VDD나 접지(ground)에 연결된다. 또한, 읽기 액세스 트랜지스터의 소스/드레인 영역 중 다른 하나는 읽기 비트라인(read bitline) RBL에 연결된다. 읽기 비트라인 RBL은 다시 셀 트랜지스터의 유형(PFET 또는 NFET)에 따라 VDD나 접지로 미리 충전된다. 예를 들면, 도 1에서 도시된 바와 같이, NFET 트랜지스터를 가진 3T 게인 셀에서, 읽기 비트라인은 VDD로 미리 충전되고, 게인 트랜지스터의 소스/드레인 영역 중 다른 하나는 접지로 연결된다. 읽기 동작 동안, 읽기 액세스 트랜지스터(112)의 게이트 전극은 읽기 워드라인 RWL을 통하여 활성화된다. 이는 게인 트랜지스터(114)의 드레인을 트랜지스터(112)를 통하여 읽기 비트라인 RBL에 연결되도록 한다. 따라서 읽기 비트라인은, 읽기 트랜지스터(112)와 접지된 게인 트랜지스터(114)의 직렬 연결을 통한 컨덕턴스(conductance)에 의하여 결정된다.
또한, 도 1은 읽기 비트라인 RBL을 전압 VDD로 동적으로 미리 충전하는 프리차지 장치(precharge device)로서 설정된 PFET 풀업(pull-up) 트랜지스터(118)를 도시하고 있다. 따라서, 저장 노드 N이 그곳에 "1" 데이터 비트를 유지하면, 두 트랜지스터(112, 114)가 모두 도전되기(conductive) 때문에 읽기 비트라인 RBL은 VDD로부터 방전된다. 반면에, 저장 노드 N이 그곳에 "0" 데이터 비트를 유지하면, 게인 트랜지스터(114)가 비도전되기(non-conductive) 때문에 읽기 비트라인 RBL은 미리 충전된 전압에서 방전되지 않는다. RBL 전압 스윙(swing)(즉, "1" 데이터 읽기)의 존재는 적절한 센스 증폭기 회로(도시되지 않음)에 의하여 검출되는데, 이는 공지되어 있으므로 여기서 더 상세히 기술하지 않는다. 셀 데이터의 읽기 동작이 완료된 후, 읽기 비트라인 전압을 VDD로 복구하기 위하여 RBL 프리차지 장치(118)가 켜진다(즉, 프리차지 라인 PRE의 신호가 낮아진다).
전술한 셀 구성과 관련된 한 가지 문제점이 "1"을 저장한 셀(셀 내에 NFET 트랜지스터를 사용함)의 읽기 동작 동안에 나타난다. 이러한 경우에 있어서, "1"을 저장한 결과로 활성화된 게인 트랜지스터의 게이트와 결합된 읽기 워드라인의 활성화는, 읽기 비트라인이 접지로 방전되도록 만든다. 원하는 빠른 액세스 속도를 제공하기 위하여, 빠른 RBL 스윙이 "1" 데이터를 감지하는데 필요하다("0"을 읽는 때에는 게인 트랜지스터가 전기전도성이 없기 때문에 비트라인 스윙이 일어나지 않음). 그러나, 읽기 비트라인 스윙이 너무 빠르면, 읽기 비트라인의 전압이 접지가 되고, 따라서 그 결과 읽기 비트라인 전압을 VDD로 되돌리는데 더 긴 복구 시간이 걸리게 된다. 전술한 바와 같이, 도 1의 회로는 빠른 RBL 스윙의 결과로서 "1" 데이터를 읽는데 빠른 액세스 속도를 제공한다.
전형적으로 알려진 해결방법은, 읽기 비트라인의 스윙을 제한하기 위하여 읽기 비트라인 클램프 장치(read bitline clamp device)를 포함하는 것이다. 이 클램프 장치가 없다면, 읽기 비트라인 RBL 상의 전압은 (최악의 경우) 접지가 된다. 이러한 상황은 RBL 전압을 VDD로 되돌리는데 더 긴 복구 시간을 낳는다. 클램프 장치가 동적으로 제어되는 프리차지 장치로 대체되어 구현되면, 읽기 비트라인 스윙이 더 느려지는 대가를 치루지만, 복구 시간이 개선된다. 이는 읽기 액세스 트랜지스터가 읽기 비트라인 RBL을 접지로 구동할 필요가 있다는 사실에 기인한다. 그 러나, 전류의 일부는 클램프 장치가 VDD로 결합되도록 하는 데에도 사용된다. 또한, 클램프 장치는 각각의 열(column)에 배치되어야 하는데, 이는 실리콘 면적(silicon area)을 증가시킨다. 또한, 별도의 클램핑 장치의 통상적인 사용은 어떠한 메모리 셀 트랜지스터 내의 변동과 전압 파라미터를 "추적(tracking)"하는 것을 허용하지 않는다. 따라서, 빠른 읽기 비트라인 전압과 개선된 복구 시간을 모두 가지는 한편, 장치 프로세스에 대한 추적을 허용하고, 장치의 실제 면적을 희생하지 않는 게인 트랜지스터 디램 셀 구성을 확보하는 것이 바람직하다.
<요약>
전술한 공지기술의 결점은 동적 랜덤 액세스 메모리(DRAM) 저장 장치에 의해 극복되거나 완화될 수 있다. 한 예시적인 실시예에 따르면, 저장 셀은 게인 셀 구성 내에 배치된 복수의 트랜지스터를 포함하며, 상기 게인 셀은 읽기 비트라인과 쓰기 비트라인에 결합된다. 더미 셀(dummy cell)이 읽기 비트라인을 위한 클램핑 장치로서 배치되며, 여기서 더미 셀은 저장 셀의 읽기 동작 동안 읽기 비트라인 전압 스윙을 방해한다.
다른 일면에 따르면, 그것과 관련된 복수의 저장 셀을 가진 게인 액세스 디램 장치의 읽기 비트라인의 클램핑 방법이 읽기 비트라인을 위한 클램핑 장치로서 더미 셀을 배치하는 단계를 포함하고, 여기서 더미 셀은 복수의 저장 셀 중 하나의 읽기 동작 동안 읽기 비트라인 스윙을 방해한다.
유사한 소자가 몇몇 도면에서 유사하게 참조되고 있는 예시적인 도면을 참조한다.
도 1은 디램 장치(DRAM device)를 위한 기존의 3-트랜지스터(3T) 게인 셀(gain cell)의 개략도(schematic diagram).
도 2는 본 발명의 한 실시예에 따라 읽기 비트라인 클램핑 장치(read bitline clamping device)로서 구성된 더미 셀(dummy cell)을 가지는 3T 게인 셀의 개략도.
도 3은 도 2의 더미 셀 구성에 대한 대체적인 실시예의 개략도.
도 4는 도 2 및 도 3의 더미 셀 구성의 또 다른 대체적인 실시예의 개략도.
도 5는 본 발명의 또 다른 한 실시예에 따라, 읽기 비트라인 클램핑 장치로서 구성된, 동적으로 제어되는 더미 셀을 가진 3T 게인 셀의 개략도.
3-트랜지스터(3T) 게인 셀 디램 장치 - 더미 게인 셀이 각 열의 비트라인 클램프 장치로서 구성됨 - 의 읽기 비트라인 클램핑을 위한 방법 및 장치를 본 명세서에 개시한다. 읽기 비트라인 전압이 읽기 동작 동안 더미 게인 셀의 읽기 액세스 트랜지스터의 역치(threshold) 아래로 떨어지면, 읽기 액세스 트랜지스터가 켜져 VDD로부터의 도전성 경로를 제공함으로써 읽기 비트라인 스윙을 제한한다. 이는 후속하는 읽기 사이클을 위한 빠른 복구(fast recovery)를 제공한다. 또한, 더미 읽기 워드라인과 더미 쓰기 워드라인을 동적으로 제어함으로써, 읽기와 쓰기 모드 모두에서 저장 트랜지스터의 시간 상수가 추적될 수 있을 것이다.
본 발명의 한 실시예에 따르면, 도 2는 읽기 비트라인 클램핑 장치로서 구성된 더미 셀(200)을 가진 3T 게인 셀(100)의 개략도이다. 실질적인 구현에 있어서, 각각의 더미 셀(200)은 게인 셀 어레이(array)의 각 열과 관련된다. 각각의 열에는 배치된 복수의 게인 셀(100)이 있을 수 있으며, 따라서 도 2는 단지 예시적인 의미에서 해석되어야만 한다는 점 또한 인식될 것이다. 메모리 소자의 각 게인 셀(100)의 경우에서와 같이, 더미 셀(200) 역시 읽기 액세스 트랜지스터(212), 게인 트랜지스터(214) 및 쓰기 액세스 트랜지스터(216)를 가진 3T 셀이다. 또한, 더미 셀(200)이 이미 어레이 내에 집적되어 있기 때문에, 이러한 목적을 위해 사용되는 실리콘 면적은 통상적인 클램핑 방법에 대하여 비교할 때 무시할 수 있는 정도이다. 이러한 집적은, 또한 예컨대 메모리 셀의 역치 전압과 같은 특정한 프로세스 편차(process deviation)를 추적함으로써 더 큰 이점을 제공할 수 있다.
메모리 저장 소자에 사용된 다른 게인 셀(100)과 달리, 도 2의 실시예에 따르면, 읽기 액세스 트랜지스터(212)의 게이트(gate)와 게인 트랜지스터(214)의 소스(source)가 공칭 논리 전력 공급 전압(nominal logic power supply voltage) VDD에 결합된다. 쓰기 트랜지스터(216)의 드레인(drain)도 VDD에 결합되며, 그것의 게이트는 워드라인-승압(wordline-boosted) 전압(VPP)에 결합된다. 도전성 상태를 유지하기 위하여, 워드라인-승압 전압 VPP는 VDD보다 적어도 트랜지스터(216)의 역치 전압만큼 높다. VPP 전압은 쓰기 워드라인(WWL)의 높은 상태(high state) 전압과 같은 것이 이상적인데, 이는 쓰기 액세스 트랜지스터(116)의 역치 효과(threshold effect)의 추적을 가능하게 한다. 더 구체적으로, VPP가 VDD보다 쓰기 액세스 트랜지스터(116)의 역치 전압 이상 작으면, 노드 전압은, 쓰기 모드에서의 쓰기 비트라인 전압 VDD에 상관없이 메모리 셀 쓰기 트랜지스터(116)의 역치 효과에 의하여 제한될 것이다. 트랜지스터(216)의 게이트에 VPP 전압을 결합하여 사용함으로써, 더미 장치(210)의 저장 노드 N으로의 최대 쓰기 전압은, 쓰기 모드 내 실제 메모리 셀(100)의 저장 노드 N을 흉내낸다(simulate).
동작 중에, 읽기 비트라인 RBL은 대기 상태에서 VDD로 미리 충전된다. 통상의 게인 셀의 경우에서와 같이, 읽기 메모리 동작 액세스 동안, RWL의 신호는 상승한다. 셀(100)의 데이터가 "1" 비트이면, 도전성 트랜지스터(112, 114)는, 센스 증폭기 회로(sense amplifier circuitry)에 의한 읽기를 위해 RBL 상의 전압을 끌어 내리기(pull down) 시작할 것이다. 그러나, RBL 전압이 VDD로부터 더미 게인 셀의 읽기 액세스 트랜지스터(212)의 역치 전압(VTH)과 같은 양만큼 떨어지면, 읽기 액세스 트랜지스터(212)는 도전될 것이다. 이것은 VDD 전류가 트랜지스터(212)와 트랜지스터(214)의 직렬 연결을 통하여 읽기 비트라인 RBL로 공급되도록 한다. 그 결과, RBL 전압이 VDD - VTH 수준으로 떨어지면 RBL 스윙이 감소된다. 즉, VTH만큼 떨어지면, RBL의 방전률이 훨씬 낮아진다. 도 2의 타이밍 다이어그램(timing diagram) 부분은 클램핑 효과를 설명하고 있다. 도시한 바와 같이, 전압 강하의 전체 양이 감소되며, 이는 RBL 복구 시간이 상당히 더 빨라지게 한다. 동일한 이유로, 클램핑 효과가 RBL이 VTH만큼 떨어질 때까지 나타나지 않기 때문에, 빠른 액세스 시간이 여전히 유지되며, 따라서 신호가 RBL 상에서 나타나고 센스 증폭기 회로에 의하여 감지되도록 한다.
더미 셀(200)이 실제 저장 셀(100)과 같은 구조를 가지기 때문에, 저장 셀 트랜지스터(즉, 읽기 액세스 트랜지스터(112), 게인 트랜지스터(114), 쓰기 액세스 트랜지스터(116))의 특성은 더미 셀 트랜지스터(212, 214, 216)에 의해 흉내내어 질 수 있다. 이는 읽기 비트라인 스윙의 프로세스, 전압 및 온도 변화에 대한 의존성을 최소화한다. 예를 들면, 게인 트랜지스터(114)의 역치 전압(Vt)이 통상 범위에 비하여 상대적으로 낮으면, 읽기 비트라인 RBL은 더 강하게 낮은 쪽으로 구동되는 경향이 있을 것이다. 유리하게, 트랜지스터(214)의 Vt도 상대적으로 낮을 것이고, 따라서 보상하기 위해 RBL을 높이 유지하려는 경향이 더 강할 것이다. 또한, 쓰기 트랜지스터(116)의 Vt에 상대적인 데이터 "1"의 저장 노드 전압은 트랜지스터(216)에 의하여 흉내내어 지는데, 그 트랜지스터의 게이트 단자는 전술한 바와 같이 VPP나 WWL 높은 전압에 결합된다.
읽기 비트라인 클램핑 장치로서의 더미 셀의 사용은 다양한 대체적인 구성으로 구현될 수 있다. 예를 들면, 도 3에서, 더미 게인 셀(300)은 노드 연결(213)만 추가하여 도 2의 실시예와 유사한 방식으로 구성된다. VDD를 읽기 액세스 트랜지스터(212)에 직접적으로 연결함으로써, (리소그래피(lithography) 목적을 위하여 통상의 어레이 구조를 유지하기 위해 더미 셀(200) 내에 유지되기는 하지만) 트랜지스터(214, 216)는 결과적으로 단락된다(shorted out). 이 구성의 장점은 RBL로 공급되는 클램핑 전류가 증가될 수 있다는 것이다. 반면에, 트랜지스터(214, 216)의 기능을 결과적으로 제거함으로써, 어레이 셀 내에서 대응하는 트랜지스터의 프로세스 변화는 클램핑 장치에 의하여 추적되지 않는다. 도 4에서 도시한 바와 같이, 메모리 셀(100)의 트랜지스터(112)와 같은 구성으로 트랜지스터(212)의 구조를 유지하면서, 트랜지스터(214, 216)는 더미 게인 셀(400)로부터 모두 제거될 수 있음도 알 수 있다.
마지막으로, 도 5는 클램핑 장치로서 구성된 더미 게인 셀(500)의 또 다른 한 실시예를 도시하고 있다. 이 실시예는, 셀 트랜지스터 연결을 위해 VDD와 VPP를 사용하는 대신에 더미 읽기 워드라인(dummy read wordline, DRWL)과 더미 쓰기 워드라인(dummy write wordline, DWWL)이 제공된다는 점을 제외하면 도 2의 실시예와 유사하다. 게인 트랜지스터(214)의 소스가 여전히 VDD와 연결되어 있지만, DRWL과 DWWL 모두 동적으로 제어된다. 이는 쓰기 모드에서 저장 노드 N에 전압을 쓰기 위한 시간 상수의 시뮬레이션을 가능하게 한다. 특히, 시동(power-on) 상태 동안, 실제 메모리 셀(100)의 쓰기 동작과 유사하게, 더미 게인 셀(500)은 DWWL과 WBL으로 적절한 제어 신호를 적용하여 "높게" 쓰여진다. 이와 달리, DWWL은 더미 게인 셀(500)의 저장 노드에 전압을 저장하기 위하여 주기적으로 활성화 될 수 있다. 활성화 주기는 저장 셀(100)의 재생 주기와 일치할 수 있을 것이다.
읽기 모드 동안, RWL과 DRWL은 모두 (도 5의 타이밍 다이어그램 부분에 도시되었듯이) 동시에 켜진다. 더미 저장 노드 DN이 높은 전압을 유지한다고 가정하면, RBL은 읽기 워드라인 고전압(read wordline high voltage, VRWL) 전압 - VTH에서 고정될 것이다. 이는 모든 VRWL 전압과 시간 변화의 추가적인 추적을 가능하게 한다. 그러나, 이러한 동적인 효과는 도 2의 실시예에서 시뮬레이션 될 수 없다. 선택적으로, DRWL 고전압은 전압 클램프 수준을 최적화하기 위하여 RWL 고전압과 다를 수 있을 것이다. 실제 메모리 셀의 경우에서와 같이, 더미 셀(500)은, 더미 노드 DN에 저장된 "1" 비트 전압의 추적을 가능하게 하기 위하여 주기적으로 리프레쉬 될 것이다.
본 발명이 바람직한 실시예 또는 실시예들을 참조하여 기술되었지만, 당업자라면 본 발명의 범주를 벗어나지 않으면서 다양한 변화와 구성요소의 대체가 가능함을 인식할 것이다. 또한, 본 발명의 본질적인 범주를 벗어나지 않으면서 본 발명의 개시 내용에 특정한 상황이나 물질을 적용시키는 다양한 변경이 가능할 것이다. 따라서, 이 발명을 실시하는데 있어서 최선의 방식으로 여겨져 개시된 상기 특정 실시예로 본 발명을 한정하려는 것이 아니라, 본 발명에 첨부된 청구항의 범주 내의 모든 실시예들을 포함하고자 한다.

Claims (18)

  1. 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM) 저장 장치(storage device)로서,
    게인 셀(gain cell) 구성 내에 배열된 복수의 트랜지스터를 가지는 저장 셀(storage cell) - 상기 (게인) 저장 셀은 읽기 비트라인(read bitline)과 쓰기 비트라인(write bitline)에 연결됨 -; 및
    더미 셀(dummy cell) - 상기 더미 셀은 상기 읽기 비트라인을 위한 클램핑 장치(clamping device)로서 배치되고, 상기 더미 셀은 상기 저장 셀의 읽기 동작 동안 읽기 비트라인 전압 스윙(swing)을 방해함(oppose) - 을 포함하는 저장 장치.
  2. 제1항에 있어서,
    상기 더미 셀은 그것의 배치 내에, 상기 저장 셀의 상기 복수의 트랜지스터에 대응하는 적어도 하나의 트랜지스터를 더 포함하는 저장 장치.
  3. 제1항에 있어서,
    상기 저장 셀과 상기 더미 셀은 또한, 3-트랜지스터(3T) 배열 형태로 배치되는 저장 장치.
  4. 제1항에 있어서,
    상기 비트라인 상의 전압이, 처음 미리 충전된 전압으로부터, 상기 더미 셀의 쓰기 액세스 트랜지스터(write access transistor)의 역치 전압과 적어도 동일한 양만큼 떨어질 때, 상기 더미 셀의 게인 트랜지스터(gain transistor)가 상기 읽기 비트라인에 전류를 공급하도록 배치되는 저장 장치.
  5. 제1항에 있어서,
    상기 더미 셀은, 게이트 단자가 공칭 논리 공급 전압 VDD에 연결되고, 소스와 드레인 단자 중 하나가 VDD에 연결되고, 그리고 상기 소스와 드레인 단자 중 다른 하나가 상기 읽기 비트라인에 연결되는 쓰기 액세스 트랜지스터를 더 포함하는 저장 장치.
  6. 제1항에 있어서,
    상기 저장 셀이 읽기 워드라인(read wordline)과 쓰기 워드라인(write wordline)에 연결되고;
    상기 더미 셀이 더미 읽기 워드라인(dummy read wordline)과 더미 쓰기 워드라인(dummy write wordline)에 연결되는 저장 장치.
  7. 제6항에 있어서,
    상기 저장 셀의 읽기 동작 동안, 상기 더미 읽기 워드라인이 상기 읽기 워드 라인과 동시에 활성화되는(activated) 저장 장치.
  8. 제1항에 있어서,
    상기 더미 셀 내의 쓰기 액세스 트랜지스터는, 소스와 드레인 단자 중 하나가 공칭 논리 공급 전압 VDD에 연결되고, 게이트 단자가 워드라인-승압(wordline-boosted) 전압 VPP에 연결되며, 상기 VPP는 VDD보다 적어도 상기 쓰기 액세스 트랜지스터의 역치 전압만큼 더 높은 저장 장치.
  9. 관련된 복수의 저장 셀을 가진 (게인 셀) 디램 장치의 읽기 비트라인을 클램핑(clamping) 하는 방법으로서, 상기 방법은
    상기 읽기 비트라인을 위한 클램핑 장치로서 더미 셀 - 상기 더미 셀은 복수의 저장 셀 중 하나의 읽기 동작 동안 읽기 비트라인 전압 스윙을 방해함 - 을 배치하는 단계를 포함하는 방법.
  10. 제9항에 있어서,
    상기 저장 셀과 상기 더미 셀은 또한, 3-트랜지스터(3T) 배열 형태로 배치되는 방법.
  11. 제9항에 있어서,
    상기 비트라인 상의 전압이, 처음 미리 충전된 전압으로부터, 상기 더미 셀의 쓰기 액세스 트랜지스터의 역치 전압과 적어도 동일한 양만큼 떨어질 때, 읽기 비트라인에 전류를 공급하도록 상기 더미 셀의 게인 트랜지스터를 배치하는 단계를 더 포함하는 방법.
  12. 제10항에 있어서,
    상기 더미 셀은, 게이트 단자가 공칭 논리 공급 전압 VDD에 연결되고, 소스와 드레인 단자 중 하나가 VDD에 연결되며, 그리고 상기 소스와 드레인 단자 중 다른 하나가 상기 읽기 비트라인에 연결된 쓰기 액세스 트랜지스터를 더 포함하는 방법.
  13. 제9항에 있어서,
    상기 저장 셀을 읽기 워드라인과 쓰기 워드라인에 연결하는 단계; 및
    상기 더미 셀을 더미 읽기 워드라인과 더미 쓰기 워드라인에 연결하는 단계를 더 포함하는 방법.
  14. 제13항에 있어서,
    상기 저장 셀 중 하나의 읽기 동작 동안, 상기 읽기 워드라인과 동시에, 상기 더미 읽기 워드라인을 활성화시키는 단계를 더 포함하는 방법.
  15. 제9항에 있어서,
    상기 더미 셀 내의 쓰기 액세스 트랜지스터는, 소스와 드레인 단자 중 하나가 공칭 논리 공급 전압 VDD에 연결되고, 게이트 단자가 워드라인-승압 전압 VPP에 연결되며, 상기 VPP는 VDD보다 적어도 상기 쓰기 액세스 트랜지스터의 역치 전압만큼 더 높은 방법.
  16. 제14항에 있어서,
    시동(power-on) 상태 동안, 더미 저장 노드 내에 전압을 저장하기 위해 상기 더미 쓰기 워드라인을 활성화시키는 단계를 더 포함하는 방법.
  17. 제14항에 있어서,
    더미 저장 노드 내에 전압을 유지하도록 상기 더미 쓰기 워드라인을 주기적으로 활성화시키는 단계를 더 포함하는 방법.
  18. 제17항에 있어서,
    상기 더미 워드라인을 주기적으로 활성화시키는 단계는, 상기 복수의 저장 셀의 리프레쉬(refresh) 동작과 동시에 일어나는 방법.
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