CN107527809A - 一种半导体器件及制备方法、电子装置 - Google Patents

一种半导体器件及制备方法、电子装置 Download PDF

Info

Publication number
CN107527809A
CN107527809A CN201610444355.9A CN201610444355A CN107527809A CN 107527809 A CN107527809 A CN 107527809A CN 201610444355 A CN201610444355 A CN 201610444355A CN 107527809 A CN107527809 A CN 107527809A
Authority
CN
China
Prior art keywords
semiconductor
layer
material layer
mask
semiconductor material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610444355.9A
Other languages
English (en)
Inventor
韩秋华
纪世良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610444355.9A priority Critical patent/CN107527809A/zh
Publication of CN107527809A publication Critical patent/CN107527809A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明涉及一种半导体器件及制备方法、电子装置。所述方法包括：提供半导体衬底，在所述半导体衬底上形成有半导体材料层和图案化的掩膜层；以所述图案化的掩膜层为掩膜部分地蚀刻所述半导体材料层，以在第一方向上形成条形结构叠层；在所述条形结构叠层的侧壁上形成保护层；图案化所述条形结构叠层，在所述半导体材料层中形成凹槽，以在第二方向上形成若干相互间隔的半导体结构，其中，所述第二方向与所述第一方向垂直；蚀刻去除所述半导体结构下方以外的剩余的所述半导体材料层，以得到半导体结构叠层。

Description

一种半导体器件及制备方法、电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及制备方法、电子装置。
背景技术
集成电路制造技术是一个复杂的工艺，技术更新很快。表征集成电路制造技术的一个关键参数为最小特征尺寸，即关键尺寸(critical dimension，CD)，随着半导体技术的不断发展器件的关键尺寸越来越小，正是由于关键尺寸的减小才使得每个芯片上设置百万个器件成为可能。
双图案技术(Double-Patterning，DP)通过间距碎片(pitch fragmentation)克服了蚀刻的限制，从而被广泛的用于半导体器件的制备中，特别是当器件尺寸进一步降低之后。目前在双图案技术(Double-Patterning，DP)技术中有自对准双图案(Self-aligneddouble patterning，SaDPT)、光刻-蚀刻-光刻-蚀刻(Litho-Etch-Litho-Etch，LELE)以及冻结涂层蚀刻(Litho-Freeze-Litho，LFL)。在器件制备过程中选用哪种技术，需要综合考虑每种技术的灵活性、适用性以及成本的高低进行选择。其中自对准双图案技术(Self-aligned double patterning，SaDPT)在实现最小间距的蚀刻能力超出了对该方法的期待。
随着半导体器件尺寸的不断缩小，蚀刻过程虽然有多种工艺可供选择，但是随着器件尺寸的减小都不可避免的会产生工艺窗口余裕减小，间隙填充能力受到限制，很难平衡栅极侧壁与点蚀缺陷(pitting defect)的问题，会造成多晶硅栅极的轮廓缺陷，进而影响半导体器件的性能和良率。
因此，有必要提出一种新的半导体器件及制备方法，以解决现有的技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明提供了一种半导体器件的制备方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有半导体材料层和图案化的掩膜层；
以所述图案化的掩膜层为掩膜部分地蚀刻所述半导体材料层，以在第一方向上形成条形结构叠层；
在所述条形结构叠层的侧壁上形成保护层；
图案化所述条形结构叠层，在所述半导体材料层中形成凹槽，以在第二方向上形成若干相互间隔的半导体结构，其中，所述第二方向与所述第一方向垂直；
蚀刻去除所述半导体结构下方以外的剩余的所述半导体材料层，以得到半导体结构叠层。
可选地，图案化所述条形结构叠层中的所述半导体材料层的步骤包括：
在所述条形结构叠层和所述半导体材料层上形成掩膜叠层并图案化；
以图案化的所述掩膜叠层为掩膜蚀刻所述条形结构叠层中的所述掩膜层，以在第二方向上形成若干相互间隔的掩膜层结构，其中，所述第二方向与所述第一方向垂直；
以所述的掩膜层结构为掩膜部分地蚀刻所述条形结构叠层中的所述半导体材料层，以在所述半导体材料层中形成凹槽，形成若干相互间隔的半导体结构。
可选地，所述方法还进一步包括去除所述保护层的步骤，以露出所述半导体结构叠层的侧壁。
可选地，选用稀释的氢氟酸去除所述保护层，所述稀释的氢氟酸中氢氟酸与水的体积比为50:1～1000:1。
可选地，所述半导体材料层包括多晶硅。
可选地，所述掩膜叠层包括堆叠的有机分布层、硅底部抗反射涂层和光刻胶层。
可选地，部分地蚀刻所述半导体材料层至所述半导体材料层剩余的厚度为100～300埃。
可选地，部分地蚀刻所述条形结构叠层至所述半导体材料层剩余的厚度为100～300埃。
可选地，在去除剩余的所述半导体材料层之前所述方法还进一步包括去除所述掩膜叠层的步骤。
可选地，所述半导体器件通过1至9之一所述方法制备得到。
本发明还提供了一种电子装置，所述电子装置包括上述的半导体器件。
本发明再一方面提供一种电子装置，包括前述的半导体器件。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，在所述方法中为了保护形成半导体结构叠层的轮廓，在部分蚀刻所述半导体材料层形成半导体结构之后，在所述半导体结构的侧壁上形成保护层，然后进一步蚀刻，以形成所述半导体结构叠层；此外，所述方法分别控制所述半导体结构叠层和所述蚀刻掩膜层的轮廓，使制备得到的半导体结构叠层的轮廓性能更加优异，进一步提高所述半导体器件的良率和性能。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了本发明所述半导体器件的制备工艺流程图；
图2a-2b示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；其中图2a为所述结构的俯视图，图2b为所述结构的沿X-x的剖视图；
图3a-3b示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；其中图3a为所述结构的俯视图，图3b为所述结构的沿X-x的剖视图；
图4a-4b示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；其中图4a为所述结构的俯视图，图4b为所述结构的沿X-x的剖视图；
图5a-5b示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；其中图5a为所述结构的俯视图，图5b为所述结构的沿X-x的剖视图；
图6a-6c示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；其中图6a为所述结构的俯视图，图6b为所述结构的沿X-x的剖视图，图6c为所述结构的沿Y-y的剖视图；
图7a-7c示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；其中图7a为所述结构的俯视图，图7b为所述结构的沿X-x的剖视图，图7c为所述结构的沿Y-y的剖视图；
图8a-8c示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；其中图8a为所述结构的俯视图，图8b为所述结构的沿X-x的剖视图，图8c为所述结构的沿Y-y的剖视图；
图9示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有半导体材料层和图案化的掩膜层；
以所述图案化的掩膜层为掩膜部分地蚀刻所述半导体材料层，以在第一方向上形成条形结构叠层；
在所述条形结构叠层的侧壁上形成保护层；
图案化所述条形结构叠层中的所述半导体材料层，在所述半导体材料层中形成凹槽，以在第二方向上形成若干相互间隔的半导体结构，其中，所述第二方向与所述第一方向垂直；
蚀刻去除所述半导体结构下方以外的剩余的所述半导体材料层，以得到半导体结构叠层。
其中，图案化所述条形结构叠层中的所述半导体材料层的步骤包括：
在所述条形结构叠层和所述半导体材料层上形成掩膜叠层并图案化；
以图案化的所述掩膜叠层为掩膜蚀刻所述条形结构叠层中的所述掩膜层，以在第二方向上形成若干相互间隔的掩膜层结构，其中，所述第二方向与所述第一方向垂直；
以所述的掩膜层结构为掩膜部分地蚀刻所述条形结构叠层中的所述半导体材料层，以在所述半导体材料层中形成凹槽，形成若干相互间隔的半导体结构。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，在所述方法中为了保护形成半导体结构叠层的轮廓，在部分蚀刻所述半导体材料层形成半导体结构之后，在所述半导体结构的侧壁上形成保护层，然后进一步蚀刻，以形成所述半导体结构叠层；此外，所述方法分别控制所述半导体结构叠层和所述蚀刻掩膜层的轮廓，使制备得到的半导体结构叠层的轮廓性能更加优异，进一步提高所述半导体器件的良率和性能。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
实施例一
下面参考附图对本发明的半导体器件的制备方法做详细描述，图1示出了本发明所述半导体器件的制备工艺流程图；图2a-2b示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；其中图2a为所述结构的俯视图，图2b为所述结构的沿X-x的剖视图；图3a-3b示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；其中图3a为所述结构的俯视图，图3b为所述结构的沿X-x的剖视图；图4a-4b示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；其中图4a为所述结构的俯视图，图4b为所述结构的沿X-x的剖视图；图5a-5b示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；其中图5a为所述结构的俯视图，图5b为所述结构的沿X-x的剖视图；图6a-6c示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；其中图6a为所述结构的俯视图，图6b为所述结构的沿X-x的剖视图，图6c为所述结构的沿Y-y的剖视图；图7a-7c示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；其中图7a为所述结构的俯视图，图7b为所述结构的沿X-x的剖视图，图7c为所述结构的沿Y-y的剖视图；图8a-8c示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；其中图8a为所述结构的俯视图，图8b为所述结构的沿X-x的剖视图，图8c为所述结构的沿Y-y的剖视图。
本发明提供了一种半导体器件的制备方法，如图1所示，该制备方法的主要步骤包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有半导体材料层和图案化的掩膜层；
步骤S2：以所述图案化的掩膜层为掩膜部分地蚀刻所述半导体材料层，以在第一方向上形成条形结构叠层；
步骤S3：在所述条形结构叠层的侧壁上形成保护层；
步骤S4：图案化所述条形结构叠层，在所述半导体材料层中形成凹槽，以在第二方向上形成若干相互间隔的半导体结构，其中，所述第二方向与所述第一方向垂直；
步骤S5：蚀刻去除所述半导体结构下方以外的剩余的所述半导体材料层，以得到半导体结构叠层。
下面，对本发明的半导体器件的制备方法的具体实施方式做详细的说明。
首先，执行步骤一，提供半导体衬底201，在所述半导体衬底上形成有半导体材料层202和图案化的掩膜层203。
具体地，如图2a-2b所示，其中，图2a为所述结构的俯视图，图2b为所述结构的沿X-x的剖视图，其中，在该步骤中所述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在该实施例中半导体衬底选用硅。
进一步，在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
在所述半导体衬底中还形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。
根据本发明一个实施方式，形成浅沟槽隔离结构的方法包括以下步骤：
首先，在半导体衬底上依次形成第一氧化物层和第一氮化物层。第一氧化物层可以为高温氧化法得到的，其厚度可以为100-200埃。第一氧化物层可以用作隔离层保护半导体衬底101免受损伤和污染。第一氮化物层可以是通过化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的。作为示例，第一氮化物层可以是通过氨气和二氯硅烷在750℃左右的温度下，采用低压化学气相沉积形成的。第一氮化物层不但可以作为半导体衬底刻蚀过程中的掩膜层，还可以作为后续化学机械研磨工艺中的阻挡层。
接着，执行干法刻蚀工艺，依次对第一氮化物层、第一氧化物层和半导体衬底进行刻蚀以形成沟槽。具体地，可以在第一氮化物层上形成具有图案的光刻胶层，以该光刻胶层为掩膜对第一氮化物层进行干法刻蚀，以将图案转移至第一氮化物层，并以光刻胶层和第一氮化物层为掩膜对第一氧化物层和半导体衬底进行刻蚀，以形成沟槽。当然还可以采用其它方法来形成沟槽，由于该工艺以为本领域所熟知，因此不再做进一步描述。
然后，在沟槽内填充浅沟槽隔离材料，以形成第一子浅沟槽隔离结构。具体地，可以在第一氮化物层上和沟槽内形成浅沟槽隔离材料，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料；执行化学机械研磨工艺并停止在第一氮化物层上，以形成具有浅沟槽隔离结构。
最后，去除第一氧化物层和第一氮化物层。去除剩余的第一氧化物层和第一氮化物层的方法可以为湿法，由于去除第一氧化物层和第一氮化物层的刻蚀剂以为本领域所公知，因此，不再详述。去除氧化物层和氮化物层便得到具有浅沟槽隔离的图案，作为优选，该步骤还包括对该图案进行阱和阈值电压调整。
在所述半导体衬底上形成界面层和高K介电层。
其中所述高K介电层可以选用本领域常用的介电材料，例如在Hf02中引入Si、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。形成所述高K介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。
然后在所述高K介电层上形成半导体材料层202，所述半导体材料层202可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述半导体材料层202的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
所述硬掩膜层可以包括氧化物层和氮化硅层，但并不局限于所述示例。
然后图案化所述硬掩膜层，以形成条形结构，如图2a所示，其中所述条形结构沿第一方向延伸，在该实施例中所述第一方向为Y-y方向。
其中，图案化所述硬掩膜层的步骤可以选用本领域常用的方法，在此不再赘述。
执行步骤二，以所述图案化的掩膜层为掩膜部分地蚀刻所述半导体材料层，以在第一方向上形成条形结构叠层。
具体地，如图3a-3b所示；其中图3a为所述结构的俯视图，图3b为所述结构的沿X-x的剖视图，在该步骤中以所述图案化的掩膜层为掩膜部分地蚀刻所述半导体材料层，其中所述部分的地蚀刻是指并非完全蚀刻所述半导体材料至所述高K介电层或半导体衬底，而是保留部分厚度的所述半导体材料，例如部分地蚀刻所述半导体材料层至所述半导体材料层剩余的厚度为100～300埃。
在该步骤中将所述条形结构图案转移至所述半导体材料层中，以在第一方向上形成条形结构叠层。
其中，在该步骤中可以选用干法蚀刻或者湿法蚀刻，在本发明中可以选择N2中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF4、CO2、O2，所述蚀刻压力可以为50-200mTorr，优选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，更优选10-60s，同时在本发明中选用较大的气体流量，可选地，在本发明所述N2的流量为30-300sccm，例如为50-100sccm。
执行步骤三，在所述条形结构叠层的侧壁上形成保护层204。
具体地，如图4a-4b所示；其中图4a为所述结构的俯视图，图4b为所述结构的沿X-x的剖视图，其中所述保护层是为了保护所述条形结构叠层的轮廓，保持其在后续的蚀刻过程中不会发生缺陷，具有良好的轮廓性能。
其中所述保护层204可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述保护层204为氧化硅、氮化硅共同组成，具体工艺为：在条形结构叠层上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成保护层204。
其中，所述保护层的厚度为2～4nm。
执行步骤四，图案化所述条形结构叠层中的所述半导体材料层，在所述半导体材料层中形成凹槽，以在第二方向上形成若干相互间隔的半导体结构，其中，所述第二方向与所述第一方向垂直。
具体地，图案化所述条形结构叠层中的所述半导体材料层的步骤包括：
步骤1：在所述条形结构叠层和所述半导体材料层上形成掩膜叠层205并图案化；
步骤2：以图案化的所述掩膜叠层为掩膜蚀刻所述条形结构叠层中的所述掩膜层，以在第二方向上形成若干相互间隔的掩膜层结构，其中，所述第二方向与所述第一方向垂直；
步骤3：以所述的掩膜层结构为掩膜部分地蚀刻所述条形结构叠层中的所述半导体材料层，以在所述半导体材料层中形成凹槽，形成若干相互间隔的半导体结构。
在所述步骤1中，如图5a-5b所示；其中图5a为所述结构的俯视图，图5b为所述结构的沿X-x的剖视图，所述掩膜叠层包括三层，例如包括堆叠的有机分布层(Organicdistribution layer,ODL)，含硅的底部抗反射涂层(Si-BARC)和光刻胶层。
然后曝光显影所述光刻胶层，所述光刻胶上的图案定义了所要形成开口的图形，然后以所述光刻胶层为掩膜层蚀刻所述有机分布层、底部抗反射涂层，以在所述掩膜叠层中形成开口。
在所述步骤2中蚀刻所述硬掩膜层至所述半导体材料层，以在第二方向上形成若干开口，将所述硬掩膜层分割为若干相互间隔的掩膜层结构，其中，所述第二方向与所述第一方向垂直，在本发明中所述第二方向即为X-x方向。
在所述步骤3中以所述的掩膜层结构为掩膜部分地蚀刻所述条形结构叠层中的所述半导体材料层，以在所述半导体材料层中形成凹槽，将所述条形结构分割为若干相互间隔的半导体结构，如图6a-6c所示；其中图6a为所述结构的俯视图，图6b为所述结构的沿X-x的剖视图；图6c为所述结构的沿Y-y的剖视图。
其中，在该步骤中以所述图案化的硬掩膜层为掩膜部分地蚀刻所述半导体材料层，其中所述部分的地蚀刻是指并非完全蚀刻所述半导体材料至所述高K介电层或半导体衬底，而是保留部分厚度的所述半导体材料，例如部分地蚀刻所述半导体材料层至所述半导体材料层剩余的厚度为100～300埃。
执行步骤五，蚀刻去除所述半导体结构下方以外的剩余的所述半导体材料层，以得到半导体结构叠层。
具体地，如图7a-7c所示；其中图7a为所述结构的俯视图，图7b为所述结构的沿X-x的剖视图；图7c为所述结构的沿Y-y的剖视图，以所述半导体结构为掩膜继续蚀刻所述半导体材料层至所述高K介电层或所述半导体衬底，即去除半导体结构下方以外的剩余的所述半导体材料层，以得到半导体结构叠层。
可选地，在去除剩余的所述半导体材料层之前所述方法还进一步包括去除所述掩膜叠层的步骤。
例如可以选用灰化法去除所述掩膜叠层。
执行步骤六，去除所述保护层的步骤，以露出所述半导体结构叠层的侧壁。
具体地，如图8a-8c所示；其中图8a为所述结构的俯视图，图8b为所述结构的沿X-x的剖视图；图8c为所述结构的沿Y-y的剖视图，在该步骤中可以选用稀释的氢氟酸去除所述保护层，所述稀释的氢氟酸中氢氟酸与水的体积比为50:1～1000:1，例如所述稀释的氢氟酸中氢氟酸与水的体积比为50:1～800:1，或者所述稀释的氢氟酸中氢氟酸与水的体积比为50:1～600:1，或者所述稀释的氢氟酸中氢氟酸与水的体积比为50:1～300:1。
至此，完成了本发明实施例的半导体器件的制备方法的相关步骤的介绍。所述方法还可以包括形成晶体管的步骤以及其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过目前工艺中的各种工艺来实现，此处不再赘述。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，在所述方法中为了保护形成半导体结构叠层的轮廓，在部分蚀刻所述半导体材料层形成半导体结构之后，在所述半导体结构的侧壁上形成保护层，然后进一步蚀刻，以形成所述半导体结构叠层；此外，所述方法分别控制所述半导体结构叠层和所述蚀刻掩膜层的轮廓，使制备得到的半导体结构叠层的轮廓性能更加优异，进一步提高所述半导体器件的良率和性能。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
实施例二
本发明还提供了一种半导体器件，所述半导体器件包括：
半导体衬底201；
界面层和/或高K介电层，位于所述半导体衬底上；
若干相互间隔设置的半导体结构叠层，位于所述界面层和/或高K介电层上。
其中，所述半导体器件包括半导体衬底201，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在该实施例中半导体衬底201选用硅。
在所述半导体衬底中还形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。
在所述半导体衬底上形成界面层和高K介电层。
其中所述高K介电层可以选用本领域常用的介电材料，例如在Hf02中引入Si、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。形成所述高K介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。
所述半导体结构叠层包括堆叠的半导体材料层202和硬掩膜层。
所述半导体材料层202包括多晶硅。
所述硬掩膜层可以包括氧化物层和氮化硅层，但并不局限于所述示例。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件，所述半导体器件在制备过程中为了保护形成半导体结构叠层的轮廓，在部分蚀刻所述半导体材料层形成半导体结构之后，在所述半导体结构的侧壁上形成保护层，然后进一步蚀刻，以形成所述半导体结构叠层；此外，所述方法分别控制所述半导体结构叠层和所述蚀刻掩膜层的轮廓，使制备得到的半导体结构叠层的轮廓性能更加优异，进一步提高所述半导体器件的良率和性能。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
实施例三
本发明的另一个实施例提供一种电子装置，其包括半导体器件，该半导体器件为前述实施例二中的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
由于包括的半导体器件件具有更高的性能，该电子装置同样具有上述优点。
其中，图9示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件，所述半导体器件在制备过程中为了保护形成半导体结构叠层的轮廓，在部分蚀刻所述半导体材料层形成半导体结构之后，在所述半导体结构的侧壁上形成保护层，然后进一步蚀刻，以形成所述半导体结构叠层；此外，所述方法分别控制所述半导体结构叠层和所述蚀刻掩膜层的轮廓，使制备得到的半导体结构叠层的轮廓性能更加优异，进一步提高所述半导体器件的良率和性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有半导体材料层和图案化的掩膜层；
以所述图案化的掩膜层为掩膜部分地蚀刻所述半导体材料层，以在第一方向上形成条形结构叠层；
在所述条形结构叠层的侧壁上形成保护层；
图案化所述条形结构叠层，在所述半导体材料层中形成凹槽，以在第二方向上形成若干相互间隔的半导体结构，其中，所述第二方向与所述第一方向垂直；
蚀刻去除所述半导体结构下方以外的剩余的所述半导体材料层，以得到半导体结构叠层。
2.根据权利要求1所述的方法，其特征在于，图案化所述条形结构叠层中的所述半导体材料层的步骤包括：
在所述条形结构叠层和所述半导体材料层上形成掩膜叠层并图案化；
以图案化的所述掩膜叠层为掩膜蚀刻所述条形结构叠层中的所述掩膜层，以在第二方向上形成若干相互间隔的掩膜层结构，其中，所述第二方向与所述第一方向垂直；
以所述的掩膜层结构为掩膜部分地蚀刻所述条形结构叠层中的所述半导体材料层，以在所述半导体材料层中形成凹槽，形成若干相互间隔的半导体结构。
3.根据权利要求1所述的方法，其特征在于，所述方法还进一步包括去除所述保护层的步骤，以露出所述半导体结构叠层的侧壁。
4.根据权利要求3所述的方法，其特征在于，选用稀释的氢氟酸去除所述保护层，所述稀释的氢氟酸中氢氟酸与水的体积比为50:1～1000:1。
5.根据权利要求1所述的方法，其特征在于，所述半导体材料层包括多晶硅。
6.根据权利要求1所述的方法，其特征在于，所述掩膜叠层包括堆叠的有机分布层、硅底部抗反射涂层和光刻胶层。
7.根据权利要求1所述的方法，其特征在于，部分地蚀刻所述半导体材料层至所述半导体材料层剩余的厚度为100～300埃。
8.根据权利要求1所述的方法，其特征在于，部分地蚀刻所述条形结构叠层至所述半导体材料层剩余的厚度为100～300埃。
9.根据权利要求1所述的方法，其特征在于，在去除剩余的所述半导体材料层之前所述方法还进一步包括去除所述掩膜叠层的步骤。
10.一种半导体器件，其特征在于，所述半导体器件通过1至9之一所述方法制备得到。
11.一种电子装置，其特征在于，所述电子装置包括权利要求10所述的半导体器件。
CN201610444355.9A 2016-06-20 2016-06-20 一种半导体器件及制备方法、电子装置 Pending CN107527809A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610444355.9A CN107527809A (zh) 2016-06-20 2016-06-20 一种半导体器件及制备方法、电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610444355.9A CN107527809A (zh) 2016-06-20 2016-06-20 一种半导体器件及制备方法、电子装置

Publications (1)

Publication Number Publication Date
CN107527809A true CN107527809A (zh) 2017-12-29

Family

ID=60733893

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610444355.9A Pending CN107527809A (zh) 2016-06-20 2016-06-20 一种半导体器件及制备方法、电子装置

Country Status (1)

Country Link
CN (1) CN107527809A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1434503A (zh) * 2002-01-23 2003-08-06 旺宏电子股份有限公司 存储器元件的制造方法
JP2012134378A (ja) * 2010-12-22 2012-07-12 Elpida Memory Inc 半導体装置の製造方法
CN104051331A (zh) * 2013-03-13 2014-09-17 旺宏电子股份有限公司 3d阵列的大马士革半导体装置及其形成方法
CN104867831A (zh) * 2014-02-20 2015-08-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件结构的制作方法
CN105097516A (zh) * 2014-04-25 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种FinFET器件及其制造方法、电子装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1434503A (zh) * 2002-01-23 2003-08-06 旺宏电子股份有限公司 存储器元件的制造方法
JP2012134378A (ja) * 2010-12-22 2012-07-12 Elpida Memory Inc 半導体装置の製造方法
CN104051331A (zh) * 2013-03-13 2014-09-17 旺宏电子股份有限公司 3d阵列的大马士革半导体装置及其形成方法
CN104867831A (zh) * 2014-02-20 2015-08-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件结构的制作方法
CN105097516A (zh) * 2014-04-25 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种FinFET器件及其制造方法、电子装置

Similar Documents

Publication Publication Date Title
CN106252411A (zh) 半导体器件结构的结构和形成方法
CN107924946A (zh) 使用选择性氮化硅覆盖对具有自对准内部间隔件和soi finfet的多沟道纳米线器件的制造
CN105336609B (zh) 一种FinFET器件及其制造方法、电子装置
CN106972021A (zh) 一种半导体器件及其制作方法、电子装置
CN106601619B (zh) 一种半导体器件及其制备方法、电子装置
CN105374669B (zh) 一种半导体器件及其制造方法、电子装置
CN107464741A (zh) 一种半导体器件及其制造方法、电子装置
CN106601741B (zh) 一种半导体器件及其制备方法、电子装置
CN108122840A (zh) 一种半导体器件及制备方法、电子装置
CN107919282A (zh) 一种半导体器件及其制造方法和电子装置
CN106898575A (zh) 一种半导体器件及其制造方法、电子装置
CN106558610B (zh) 一种半导体器件及其制备方法、电子装置
CN108735670A (zh) 一种半导体器件及其制造方法和电子装置
CN107527809A (zh) 一种半导体器件及制备方法、电子装置
CN105185711B (zh) 一种半导体器件及其制备方法、电子装置
CN107978563A (zh) 一种半导体器件及制备方法、电子装置
CN107482010A (zh) 一种半导体器件及其制作方法、电子装置
CN107993978A (zh) 一种半导体器件及其制作方法、电子装置
CN107331598A (zh) 一种半导体器件及制备方法、电子装置
CN107527814A (zh) 一种半导体器件及制备方法、电子装置
CN106158640A (zh) 一种半导体器件及其制备方法、电子装置
CN105990120A (zh) 一种半导体器件及其制造方法、电子装置
CN106935554A (zh) 一种半导体器件及其制造方法、电子装置
CN105097515B (zh) 一种FinFET器件及其制造方法、电子装置
CN109087890A (zh) 一种半导体器件及其制造方法、电子装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20171229