JP2006013422A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】最適なしきい電圧（Ｖｔ）が得られる半導体素子及びその製造方法を提供する。
【解決手段】本発明に係る半導体素子の製造方法は、シリコン基板上に、パッド酸化膜及びパッド窒化膜を順次形成するステップと、前記パッド窒化膜とパッド酸化膜及びシリコン基板をエッチングして素子分離領域にトレンチを形成するステップと、トレンチの側壁に絶縁膜スペーサを形成するステップと、前記絶縁膜スペーサ及びエッチングされたパッド窒化膜をエッチング障壁として横方向エッチングを行い、前記シリコン基板のアクティブ領域に空きの空間を形成するステップと、前記絶縁膜スペーサを除去するステップと、前記空間の表面上に絶縁膜を介して基板のボディ領域の電位を調節するための外部電圧が印加される導電性電極を形成するステップと、前記トレンチ内に酸化膜を埋め込みさせて素子分離膜を形成するステップと、を含む。
【選択図】図１

Description

本発明は、半導体素子及びその製造方法に関し、より詳しくは、最適のしきい電圧
（Ｖｔ）が得らえる半導体素子及びその製造方法に関する。
周知のように、半導体素子において、ＭＯＳＦＥＴの動作はしきい電圧（Ｖｔ）値に非常に敏感に反応する。従って、ＭＯＳＦＥＴの最適のしきい電圧値を得るために、最近の半導体製造工程ではイオン注入工程（ｉｍｐｌａｎｔ ｐｒｏｃｅｓｓ）及び熱工程（ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ）などの最適化が非常に重要な事案（ｉｓｓｕｅ）に台頭している。
しかし、半導体素子の高集積化によって素子の大きさが小さくなるに従って、しきい電圧を最適に調節するために益々過度なしきい電圧調節イオン注入が必要となっているが、このように、過度なしきい電圧調節イオン注入を行うことになれば、好ましくないドーパント（ｄｏｐａｎｔ）の拡散により必然的にリフレッシュ（ｒｅｆｒｅｓｈ）特性の劣化と素子信頼性低下の問題が引き起こされる。従って、過度なしきい電圧調節イオン注入により最適のしきい電圧を確保することは実質的に困難である。
また、最適のしきい電圧に調節するために、ボディ（ｂｏｄｙ）に外部からバックバイアス（ｂａｃｋ ｂｉａｓ）を印加する方法も従来から行われているが（例えば、特許文献１参照）、この方法の場合は素子の大きさが小さくなるに従い、ボディに及ぼすバックバイアスの影響が減少し、実際にしきい電圧を調節することに限界がある。実際に、二重（Ｄｏｕｂｌｅ）または三重（Ｔｒｉｐｌｅ）ゲート、サラウンディング（Ｓｕｒｒｏｕｎｄｉｎｇ）ゲートのような多重（ｍｕｌｔｉｐｌｅ）ゲート構造では、チャンネル及びボディ領域がゲートで囲まれているので、バックバイアスがボディに影響を及ぼさなくなり、バックバイアスによりしきい電圧値を調節することができないので、多重ゲート構造におけるしきい電圧値は非常に低くなる。
結論として、半導体素子の高集積化により素子の大きさが小さくなる状況においては、イオン注入工程及び熱工程などの最適化は困難であるので、最適のしきい電圧値を得るのには限界があり、従って、高集積化に符合する素子特性を確保することに限界がある。
特開平０７−１０６５７９号公報
本発明は、上記のような問題点を解決するために案出したものであって、最適のしきい電圧が得られる半導体素子及びその製造方法を提供することをその目的とする。
また、本発明は最適のしきい電圧に調節することにより所望の素子特性を確保することができる半導体素子及びその製造方法を提供することを目的とする。
上記の目的の達成のために、本発明に係る半導体素子は、アクティブ領域を規定する素子分離膜を備えたシリコン基板と、前記シリコン基板のアクティブ領域上に形成されたゲート及び前記ゲートの両側の基板の表面に形成された接合領域を含み、前記シリコン基板は素子分離膜と接したアクティブ領域の内部に空き空間を備え、前記空き空間の表面には絶縁膜を介して外部から基板ボディの電位を調節するための電圧が印加される導電性電極が形成されたことを特徴とする。
また、本発明に係る半導体素子の製造方法は、素子分離領域とアクティブ領域とに区画されるシリコン基板上にパッド酸化膜及びパッド窒化膜を順次形成するステップ；前記パッド窒化膜とパッド酸化膜及びシリコン基板をエッチングして素子分離領域にトレンチを形成するステップ；前記エッチングされたパッド窒化膜とパッド酸化膜を含んだトレンチの側壁に絶縁膜スペーサを形成するステップ；前記絶縁膜スペーサ及びエッチングされたパッド窒化膜をエッチング障壁として、露出したトレンチの底面のシリコン基板部分からアクティブ領域に向かって横方向エッチングを行い、前記シリコン基板のアクティブ領域に空き空間を形成するステップ；前記絶縁膜スペーサを除去するステップ；前記空き空間の表面上に絶縁膜を介して基板のボディ領域の電位を調節するための外部電圧が印加される導電性電極を形成するステップ；前記トレンチ内に酸化膜を埋め込みさせて、素子分離膜を形成するステップ；前記シリコン基板上にゲートを形成するステップ；及び、前記ゲート両側の基板の表面に接合領域を形成するステップを含むことを特徴とする。
また、本発明に係る半導体素子の製造方法は、前記絶縁膜スペーサを形成するステップ後で、シリコン基板のアクティブ領域に空き空間を形成するステップ前に、表面の異質物が除去されるように水素雰囲気で８００〜１０００℃で熱処理を行うステップを更に含む。
また、前記シリコン基板のアクティブ領域に空き空間を形成するステップ後で、前記絶縁膜スペーサを除去するステップ前に、前記露出したトレンチの底面の基板の表面にフィールドストップイオン注入を行うテップを更に含む。
以上のように、本発明は簡単な工程を従来の製造方法に追加することにより、シリコン基板内に部分的にＳＯＩ構造を形成すると共に、絶縁膜及び独立した導電性電極を追加形成することにより、独立した導電性電極に電圧を印加して基板ボディ領域の電位が容易に調節でき、それによって、所望のしきい電圧値に自由に調節することができる。
従って、本発明はしきい電圧の調節を不純物イオン注入でする方法でなく、導電性電極に電圧を印加する方法で調節するので、接合及びチャンネル領域での電界を減少させることができ、従って、ＤＲＡＭにおけるリフレッシュ特性を画期的に改善させることができることはもちろん、高速及び低電圧素子を実現することができる。
以下、添付の図面を参照しながら本発明の好ましい実施の形態を詳細に説明する。
本発明は、通常のＭＯＳＦＥＴ製造工程に簡単な工程を追加してＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の特性を表すＭＯＳＦＥＴを実現し、併せて、部分的なＳＯＩ構造に又別の電極物質を蒸着して、ボディ領域の電位を電極物質に加える外部電圧により直接的に調節できるようにすることにより、半導体素子の高集積化に符合できる、最適のしきい電圧値を確保する。
即ち、本発明は素子分離（Ｉｓｏｌａｔｉｏｎ）工程で、トレンチエッチングした後に特定の面方向への横方向エッチング工程（ｌａｔｅｒａｌ ｅｔｃｈｉｎｇ ｐｒｏｃｅｓｓ）を追加して部分的にＳＯＩ構造を形成し、その後、絶縁膜と導電性電極を形成した後、この導電性電極に外部から電圧を印加してボディ領域の電位を調節し、それによって、ＭＯＳＦＥＴのしきい電圧を調節する。
図１は、本発明に係る半導体素子を示す断面図であって、図示のように、本発明の半導体素子はアクティブ領域を規定する素子分離膜１３を備えたシリコン基板１と、基板１上に形成されたゲート２０及びゲート２０の両側の基板の表面に形成された接合領域（図示せず）を含み、シリコン基板１のアクティブ領域、即ち、ボディ領域の内部に素子分離膜１３が接して空き空間８が備えられて、空き空間８の表面（空き空間８を囲むシリコン基板１の表面）に絶縁膜１０を介して外部から基板ボディ領域の電位を調節するための電圧が印加できる導電性電極１１ａが形成された構造を有する。
このような本発明に係る半導体素子では、導電性電極１１ａとボディ領域が絶縁膜１０を挟んで接しているので、ボディ領域の電位調節が非常に容易で、従って、しきい電圧値も自由に調節することができる。その結果、本発明の半導体素子はＳＯＩウエハに集積した素子の特徴である低電圧高速動作が可能で、ＭＯＳＦＥＴのしきい電圧調節も非常に容易である。
以下、図２ないし図９を参照して、上記の本発明に係る半導体素子の製造方法を詳細に説明する。
図２に示すように、通常のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程によってシリコン基板１上にパッド酸化膜２とパッド窒化膜３を順次形成した後、パッド窒化膜３上に有機質（ｏｒｇａｎｉｃ）の反射防止膜４を形成する。その後、反射防止膜４上に感光膜塗布、露光及び現象工程を順次行なって、素子分離領域を露出させる第１感光膜パターン５を形成する。ここで、感光膜はＣＯＭＡ（Ｃｙｃｌｏｏｌｅｆｉｎ−Ｍａｌｅｉｃ Ａｎｈｙｄｒｉｄｅ）またはアクリレ−ト（ａｃｒｙｌａｔｅ）系統のポリマーを使用する。
図３に示すように、第１感光膜パターン５をエッチング障壁として、露出している反射防止膜とその下のパッド窒化膜及びパッド酸化膜を順次エッチングし、引き続き、シリコン基板１をエッチングして素子分離領域にトレンチ６を形成する。その後、トレンチ６が形成された基板結果物上にスペーサ用絶縁膜７を蒸着する。
ここで、パッド窒化膜３とパッド酸化膜２のエッチングは、ＣＦ４／ＣＨＦ３／Ｏ２の混合ガスを使用して進行し、その際、ＣＦ４ガスの流量は１０〜１００ｓｃｃｍ、ＣＨＦ３ガスの流量は１０〜３００ｓｃｃｍ、Ｏ２ガスの流量は１０〜７０ｓｃｃｍ程度にする。そして、シリコン基板１のエッチングはＣｌ２／ＨＢｒの混合ガスを使用して行い、その際、Ｃｌ２ガスの流量は１０〜１００ｓｃｃｍ、ＨＢｒガスの流量は１０〜１００ｓｃｃｍ程度にする。また、トレンチ６は製造しようとしている素子の集積度によって相違するが、略１０００〜３０００Åの深さに形成する。
スペーサ用絶縁膜７としては、半導体製造工程で通常使用する物質、例えば、酸化膜や窒化膜を用い、特に、窒化膜を利用する場合には、その下部に酸化膜を蒸着することも可能である。
図４に示すように、スペーサ用絶縁膜をエッチングしてエッチングされたパッド窒化膜及びパッド酸化膜を含んだトレンチの側壁に絶縁膜スペーサ７ａを形成する。
ここで、絶縁膜スペーサ７ａは後述するように、シリコン基板１を特定の面方向にエッチングする後続工程において、エッチング障壁として用いるために形成したものである。即ち、通常の素子分離工程では、トレンチ６の形成後に側壁酸化（Ｗａｌｌ ｏｘｉｄａｔｉｏｎ）工程、窒化膜蒸着工程、ライナー酸化（Ｌｉｎｅｒ Ｏｘｉｄａｔｉｏｎ）工程及びトレンチ埋め込み工程を順次行って、素子分離膜を形成する。一方、本発明では後続工程で行なわれるウェットまたはドライエッチング及び酸化工程のために、トレンチ底面の基板部分を露出させるオープン（ｏｐｅｎ）工程を追加する。
図５に示すように、トレンチ底面の基板部分を露出させた基板結果物を水素雰囲気で８００〜１０００℃で熱処理して基板の表面の異質物を除去する。その後、パッド窒化膜３と絶縁膜スペーサ７ａをエッチング障壁として、露出したシリコン基板に対し、絶縁膜スペーサ７ａの内側、即ち、ボディ領域に向けて特定の面方向への横方向エッチング（ｌａｔｅｒａｌ ｅｔｃｈ）を行い、その結果として、シリコン基板１のアクティブ領域にしきい電圧の調節のための酸化膜及び電極物質が形成される空き空間（ｓｐａｃｅ）８が形成される。
ここで、空き空間８を設けるための横方向エッチングは、プラズマを利用したドライエッチング、化学薬品（ｃｈｅｍｉｃａｌ）を用いるウェットエッチング、または、Ｆ、Ｃｌ及びＢｒのような７族元素と水素を含んだ混合ガスを利用したドライエッチング中からいずれかの一つの方法で行う。
例えば、空き空間８を設けるための横方向エッチングは、７００〜１０００℃の温度でＨＣｌガスとＨ２ガスとの混合ガスを使用して行い、その際、ＨＣｌガスとＨ２ガスはシリコン基板１のエッチング速度及びエッチングプロファイルが調節できるように各々その流量を０．１〜１ｓｌｍ及び１０〜５０ｓｌｍで調節する。
図６に示すように、空き空間８を設けた基板結果物に対し、フィールドストップイオン注入（Ｆｉｅｌｄ Ｓｔｏｐ Ｉｍｐｌａｎｔａｔｉｏｎ）を行い、これによって、トレンチの底面のシリコン基板の表面内にイオン注入層９を形成する。ここで、イオン注入層９の形成は、しきい電圧電極物質に電圧印加によるセルら間の漏れ電流を防止するためである。
図７に示すように、公知の工程によって絶縁膜スペーサを除去した状態で、基板結果物上にしきい電圧調節のための絶縁膜１０を蒸着する。ここで、絶縁膜１０としては、ＳｉＯ２膜、ＮＯ膜、ＯＮＯ膜及びＨｆＯ膜等、通常のゲート酸化膜物質として使われる全ての絶縁膜を適用することができる。
次に、絶縁膜１０上に外部電圧を印加するための電極物質膜１１を蒸着する。電極物質膜１１としては、ドーピングされたポリシリコンを適用することが好ましく、その他にＡｌ、Ｃｕなどの金属も適用可能である。
図８に示すように、基板のアクティブ領域の周辺にある電極物質膜を除去するために、基板結果物上に感光膜１２を塗布した後、これをエッチバックしてシリコン基板１の側面のエッチングされた部位、即ち、トレンチ６及び空き空間８内のみに感光膜１２を残留させる。その後、残留した感光膜１２をエッチング障壁として、露出した電極物質膜部分をウェットまたはドライエッチングで除去し、それによって、外部からボディ領域に電圧を印加するための導電性電極１１ａを形成する。
ここで、電極物質膜のエッチングはＣｌ２／ＨＢｒの混合ガスを使用して行い、その際、Ｃｌ２ガスとＨＢｒガスの流量は各々１０〜１００ｓｃｃｍとする。また、電極物質膜のエッチングは酢酸、硝酸及びＮＨ４ＯＨの混合溶液を使用して行うことができる。
一方、基板アクティブ領域の周辺にある電極物質膜を除去するためのエッチング障壁物質として、ここでは感光膜を利用したが、感光膜の代りに、ＳＯＧ膜、ＨＴＯ膜、ＬＴＯ膜、熱酸化膜及びＢＰＳＧ膜などの酸化膜を利用することも可能である。
図９に示すように、残留した感光膜をストリップ（ｓｔｒｉｐ）工程により除去した状態で、ＳＴＩ工程の後続工程を順次行って素子分離膜１３を形成する。その際、素子分離膜１３を形成するためにトレンチ内に酸化膜を埋め込む過程において、シリコン基板１の構造上ボイド（ｖｏｉｄ）が形成されることがあるが、このようなボイドが形成されてもしきい電圧調節には影響を及ぼさない。
次に、基板１上にゲート２０を形成する。ここで、ゲート２０は図示のように、ゲート酸化膜１４とゲート導電膜１５及びハードマスク膜１６の積層構造からなり、併せて、ゲート２０はゲートスペーサ１７を備える。その後、ゲート２０の両側の基板の表面に接合領域（図示せず）を形成し、これによって、ＭＯＳＦＥＴを構成される。
以後、図示してはいないが、公知の一連のＤＲＡＭ製造工程を行って、本発明に係る半導体素子が完成する。
以上、ここでは、本発明の特定の実施の形態に対して説明したが、本発明の特許請求範囲の技術的思想の範囲で当業者によりこれに対する修正及び変形が可能であることは言うまでもない。
本発明に係る半導体素子を示す断面図である。 本発明に係る半導体素子の製造方法を説明するための工程別断面図である。 本発明に係る半導体素子の製造方法を説明するための工程別断面図である。 本発明に係る半導体素子の製造方法を説明するための工程別断面図である。 本発明に係る半導体素子の製造方法を説明するための工程別断面図である。 本発明に係る半導体素子の製造方法を説明するための工程別断面図である。 本発明に係る半導体素子の製造方法を説明するための工程別断面図である。 本発明に係る半導体素子の製造方法を説明するための工程別断面図である。 本発明に係る半導体素子の製造方法を説明するための工程別断面図である。
符号の説明
１ シリコン基板
２ パッド酸化膜
３ パッド窒化膜
４ 反射防止膜
５ 第１感光膜パターン
６ トレンチ
７ スペーサ用絶縁膜
７ａ 絶縁膜スペーサ
８ 空き空間
９ イオン注入層
１０ 絶縁膜
１１ 電極物質膜
１１ａ 導電性電極
１２ 感光膜
１３ 素子分離膜
１４ ゲート酸化膜
１５ ゲート導電膜
１６ ハードマスク膜
１７ ゲートスペーサ
２０ ゲート

Claims (20)

  1. アクティブ領域を規定する素子分離膜を備えたシリコン基板と、前記シリコン基板のアクティブ領域上に形成されたゲート及び前記ゲート両側の基板の表面に形成された接合領域を含み、
    前記シリコン基板は素子分離膜と接したアクティブ領域の内部に空き空間を備え、前記空き空間表面には絶縁膜を介して外部から基板のボディの電位を調節するための電圧が印加される導電性電極が形成されたことを特徴とする半導体素子。
  2. 前記素子分離膜の下の基板に形成されたフィールドストップイオン注入層を更に含むことを特徴とする請求項１記載の半導体素子。
  3. 素子分離領域とアクティブ領域とに区画されるシリコン基板上にパッド酸化膜及びパッド窒化膜を順次形成するステップと、
    前記パッド窒化膜とパッド酸化膜及びシリコン基板をエッチングして素子分離領域にトレンチを形成するステップと、
    前記エッチングされたパッド窒化膜とパッド酸化膜とを含んだトレンチの側壁に絶縁膜スペーサを形成するステップと、
    前記絶縁膜スペーサ及びエッチングされたパッド窒化膜をエッチング障壁として、露出したトレンチの底面のシリコン基板部分からアクティブ領域に向かって横方向エッチングを行い、前記シリコン基板のアクティブ領域に空き空間を形成するステップと、
    前記絶縁膜スペーサを除去するステップと、
    前記空き空間の表面上に絶縁膜を介して基板のボディ領域の電位を調節するための外部電圧が印加される導電性電極を形成するステップと、
    前記トレンチ内に酸化膜を埋め込み、素子分離膜を形成するステップと、
    前記シリコン基板上にゲートを形成するステップと、
    前記ゲートの両側の基板の表面に接合領域を形成するステップとを含むことを特徴とする半導体素子の製造方法。
  4. 前記パッド窒化膜とパッド酸化膜のエッチングは、ＣＦ４／ＣＨＦ３／Ｏ２の混合ガスを使用して行うことを特徴とする請求項３記載の半導体素子の製造方法。
  5. 前記ＣＦ４ガスの流量は、１０〜１００ｓｃｃｍ、前記ＣＨＦ３ガスの流量は１０〜３００ｓｃｃｍ、そして、前記Ｏ２ガスの流量は１０〜７０ｓｃｃｍとすることを特徴とする請求項４記載の半導体素子の製造方法。
  6. 前記トレンチを形成するためのシリコン基板のエッチングは、Ｃｌ２／ＨＢｒの混合ガスを使用して行うことを特徴とする請求項３記載の半導体素子の製造方法。
  7. 前記Ｃｌ２ガスの流量は１０〜１００ｓｃｃｍ、そして、ＨＢｒガスの流量は１０〜１００ｓｃｃｍとすることを特徴とする請求項６記載の半導体素子の製造方法。
  8. 前記トレンチは１０００〜３０００Åの深さに形成することを特徴とする請求項３記載の半導体素子の製造方法。
  9. 前記絶縁膜スペーサを形成するステップ後で、シリコン基板のアクティブ領域に空き空間を形成するステップ前に、表面の異質物が除去されるように水素雰囲気で８００〜１０００℃で熱処理を行うステップを更に含むことを特徴とする請求項３記載の半導体素子の製造方法。
  10. 前記シリコン基板のアクティブ領域に空き空間を形成するステップは、プラズマを利用したドライエッチング、化学薬品を用いたウェットエッチング及び７族元素と水素を含んだ混合ガスを用いたドライエッチングで構成されたグループから選択されるいずれかの一つの工程で行うことを特徴とする請求項３記載の半導体素子の製造方法。
  11. 前記シリコン基板のアクティブ領域に空き空間を形成するステップは、ＨＣｌガスとＨ２ガスの混合ガスを使用して行うことを特徴とする請求項３記載の半導体素子の製造方法。
  12. 前記ＨＣｌガスとＨ２ガスはエッチング速度及びエッチングプロファイルを調節するために、各々その流量を０．１〜１ｓｌｍ及び１０〜５０ｓｌｍで調節することを特徴とする請求項１１記載の半導体素子の製造方法。
  13. 前記シリコン基板のアクティブ領域に空き空間を形成するステップは、７００〜１０００℃の温度で行うことを特徴とする請求項１１記載の半導体素子の製造方法。
  14. 前記シリコン基板のアクティブ領域に空き空間を形成するステップ後で、前記絶縁膜スペーサを除去するステップ前に、前記露出したトレンチの底面の基板の表面にフィールドストップイオン注入を行うステップを更に含むことを特徴とする請求項３記載の半導体素子の製造方法。
  15. 前記空間の表面上に絶縁膜を介して導電性電極を形成するステップは、
    前記絶縁膜スペーサが除去された基板結果物上に絶縁膜と電極物質膜を順次形成するステップと、
    前記電極物質膜上に絶縁膜を形成するステップと、
    前記電極物質膜上の絶縁膜をエッチバックしてエッチングされたパッド窒化膜上の電極物質膜部分を露出させるステップと、
    前記露出した電極物質膜部分をエッチング除去するステップと、
    前記残留された電極物質膜上の絶縁膜を除去するステップとからなることを特徴とする請求項３に記載の半導体素子の製造方法。
  16. 前記電極物質膜上の絶縁膜はＳＯＧ膜または感光膜であることを特徴とする請求項１５記載の半導体素子の製造方法。
  17. 前記露出した電極物質膜部分をエッチング除去するステップはＣｌ２／ＨＢｒの混合ガスを使用して行うことを特徴とする請求項１５記載の半導体素子の製造方法。
  18. 前記Ｃｌ２ガスとＨＢｒガスの流量は、各々１０〜１００ｓｃｃｍとすることを特徴とする請求項１７記載の半導体素子の製造方法。
  19. 前記露出した電極物質膜部分をエッチング除去するステップは酢酸、硝酸及びＮＨ４ＯＨの混合溶液を使用して遂行することを特徴とする請求項１５記載の半導体素子の製造方法。
  20. 前記ゲートは、ゲート酸化膜とゲート導電膜及びハードマスク膜の積層構造で形成すると共に、両側壁にゲートスペーサを備えるように形成することを特徴とする請求項３記載の半導体素子の製造方法。
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