CN107195615A - 带有屏蔽结构的晶体管、封装器件及其制造方法 - Google Patents

带有屏蔽结构的晶体管、封装器件及其制造方法 Download PDF

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Abstract

晶体管包括具有固有有源器件、第一端和第二端的半导体衬底。该晶体管也包括在该半导体衬底的上表面上的由多层介电材料和导电材料形成的互连结构。该互连结构包括由该导电材料形成的导柱、分接头互连件和屏蔽结构。该导柱电接触该第一端、延伸穿过该介电材料，并且连接到第一流道。该分接头互连件电接触该第二端、延伸穿过该介电材料，并且连接到第二流道。该屏蔽结构从屏蔽流道穿过该介电材料朝向该半导体衬底延伸。该屏蔽结构被安置在该导柱与该分接头互连件之间以限制该分接头互连件与该导柱之间的反馈电容。

Description

带有屏蔽结构的晶体管、封装器件及其制造方法
技术领域
本发明大体上涉及场效应晶体管。更具体地说，本发明涉及在有源器件的输入端与输出端之间具有屏蔽结构的场效应晶体管、其中带有该场效应晶体管的封装半导体器件以及制造此类场效应晶体管的方法。
背景技术
典型的高功率半导体器件封装可包括一个或多个输入引线、一个或多个输出引线、一个或多个晶体管、将(多个)输入引线耦合到(多个)晶体管的引线键合，以及将(多个)晶体管耦合到(多个)输出引线的引线键合。在此类高功率半导体器件封装中的场效应晶体管(FET)可包括叉指形漏极流道和栅极流道。FET的栅极通过从栅极流道分接的输入信号来驱动。栅极流道的分接可添加可减少放大器稳定性且减少增益的寄生反馈电容。
发明内容
根据本发明的一个方面，提供一种晶体管，包括：具有第一端和第二端的半导体衬底；以及在所述半导体衬底的上表面上的互连结构，所述互连结构由多层介电材料和导电材料形成，其中所述互连结构包括：由所述导电材料形成的导柱，所述导柱与所述第一端电接触，所述导柱延伸穿过所述介电材料；由所述导电材料形成的分接头互连件，所述分接头互连件与所述第二端电接触，所述分接头互连件延伸穿过所述介电材料；以及由所述导电材料形成的屏蔽结构，所述屏蔽结构穿过所述介电材料朝向所述半导体衬底延伸，所述屏蔽结构被安置在所述导柱与所述分接头互连件之间。
可选地，屏蔽结构通过所述介电材料与所述导柱横向隔开且电隔离。
可选地，屏蔽结构通过所述介电材料与所述分接头互连件横向隔开且电隔离。
可选地，屏蔽结构通过所述介电材料与所述半导体衬底的所述上表面垂直隔开且电隔离。
可选地，互连结构另外包括：电连接到所述导柱的第一流道；电连接到所述分接头互连件的第二流道；以及被安置在所述第一流道与所述第二流道之间的屏蔽流道，所述屏蔽流道被电连接到所述屏蔽结构。
可选地，互连结构另外包括：接触所述第二端且延伸穿过所述介电材料的多个分接头互连件，一个所述分接头互连件形成于所述第二端与所述第二流道之间的多个分接头位置中的每个分接头位置处；以及多个屏蔽结构，其中所述屏蔽结构中的一个屏蔽结构被安置在所述分接头位置中的每个分接头位置处。
可选地，分接头互连件朝向在所述屏蔽流道下面的所述介电材料中的所述导柱横向延伸；以及屏蔽结构朝向所述介电材料中的所述导柱横向延伸，以便所述屏蔽结构保持安置在所述导柱与所述分接头互连件之间。
可选地，晶体管另外包括使所述屏蔽流道与接地面电互连的屏蔽导柱，所述屏蔽导柱移动远离所述屏蔽结构。
可选地，互连结构的所述导电材料包括通过所述介电材料的第一介电材料层隔开的第一层和第二层；所述分接头互连件包括所述第一层的第一段、所述第二层的第二段和延伸穿过连接所述第一段和所述第二段的所述第一介电材料层的第一导电通孔；以及所述屏蔽结构包括所述第一层的第三段、所述第二层的第四段和延伸穿过所述第一介电材料层的第二导电通孔，其中所述第三段被安置在所述第一段与所述导柱之间，并且所述第四段被安置在所述第二段与所述导柱之间。
可选地，互连结构的所述导电材料另外包括通过所述介电材料的第二介电材料层与所述第二层隔开的第三层；形成于所述第三层的第五段中的流道，所述流道通过延伸穿过所述第二介电材料层的第三导电通孔电连接到所述第二层的所述第二段；以及屏蔽结构包括所述第三层的第六段，所述第六段通过延伸穿过所述第二介电材料层的第四导电通孔电连接到所述第四段，所述第六段被安置在所述流道与所述导柱之间。
可选地，晶体管另外包括：通过所述介电材料的第三介电材料层与所述第三层的所述第六段隔开的屏蔽流道，所述屏蔽流道通过第五导电通孔电连接到所述第六段；以及通过所述第三介电材料层与所述导柱隔开的另一个流道，所述另一个流道通过第六导电通孔电连接到所述导柱，其中所述屏蔽流道形成于相同的平面中，并且与所述另一个流道相邻。
可选地，分接头互连件形成到所述第二端的输入端的一部分；以及导柱形成来自所述第一端的输出端的一部分，并且所述屏蔽结构被布置成阻断在所述分接头互连件与所述导柱之间的电场。
根据本发明的第二方面，提供一种封装射频(RF)放大器器件，包括：器件衬底；耦合到所述器件衬底的输入引线；耦合到所述器件衬底的输出引线；以及耦合到所述器件衬底的顶面的晶体管，所述晶体管包括：具有第一端和第二端的半导体衬底；以及在所述半导体衬底的上表面上的互连结构，所述互连结构由多层介电材料和导电材料形成，其中所述互连结构包括：由所述导电材料形成的导柱，所述导柱与所述第一端电接触，所述导柱延伸穿过所述介电材料；由所述导电材料形成的分接头互连件，所述分接头互连件与所述第二端电接触，所述分接头互连件延伸穿过所述介电材料；以及由所述导电材料形成的屏蔽结构，所述屏蔽结构穿过所述介电材料朝向所述半导体衬底延伸，所述屏蔽结构被安置在所述导柱与所述分接头互连件之间。
可选地，互连结构另外包括：电连接到所述导柱的第一流道；电连接到所述分接头互连件的第二流道；以及被安置在所述第一流道与所述第二流道之间的屏蔽流道，所述屏蔽流道被电连接到所述屏蔽结构。
可选地，互连结构另外包括：电接触所述第二端且延伸穿过所述介电材料的多个分接头互连件，一个所述分接头互连件形成于所述第二端与所述第二流道之间的多个分接头位置中的每个分接头位置处；以及多个屏蔽结构，其中所述屏蔽结构中的一个屏蔽结构被安置在所述分接头位置中的每个分接头位置处。
可选地，分接头互连件朝向在所述屏蔽流道下面的所述介电材料中的所述导柱横向延伸；以及屏蔽结构朝向所述介电材料中的所述导柱横向延伸，以便所述屏蔽结构保持安置在所述导柱与所述分接头互连件之间。
可选地，封装射频放大器器件另外包括使所述屏蔽流道与接地面电互连的屏蔽导柱，所述屏蔽导柱横向移动远离所述屏蔽结构。
根据本发明的第三方面，提供一种制造晶体管的方法，包括：提供具有第一端和第二端的半导体衬底；以及在多层介电材料和导电材料的所述半导体衬底的上表面上形成互连结构，所述形成所述互连结构包括：由所述导电材料形成导柱，所述导柱电接触所述第一端，并且所述导柱延伸穿过所述介电材料；由所述导电材料形成分接头互连件，所述分接头互连件电接触所述第二端，所述分接头互连件延伸穿过所述介电材料；并且由所述导电材料形成屏蔽结构，所述屏蔽结构穿过所述介电材料朝向所述半导体衬底延伸，所述屏蔽结构被安置在所述导柱与所述分接头互连件之间。
可选地，形成所述互连结构另外包括：形成电连接到所述导柱的第一流道；形成电连接到所述分接头互连件的第二流道；形成被安置在所述第一流道与所述第二流道之间的屏蔽流道，所述屏蔽流道电连接到所述屏蔽结构；以及形成使所述屏蔽流道与接地面电互连的屏蔽导柱，所述屏蔽导柱移动远离所述屏蔽结构。
可选地，形成所述互连结构另外包括：形成接触所述第二端且延伸穿过所述介电材料的多个分接头互连件，所述分接头互连件中的一个分接头互连件形成于所述第二端与所述第二流道之间的多个分接头位置中的每个分接头位置处；以及形成多个屏蔽结构，其中所述屏蔽结构中的一个屏蔽结构被安置在所述分接头位置中的每个分接头位置处。
附图说明
附图用于另外示出各种实施例且用于解释所有根据本发明的各种原理和优点，在附图中的类似附图标记指代贯穿不同视图的相同的或功能类似的元件，图不一定按比例绘制，并且附图与下面的详细描述一起并入本说明书且形成本说明书的一部分。
图1示出具有叉指形漏极指状物和栅极指状物的晶体管的例子的简化俯视图；
图2示出现有技术晶体管的一部分的侧面剖视图；
图3示出另一个现有技术晶体管的一部分的侧面剖视图；
图4示出根据实施例的晶体管的一部分的侧面剖视图；
图5示出图4的互连结构的局部透视图；
图6示出在互连结构内的漏极导柱的透视图；
图7示出在互连结构内的分接头互连件的透视图；
图8示出在互连结构内的屏蔽结构的透视图；
图9示出根据另一个实施例的晶体管制造过程的流程图；
图10示出根据示例实施例的可并有图4的晶体管的放大器路径电路的示意图；
图11示出并有图4的晶体管的封装射频放大器器件的例子的俯视图；以及
图12示出沿线12-12图11的封装射频放大器器件的横截面侧视图。
具体实施方式
总的来说，本文中所公开的实施例蕴含在晶体管的互连结构内具有屏蔽结构的晶体管、具有此类晶体管的封装半导体器件和制造晶体管的方法。更具体地说，实施例可以包括沿多个流道叉指形晶体管的流道靠近输入互连接近输出互连的位置(分接头位置)战略性地定位的多个屏蔽结构。屏蔽结构包括几个接地导电材料(即金属)层，以及通孔，该通孔延伸穿过互连结构以阻断在从第一流道分接的输入信号与被携带到晶体管的第二流道的输出信号之间的电场。屏蔽结构的几何形状被配置成很小，以使来自屏蔽结构的附加输入电容贡献和附加输出电容贡献最小化。屏蔽结构的几何形状有效地增加有源器件(例如，晶体管)的增益，而无需通过减少反馈电容来降低稳定性。
以下描述以非限制性方式蕴含在场效应晶体管(FET)的互连结构内的屏蔽结构的实施方式。多个屏蔽结构可沿多个流道叉指形FET的栅极流道，且延伸穿过靠近来自栅极流道的输入连接接近到漏极流道的输出互连的位置的互连结构进行战略性地定位。然而，应理解，可在多种多样的单极晶体管和双极晶体管技术内实施屏蔽结构。
提供本即时公开以另外以使能方式对在应用时制作和使用根据本发明的各种实施例的最佳模式进行解释。另外提供本公开以加强对本发明的创造性原理及其优点的理解和了解，而不是以任何方式限制本发明。本发明仅通过所附权利要求书限定，所附权利要求书包括在发布本申请和这些权利要求的所有等效物的未决期间作出的任何修正。
应理解，在本文中关系术语(如果有的话)例如第一和第二、顶部和底部等等的使用可以仅用于区分一个实体或动作与另一个实体或动作，而不必需要或暗示在此类实体或动作之间的任何实际的此类关系或次序。还有，可使用各种阴影和/或影线示出图中的一些图，以区分在各个结构性层内产生的不同元件。可利用当前和未来的沉积、图案化、蚀刻等微型制造技术来产生结构层内的这些不同元件。因此，虽然在说明中利用了不同的阴影和/或影线，但是结构性层内的不同元件可由相同材料形成。
图1示出了具有叉指形漏极流道22和叉指形栅极流道24的晶体管20的例子的简化俯视图。也就是说，以交替的布置相对于彼此紧密地安置漏极流道22和栅极流道24。栅极26大体包围形成于放在漏极流道22和栅极流道24下面的固有器件的半导体衬底28内的漏极区域(不可见)。晶体管20另外包括由导电材料(通常为金属)形成的多个分接头互连件30。分接头互连件30被电连接在栅极流道24与形成于半导体衬底28内的栅极26的栅极分接头或栅极电极之间。分接头互连件30被定位的位置在本文中被称作分接头位置31。晶体管20可包括被插入在每对漏极流道22与栅极流道24之间的屏蔽流道32，屏蔽流道32可减少在漏极流道22与栅极流道24之间的一些反馈电容。叉指形漏极流道22、栅极流道24和屏蔽流道32可形成于半导体衬底28上面的一个或多个金属层中。
现参考图2，图2示出了现有技术晶体管34的一部分的侧面剖视图。晶体管34包括如图1所述和示出的漏极流道22和栅极流道24与屏蔽流道32的叉指形配置。晶体管34包括半导体衬底28，半导体衬底28具有形成于半导体衬底28内大体通过虚线框来表示的固有有源器件，例如FET 36。互连结构38形成于半导体衬底28的上表面40上。互连结构38可由多层介电材料和导电材料形成。以例子的方式，底部导电层42(由深色的向上且向右指向的窄影线表示)适当地形成于半导体衬底的上表面40上，以包括栅极电极26和漏极电极44。当然，其它结构也可形成于半导体衬底28的上表面40上，为简单起见，其它结构并未在本文中示出。
底部介电材料层46形成于底部导电层42上方。可适当地延伸穿过底部介电材料层46形成导电通孔48、导电通孔50。以例子的方式，一个或多个导电通孔48延伸穿过底部介电材料层46，并与底部栅极接触51电接触，底部栅极接触51继而与FET 36的栅极26电连通。同样地，导电通孔50延伸穿过底部介电层46，并与底部漏极接触44电接触，底部漏极接触44继而与FET 36的漏极区域(未示出)电连通。
第一导电层52(由向下且向右指向的宽影线表示)适当地形成于底部介电材料层46上。第一导电层52的分接头互连件段54与导电通孔48电接触，并且漏极段56与导电通孔50电接触。第一介电材料层58形成于第一导电层52的分接头互连件段54和漏极段56上方。可适当地延伸穿过第一介电材料层58形成导电通孔60、导电通孔62。以例子的方式，一个或多个导电通孔60延伸穿过第一介电材料层58，并且与分接头互连件段54电接触。同样地，导电通孔62延伸穿过第一介电材料层58，并且与漏极段56电接触。导电层(从导电层52开始)和介电材料层(从介电材料层58开始)通过命名法“第一”、“第二”、“第三”等与最底层导电和介电材料层区分开，并通过命名法“第一”、“第二”、“第三”等来指代在最底层导电和介电材料层上面它们的堆积。
第二导电层64(由向右且向上指向的窄影线表示)形成于第一介电材料层58上。第二导电层64的分接头互连件段66与导电通孔60电接触，并且漏极段68与导电通孔62电接触。第二介电材料层70形成于分接头互连件段66和第二导电层64的漏极段68上方。可适当地延伸穿过第二介电材料层70形成导电通孔72、导电通孔74。以例子的方式，一个或多个导电通孔72延伸穿过第二介电材料层70，并且与分接头互连件段66电接触。同样地，导电通孔74延伸穿过第二介电材料层58，并且与漏极段68电接触。
第三导电层76(由向右且向上指向的宽影线表示)形成于第二介电材料层70上。主栅极分接头传输线路78和栅极流道24形成于第三导电层76中，并且与导电通孔72电接触。因此，底部栅极接触51、通孔48、分接头互连件段54、通孔60、分接头互连件段66、通孔72和栅极分接头传输线路78共同产生在栅极26与栅极流道24之间的分接头互连件30中的一个分接头互连件30。漏极段82与导电通孔74电接触。第三介电材料层84形成于栅极分接头传输线路78、栅极流道24和第三导电层76的漏极段82上方。在该例子中，可适当地延伸穿过第三介电材料层84形成导电通孔86，并且导电通孔86与漏极段82电接触。
第四导电层88(由向右且向下指向的窄影线表示)形成于第三介电材料层84上。在该例子中，漏极流道22和屏蔽流道32形成于第四导电层88中。其后，第四介电层90可形成于漏极流道22和屏蔽流道32上方。漏极流道22与导电通孔86电接触。因此，底部漏极接触44、通孔50、漏极段56、通孔62、漏极段68、通孔74、漏极段82和通孔86的组合共同产生晶体管34的漏极导柱92，漏极导柱92用于将固有FET 36的漏极区域(未示出)电互连到漏极流道22。
通过从栅极流道24分接的输入信号经由分接头互连件30到栅极26来驱动固有FET36的栅极26。从栅极流道24分接的输入信号可将寄生反馈电容添加到来自漏极流道22的输出信号。该寄生反馈电容可减少放大器稳定性，并且减少增益。在输入端金属化物接近输出端金属化物的位置处，反馈电容的问题恶化。再者，这些位置被称作分接头位置31。因此，分接头位置31为分接头互连件30接近互连结构38内的漏极导柱92的位置。如上面所讨论的，也在图1中描绘了分接头位置31，从图1中可以看出，具有叉指形漏极流道22和叉指形栅极流道24的FET 20可以包括大量分接头位置31。再参考图2，应该很容易观测到，存在于第四导电层88中的屏蔽流道32可将漏极流道22从一些寄生反馈电容屏蔽开。然而，没有将放在互连结构38内的漏极流道22下面的漏极导柱92从分接头互连件30、栅极分接头传输线路78和栅极流道24屏蔽开。
图3示出了另一个现有技术晶体管96的一部分的侧面剖视图。晶体管96也包括由多层介电材料和导电材料形成的互连结构38。由此，与图2中的晶体管34一起使用的相同的附图标记也与晶体管96内的对应部件相关联。结果，为简洁起见，本文中将不重复晶体管96的互连结构38内的各个层和结构的描述。尽管如此，可以很容易观测到，没有将放在互连结构38内的漏极流道22下面的漏极导柱92从分接头互连件30、栅极分接头传输线路78和栅极流道24屏蔽开。
下面讨论的实施例蕴含包括多个屏蔽结构，沿多指叉指形晶体管的栅极指状物靠近输入互连接近输出互连的位置(例如，在分接头位置31)战略性地定位多个屏蔽结构。屏蔽结构包括几个接地导电材料(即金属)层，以及用于阻断在从输入流道分接的输入信号与在晶体管的输出流道处的输出信号之间的电场的通孔。屏蔽结构的几何形状被配置成很小，以使来自屏蔽结构的附加输入电容贡献和附加输出电容贡献最小化。屏蔽结构的几何形状有效地增加有源器件(例如，晶体管)的增益，而无需通过减少由在晶体管的输入流道与输入端之间的分接头互连件所引起的反馈电容来降低稳定性。
现参考图4，图4示出了根据实施例的晶体管100的一部分的侧面剖视图。晶体管100包括半导体衬底102，半导体衬底102具有形成于半导体衬底102内大体通过虚线框表示的固有有源器件，例如FET 104。除了其它特征件之外，在半导体衬底102内的FET 104包括在本文中被称作漏极区域106的第一端和在本文中被称作栅极电极108的第二端。FET 104的另外细节对于本领域的技术人员是已知的，并且因而，为简洁起见，本文中不再进行描述。再次重复，虽然在本文中讨论了FET设计，但是可替换地实施多种多样的单极晶体管和双极晶体管技术。
互连结构110形成于半导体衬底102的上表面112上。一般来说，晶体管100的互连结构110包括多个叉指形第一流道和叉指形第二流道，即漏极流道114和栅极流道116。附加地，互连结构110包括插入在每个漏极流道114与栅极流道116之间的多个屏蔽流道118。为简单说明起见，仅在图4的侧面剖视图中示出单个漏极流道114、两个栅极流道116和两个屏蔽流道118。然而，应理解晶体管100可被配置成包括大量的漏极流道、栅极流道和屏蔽流道，如由图1中的晶体管20所表示的。附加地，栅极电极108可被构造在漏极流道114的相对侧上，也如图1中所示的。
互连结构110可由多层介电材料和导电材料形成。在所示的配置中，底部导电层120(由深色的向上且向右指向的窄影线表示)适当地形成于半导体衬底102的上表面112上，以包括借助于导电通孔123电连接到栅极电极108的底部分接头段122(示出两个)以及借助于导电通孔125电连接到漏极区域106的底部漏极段124(示出一个)。当然，其它结构可形成于半导体衬底102的上表面112上，为简单起见，并未在本文中示出其它结构。
底部介电材料层126形成于底部导电层120上方。可适当地延伸穿过底部介电材料层126形成导电通孔128、导电通孔130。以例子的方式，导电通孔128延伸穿过底部介电材料层126，并且与底部分接头段122中的每个底部分接头段122电接触。同样地，导电通孔130延伸穿过底部介电层126，并且与底部漏极段124电接触。
第一导电层132(由向下且向右指向的宽影线表示)适当地形成于底部介电材料层126上。第一导电层132包括与导电通孔128电接触的分接头互连件段134。第一导电层132另外包括与导电通孔130电接触的漏极段136。另外，第一导电层132包括插入在分接头互连件段134与漏极段136之间的屏蔽段138。
第一介电材料层140形成于第一导电层132的分接头互连件段134、漏极段136和屏蔽段138上方。可适当地延伸穿过第一介电材料层140形成导电通孔142、导电通孔144、导电通孔146。以例子的方式，一个或多个导电通孔142延伸穿过第一介电材料层140，并且与分接头互连件段134中的每个分接头互连件段134电接触。同样地，导电通孔144延伸穿过第一介电材料层140，并且与漏极段136电接触。同样地，导电通孔146延伸穿过第一介电材料层140，并且与屏蔽段138中的每个屏蔽段138电接触。导电层(从导电层132开始)和介电材料层(从介电材料层140开始)通过命名法“第一”、“第二”、“第三”等与最底层导电和介电材料层区分开，并且通过命名法“第一”、“第二”、“第三”等来指代在最底层导电和介电材料层上面它们的堆积。
第二导电层148(由向右且向上指向的窄影线表示)形成于第一介电材料层140上。第二导电层148包括与导电通孔142电接触的分接头互连件段150和与导电通孔144电接触的漏极段152。附加地，第二导电层148包括被插入在分接头互连件段150与漏极段152之间的屏蔽段154。第二介电材料层156形成于第二导电层148的分接头互连件段150、漏极段152和屏蔽段154上方。可适当地延伸穿过第二介电材料层156形成导电通孔158、导电通孔160、导电通孔162。以例子的方式，一个或多个导电通孔158延伸穿过第二介电材料层156，并且与分接头互连件段150中的每个分接头互连件段150电接触。同样地，导电通孔160延伸穿过第二介电材料层156，并且与漏极段152电接触。附加地，导电通孔162延伸穿过第二介电材料层156，并且与屏蔽段154中的每个屏蔽段154电接触。
第三导电层164(由向右且向上指向的宽影线表示)形成于第二介电材料层156上。栅极流道116和从栅极流道116延伸的主栅极分接头传输线路166形成于第三导电层164中。栅极分接头传输线路166与导电通孔158电接触。因此，底部分接头段122、通孔128、分接头互连件段134、通孔142、分接头互连件段150、通孔158和栅极指状物166共同产生在底部金属段122与栅极流道116之间的独立的分接头互连件168。为了清楚起见，仅在图4中示出两个分接头互连件168。然而，应理解，根据和图1中示出的一样的叉指形漏极流道和栅极流道的配置，晶体管100可包括多个分接头互连件168。
漏极段170与导电通孔160电接触。被插入在栅极指状物166与漏极段170之间的屏蔽段172与导电通孔162电接触。第三介电材料层174形成于第三导电层164的栅极指状物166、栅极流道116、漏极段170和屏蔽段172上方。在该例子中，可适当地延伸穿过第三介电材料层174形成导电通孔176，并且导电通孔176与漏极段170电接触。类似地，可适当地延伸穿过第三介电材料层174形成导电通孔178，并且导电通孔178与屏蔽段172中的每个屏蔽段172电接触。
第四导电层180(由向右且向下指向的窄影线表示)形成于第三介电材料层174上。在该例子中，漏极流道114和屏蔽流道118形成于第四导电层180中。其后，第四介电材料层182可形成于漏极流道114和屏蔽流道118上方。漏极流道114与导电通孔176电接触。因此，底部漏极段124、通孔130、漏极段136、通孔144、漏极段152、通孔160、漏极段170和通孔176的组合共同产生晶体管100的漏极导柱184，漏极导柱184将固有FET 104的漏极区域106电互连到漏极流道114。
屏蔽流道118中的每个屏蔽流道118与导电通孔178电接触。因此，连接到导电通孔146的屏蔽段138中的一个屏蔽段138、连接到导电通孔162的屏蔽段154中的一个屏蔽段154以及连接到导电通孔178的屏蔽段172中的一个屏蔽段172的组合共同产生电连接到屏蔽流道118中的一个屏蔽流道118的屏蔽结构186(示出两个)。
屏蔽结构186与漏极导柱184横向隔开，并且被定位在漏极导柱184的相对侧上。屏蔽结构186中的每个屏蔽结构186通过介电材料层140、介电材料层156、介电材料层174、介电材料层182与漏极导柱184电隔离。类似地，屏蔽结构186通过介电材料层140、介电材料层156、介电材料层174、介电材料层182与分接头互连件168横向隔开且电隔离。另外，屏蔽结构186穿过介电材料层140、介电材料层156、介电材料层174朝向半导体衬底102的上表面112延伸。然而，屏蔽结构186通过底部介电材料层126与半导体衬底102的上表面112垂直隔开且电隔离。然而，应该很容易观测到，分接头互连件168中的每个分接头互连件168朝向在互连结构110内与它们相关联的屏蔽流道118下面的漏极导柱184横向延伸。和分接头互连件168一样地，屏蔽结构186中的每个屏蔽结构186也朝向在介电材料层140、介电材料层156、介电材料层174中的漏极导柱184横向延伸，以便屏蔽结构186保持安置在漏极导柱184与分接头互连件168之间。
固有FET 104的栅极电极108通过从栅极流道116分接的输入信号经由分接头互连件168到分接头位置188处的底部分接头段122进行驱动。因此，分接头位置188为分接头互连件168接近互连结构110内的漏极导柱184的位置。再者，从输入端金属化物(即，分接头互连件168)施加于输出端金属化物(即，漏极导柱184)上的不期望的反馈电容的电位在分接头位置188处为最大。被安置在漏极导柱184与分接头互连件168之间的屏蔽结构186可以有效地阻断在分接头互连件168与漏极导柱184之间的电场，以减少由分接头互连件168与漏极导柱184的接近程度所引起的反馈电容。
为了清楚起见，仅在图4中呈现单个漏极导柱184和两个屏蔽结构186。然而，应理解，根据图1中所示的叉指形漏极流道和叉指形栅极流道的配置，晶体管100可包括在分接头位置188处的多个漏极导柱184。因而，晶体管100可以包括多个独立的屏蔽结构186，其中屏蔽结构186中的一个屏蔽结构186被安置在分接头位置188中的每个分接头位置188处。因此，屏蔽结构186中的每个屏蔽结构186定期战略性地定位在多个流道叉指形有源器件的分接头位置188处。屏蔽结构186仅被定位在分接头位置188处，并且屏蔽结构186的几何形状被设计成很小，以使来自屏蔽结构186的附加输入电容贡献和附加输出电容贡献的电位最小化。附加地，在本文中总共示出五个导电层120、导电层132、导电层148、导电层164、导电层180以及五个介电层126、介电层140、介电层156、介电层174和介电层182。应理解，互连结构可包括大于或小于本文所描述的导电和介电层的数量，并且可适当地穿过介电层朝向半导体衬底延伸形成屏蔽结构。
图5示出图4的互连结构110的局部透视图。更特别地，图5示出藉由战略性地安置在漏极导柱184与分接头互连件168之间的屏蔽结构186，分接头互连件168在其处接近漏极导柱184的分接头位置188中的一个分接头位置188。为了清楚起见，包围漏极导柱184、屏蔽结构186和分接头互连件168的各个介电材料层并未在图5中示出。漏极流道114被电连接到漏极导柱184，栅极流道116被电连接到分接头互连件168，并且屏蔽流道118(被安置在漏极流道114与栅极流道116之间)被电连接到屏蔽结构186。用以相反方向指向的箭头示出漏极流道114、栅极流道116和屏蔽流道118中的每个，以预示流道114、流道116、流道118在彼此大致平行的长度方向上延伸。
图6示出在互连结构110(图5)内的漏极导柱184的透视图。如图所示，漏极导柱184包括在底部导电层120中的底部漏极段124。在第一导电层132中的漏极段136通过导电通孔130连接到下面的底部漏极段124。在第二导电层148中的漏极段152通过导电通孔144被连接到下面的漏极段136。在第三导电层164中的漏极段170通过导电通孔160被连接到下面的漏极段152。在第四导电层180中的漏极流道114通过导电通孔176被连接到下面的漏极段170。
图7示出在互连结构110(图5)内的分接头互连件168的透视图。如图所示，底部分接头段122形成于底部导电层120中。然而，底部分接头段122与底部导电层120的周围材料横向隔开，并且因而与底部导电层120的周围材料电隔离。该周围材料可为晶体管100的接地面190(图4)。在第一导电层132中的分接头互连件段134通过导电通孔128被连接到下面的底部分接头段122。在第二导电层148中的分接头互连件段150通过导电通孔142被连接到下面的分接头互连件段134。在第三导电层164中的栅极指状物166和因而栅极流道116通过导电通孔158被连接到下面的分接头互连件150。
图8示出在互连结构110(图5)内的屏蔽结构186的透视图。如图所示，屏蔽段138形成于第一导电层132中。在第二导电层148中的屏蔽段154通过导电通孔146被连接到下面的屏蔽段138。在第三导电层164中的屏蔽段172通过导电通孔162被连接到下面的屏蔽段154。在第四导电层180中的屏蔽流道118通过导电通孔178被连接到下面的屏蔽段172。
应重申，接地面190可形成于底部导电层120中。屏蔽结构186与底部导电层120垂直隔开。因此，互连结构110另外包括将屏蔽流道118电互连至接地面190的一个或多个屏蔽导柱192(示出一个)。屏蔽导柱192可由通过导电通孔194、导电通孔196、导电通孔198互连的导电层132、导电层148和导电层164形成，并且通过另一个导电通孔200互连至接地面190。屏蔽导柱192移动远离屏蔽结构186，并且由此远离分接头位置188(图5)。屏蔽导柱192充当至接地面190的分流器，以便适当地使屏蔽结构186接地。然而，屏蔽导柱192移动远离分接头位置188，以将来自屏蔽导柱192的输入电容贡献和输出电容贡献的电位最小化。
图9示出根据另一个实施例的晶体管制造过程202的流程图。晶体管制造过程202可被实施用于制作一个或多个晶体管，例如晶体管100(图4)，晶体管100(图4)具有形成于晶体管100(图4)内的多个屏蔽结构186(图4)。为便于解释，应连同晶体管制造过程202的随后的描述一起同时查看图4。
过程202可通过提供半导体衬底(例如，半导体衬底102)开始于框204，该半导体衬底具有形成于该半导体衬底内的一个或多个固有有源器件(例如，FET 104)。随后的框206-框220提供用于形成具有多个屏蔽结构(例如，屏蔽结构186)的互连结构(例如，互连结构110)的方法。在框206中，底部导电层(例如，底部导电层120)可形成于半导体衬底的上表面(例如，上表面112)上。例如，在框206中，导电材料，例如金属层可适当地沉积、经图案化和蚀刻以在底部导电层中产生所期望的结构(例如，图4的底部分接头段122和底部漏极段124以及图7的接地面190)。在框208中，介电材料层(例如，介电材料层126)被沉积在底部导电层中的结构上方。
在框210中，通过已知和/或即将进行的过程适当地产生延伸穿过底部介电材料层的导电通孔(例如，图4的通孔128、通孔130和图8的通孔200)。在框212中，“下一”导电层(例如，第一导电层132)形成于底部介电材料层上。例如，在框212中，导电材料，例如金属层可适当地沉积、经图案化和蚀刻以产生所期望的结构(例如，图4的分接头互连件段134、漏极段136、屏蔽段138和图8的屏蔽导柱192的段)。在框214中，“下一”介电材料层(例如，第一介电材料层140)被沉积在第一导电层中的结构上方。在框216中，延伸穿过介电材料层形成“下一”组导电通孔(例如，图4的导电通孔142、导电通孔144、导电通孔146和图8的导电通孔194)。
在查询框218中，关于方法是否蕴含在互连结构内形成另一个导电层作出确定。当有另一个导电层时，过程流程循环回到框212以形成下一导电层(例如，第二导电层148)、循环回到框214以沉积下一介电层(例如，第二介电材料层156)，并且循环回到框216以形成下一组导电通孔(例如，图4的导电通孔158、导电通孔160、导电通孔162和图8的导电通孔196)。因此，该过程流程继续直到多层介电材料和导电材料被适当地处理。
当在查询框218作出没有另外的导电材料层将被处理的确定时，该方法继续处于框220。在框220中，最终介电层(例如，第四介电层182)被沉积在结构上方。在框220之后的省略号指示可执行其它任务，例如测试、将晶体管并入到较大的电气系统中等。
现参考图10，图10示出了根据示例实施例的可并有晶体管100的放大器路径电路222的示意图。器件222包括输入引线224、输入阻抗匹配电路226、晶体管100、输出阻抗匹配电路230和输出引线232。虽然晶体管100和输入阻抗匹配电路路226和输出阻抗匹配电230的各个元件被示为单数部件，但是该描述仅出于便于解释的目的。本领域的技术人员应理解，基于在本文中的描述，晶体管100和/或输入阻抗匹配电路226和输出阻抗匹配电路230的某些元件每个可被实施为多个部件(例如，彼此并联或串联连接的)。例如，实施例可包括单-路径器件(例如，包括单个输入引线、输出引线、晶体管等)、双-路径器件(例如，包括两个输入引线、输出引线、晶体管等)和/或多-路径器件(例如，包括两个或两个以上输入引线、输出引线、晶体管等)。另外，输入引线/输出引线的数量可不与晶体管的数量相同(例如，对于给定的一组输入引线/输出引线，可有并行操作的多个晶体管)。
输入引线224和输出引线232每个包括导体，该导体被配置成使得器件222能够与外部电路(未示出)电耦合。更具体地说，输入引线224和输出引线232可以被物理定位在器件的封装的外部与内部之间。输入阻抗匹配电路226被电耦合在输入引线224与晶体管100的第一端之间，晶体管100的第一端也被定位在器件的内部内，并且输出阻抗匹配电路230被电耦合在晶体管100的第二端与输出引线232之间。
根据实施例，晶体管100为器件222的初级有源部件。晶体管100包括控制端和两个电流传导端，其中电流传导端通过可变导电性通道在空间上分隔开且电分离。例如，晶体管100可为场效应晶体管(FET)(例如，金属氧化物半导体FET(MOSFET))，场效应晶体管(FET)包括栅极流道116(控制端)、漏极流道114(第一电流传导端)和源极(第二电流传导端)。根据实施例，并且以非限制性方式使用通常应用于MOSFET的命名法，晶体管100的栅极流道116被耦合到输入阻抗匹配电路226，晶体管100的漏极流道114被耦合到输出阻抗匹配电路230，并且晶体管100的源极被耦合到接地面190(或另一个参考电压)。通过提供给晶体管100的栅极流道116的输入控制信号的变化，可调节在晶体管100的电流传导端之间的电流。
输入阻抗匹配电路226可被配置成将器件222的阻抗升高到更高(例如，中间或更高)的阻抗水平(例如，在从约2欧姆到约10欧姆或更高的范围内)。这是有利的因为它允许来自驱动级的印刷电路板级(PCB级)匹配接口(例如，“用户友好”的匹配接口)具有可以在带有最小的损失和变化的高产出制造中实现的阻抗。输入阻抗匹配电路226被耦合在输入引线224与晶体管100的控制端(例如，栅极流道116)之间。在例子中，输入阻抗匹配电路226包括两个电感元件234、电感元件236(例如，两组引线键合)和并联电容器238。第一电感元件234(例如，第一组引线键合)被耦合在输入引线224与电容器238的第一端之间，并且第二电感元件236(例如，第二组引线键合)被耦合在电容器238的第一端与晶体管100的控制端(例如，栅极流道116)之间。电容器238的第二端被耦合到接地(或另一个参考电压)。因此，电感元件234、电感元件236和并联电容器238的组合用作低通滤波器。
输出阻抗匹配电路230可被配置成将器件222的输出阻抗与可被耦合到输出引线232的外部电路或部件(未示出)的输入阻抗匹配。输出阻抗匹配电路230被耦合在晶体管100的第一电流传导端(例如，漏极流道114)与输出引线232之间。在例子中，输出阻抗匹配电路230包括两个电感元件240、电感元件242(例如，两组引线键合)和一个电容器244。第一电感元件240(例如，第三组引线键合)被耦合在晶体管100的第一电流传导端(例如，漏极流道114)与输出引线232之间。第二电感元件242(例如，第四组引线键合)被耦合在晶体管100的第一电流传导端(例如，漏极流道114)与电容器244的第一端之间。电容器244的第二端被耦合到接地(或耦合到另一个参考电压)。电感器242和电容器244被串联耦合在晶体管100的电流传导端(例如，漏极流道114)与接地之间，并且阻抗匹配元件的该组合用作高通匹配级。
参考图11到图12，图11示出了并有晶体管100的封装射频放大器器件246的例子的俯视图，并且图12示出了沿图11的线12-12的封装射频放大器器件的横截面侧视图。更具体地说，封装射频放大器器件246包括与第一放大器路径248相关联的第一电路和与第二放大器路径250相关联的第二电路。例如，第一放大器路径248可为杜赫放大器的载波路径，并且第二放大器路径250可为杜赫放大器的峰值路径。在可替换的实施例中，放大器路径248、放大器路径250可以形成不同类型的放大器的部分。在另一个可替换的实施例中，与第二放大器路径250相关联的第二电路可不包括该器件。
射频放大器器件246包括器件衬底252、输入引线254、输入引线256、输出引线258、输出引线260、两个晶体管管芯100和耦合到器件衬底252的顶面的无源部件262、无源部件264、无源部件266、无源部件268。此外，器件246包括多组引线键合270、引线键合272、引线键合274、引线键合276、引线键合278、引线键合280、引线键合282、引线键合284，多组引线键合270、引线键合272、引线键合274、引线键合276、引线键合278、引线键合280、引线键合282、引线键合284电互连引线254、引线256、引线258、引线260、晶体管管芯100和部件262、部件264、部件266、部件268。每组引线键合270、引线键合272、引线键合274、引线键合276、引线键合278、引线键合280、引线键合282、引线键合284由多个并行、紧密隔开的键合引线形成。虽然在图11中描绘了一定数量和布置的引线键合270、引线键合272、引线键合274、引线键合276、引线键合278、引线键合280、引线键合282、引线键合284，但是引线键合的数量和/或布置可不同于所示的。另外，每组引线键合270、引线键合272、引线键合274、引线键合276、引线键合278、引线键合280、引线键合282、引线键合284构成电感元件，并且因而引线键合可在下面被称为“电感元件”而不是“引线键合”。可在气腔封装中实施在图12中可见的封盖286，以将封装射频放大器器件246的内部部件密封于在图12中也可见的气腔288内。
在图10中示出的放大器路径电路可被用作第一放大器路径248的载波路径电路和/或作为第二放大器路径250的峰值路径电路中的任一者。因此，第一放大器路径248的输入引线254、无源部件262、无源部件264、晶体管100中的一个晶体管100、电感元件270、电感元件272、电感元件274、电感元件276以及输出引线258可以对应于图10的放大器路径电路222的输入引线224、输入阻抗匹配电路226、晶体管100、输出阻抗匹配电路230和输出引线232。同样地，第二放大器路径250的输入引线256、无源部件266、无源部件268、晶体管100中的一个晶体管100、电感元件278、电感元件280、电感元件282、电感元件284以及输出引线260可以对应于图10的放大器路径电路222的输入引线224、输入阻抗匹配电路226、晶体管100、输出阻抗匹配电路230和输出引线232。因此，为简洁起见，本文并未提供第一放大器路径248和第二放大器路径250的另外的细节。
虽然在本文中相对于带有一个载波放大器和一个峰值放大器的杜赫功率放大器描述了实施例，但是本领域的技术人员应理解，基于在本文中的描述，本发明的标的物的实施例可结合几乎任何类型的多个路径放大器来使用。因此，具有本文所述的屏蔽结构的晶体管不限于与杜赫放大器一起使用，也不限于与仅具有两个放大路径的放大器一起使用。相反，可在多种多样的电路内实施晶体管。
晶体管的实施例包括具有第一端和第二端的半导体衬底，以及在半导体衬底的上表面上的互连结构，该互连结构由多层介电材料和导电材料形成。互连结构包括由导电材料形成的导柱，该导柱与第一端电接触，该导柱延伸穿过介电材料；以及由该导电材料形成的分接头互连件，该分接头互连件与第二端电接触，该分接头互连件延伸穿过介电材料。互连结构另外包括由导电材料形成的屏蔽结构，该屏蔽结构穿过介电材料朝向半导体衬底延伸，该屏蔽结构被安置在导柱与分接头互连件之间。
封装射频(RF)放大器器件的实施例包括器件衬底、耦合到该器件衬底的输入引线、耦合到该器件衬底的输出引线以及耦合到该器件衬底的顶面的晶体管。晶体管包括具有第一端和第二端的半导体衬底，以及在该半导体衬底的上表面上的互连结构，该互连结构由多层介电材料和导电材料形成。互连结构包括由导电材料形成的导柱，该导柱与第一端电接触，该导柱延伸穿过介电材料；以及由该导电材料形成的分接头互连件，该分接头互连件与第二端电接触，该分接头互连件延伸穿过介电材料。互连结构另外包括由导电材料形成的屏蔽结构，该屏蔽结构穿过介电材料朝向半导体衬底延伸，该屏蔽结构被安置在导柱与分接头互连件之间。
制造晶体管的方法的实施例包括提供具有第一端和第二端的半导体衬底，并在多个介电材料层和导电材料层的半导体衬底的上表面上形成互连结构。形成互连结构包括由导电材料形成导柱，该导柱电接触第一端，并且该导柱延伸穿过介电材料，由导电材料形成分接头互连件，该分接头互连件电接触第二端，该分接头互连件延伸穿过介电材料，并由导电材料形成屏蔽结构，该屏蔽结构穿过介电材料朝向半导体衬底延伸，该屏蔽结构被安置在导柱与分接头互连件之间。
因此，本文中所公开的实施例蕴含具有在晶体管的互连结构内的屏蔽结构的晶体管、具有此类晶体管的封装半导体器件和制造该晶体管的方法。更具体地说，实施例可以包括沿多个流道叉指形晶体管的流道靠近输入互连接近输出互连的位置(分接头位置)战略性地定位的多个屏蔽结构。屏蔽结构包括几个接地导电材料(即金属)层，以及通孔，该通孔延伸穿过互连结构以阻断在从第一流道分接的输入信号与被携带到晶体管的第二流道的输出信号之间的电场。屏蔽结构的几何形状被配置成很小，以使来自屏蔽结构的附加输入电容贡献和附加输出电容贡献最小化。屏蔽结构的几何形状有效地增加有源器件(例如，晶体管)的增益，而无需通过减少反馈电容来降低稳定性。可在多种多样的的单极晶体管和双极晶体管技术内实施屏蔽结构。附加地，可在用于具有大于或小于本文所示的导电和介电层的量的晶体管的各个互连结构内实施屏蔽结构。
本公开旨在解释如何设计和使用根据本发明的各种实施例，而非限制本发明的真实、既定和公平的范围和其精神。前面的描述并不旨在是穷尽性的或将本发明限于所公开的确切形式。鉴于以上教示，修改或变化是可能的。选择和描述(多个)实施例以提供对本发明的原理和其实践应用的最佳说明，并且使得本领域的技术人员能够在各种实施例中且使用适合于预期的特定用途的各种修改来利用本发明。当根据公平地、合法地且公正地赋予的权利的宽度来解释时，所有此类修改和变化及其所有等效物均处于如由所附权利要求书所确定的本发明的范围内，并且在本专利申请未决期间可进行修正。

Claims (10)

1.一种晶体管，其特征在于，包括：
具有第一端和第二端的半导体衬底；以及
在所述半导体衬底的上表面上的互连结构，所述互连结构由多层介电材料和导电材料形成，其中所述互连结构包括：
由所述导电材料形成的导柱，所述导柱与所述第一端电接触，所述导柱延伸穿过所述介电材料；
由所述导电材料形成的分接头互连件，所述分接头互连件与所述第二端电接触，所述分接头互连件延伸穿过所述介电材料；以及
由所述导电材料形成的屏蔽结构，所述屏蔽结构穿过所述介电材料朝向所述半导体衬底延伸，所述屏蔽结构被安置在所述导柱与所述分接头互连件之间。
2.根据权利要求1所述的晶体管，其特征在于，所述屏蔽结构通过所述介电材料与所述导柱横向隔开且电隔离。
3.根据权利要求1所述的晶体管，其特征在于，所述屏蔽结构通过所述介电材料与所述分接头互连件横向隔开且电隔离。
4.根据权利要求1所述的晶体管，其特征在于，所述屏蔽结构通过所述介电材料与所述半导体衬底的所述上表面垂直隔开且电隔离。
5.根据权利要求1所述的晶体管，其特征在于，所述互连结构另外包括：
电连接到所述导柱的第一流道；
电连接到所述分接头互连件的第二流道；以及
被安置在所述第一流道与所述第二流道之间的屏蔽流道，所述屏蔽流道被电连接到所述屏蔽结构。
6.根据权利要求5所述的晶体管，其特征在于，所述互连结构另外包括：
接触所述第二端且延伸穿过所述介电材料的多个分接头互连件，一个所述分接头互连件形成于所述第二端与所述第二流道之间的多个分接头位置中的每个分接头位置处；以及
多个屏蔽结构，其中所述屏蔽结构中的一个屏蔽结构被安置在所述分接头位置中的每个分接头位置处。
7.根据权利要求5所述的晶体管，其特征在于：
所述分接头互连件朝向在所述屏蔽流道下面的所述介电材料中的所述导柱横向延伸；以及
所述屏蔽结构朝向所述介电材料中的所述导柱横向延伸，以便所述屏蔽结构保持安置在所述导柱与所述分接头互连件之间。
8.根据权利要求5所述的晶体管，其特征在于，另外包括使所述屏蔽流道与接地面电互连的屏蔽导柱，所述屏蔽导柱移动远离所述屏蔽结构。
9.一种封装射频(RF)放大器器件，其特征在于，包括：
器件衬底；
耦合到所述器件衬底的输入引线；
耦合到所述器件衬底的输出引线；以及
耦合到所述器件衬底的顶面的晶体管，所述晶体管包括：
具有第一端和第二端的半导体衬底；以及
在所述半导体衬底的上表面上的互连结构，所述互连结构由多层介电材料和导电材料形成，其中所述互连结构包括：
由所述导电材料形成的导柱，所述导柱与所述第一端电接触，所述导柱延伸穿过所述介电材料；
由所述导电材料形成的分接头互连件，所述分接头互连件与所述第二端电接触，所述分接头互连件延伸穿过所述介电材料；以及
由所述导电材料形成的屏蔽结构，所述屏蔽结构穿过所述介电材料朝向所述半导体衬底延伸，所述屏蔽结构被安置在所述导柱与所述分接头互连件之间。
10.一种制造晶体管的方法，其特征在于，包括：
提供具有第一端和第二端的半导体衬底；以及
在多层介电材料和导电材料的所述半导体衬底的上表面上形成互连结构，所述形成所述互连结构包括：
由所述导电材料形成导柱，所述导柱电接触所述第一端，并且所述导柱延伸穿过所述介电材料；
由所述导电材料形成分接头互连件，所述分接头互连件电接触所述第二端，所述分接头互连件延伸穿过所述介电材料；并且
由所述导电材料形成屏蔽结构，所述屏蔽结构穿过所述介电材料朝向所述半导体衬底延伸，所述屏蔽结构被安置在所述导柱与所述分接头互连件之间。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109560069A (zh) * 2017-09-26 2019-04-02 恩智浦美国有限公司 带有屏蔽结构的晶体管、封装器件及其制造方法
CN109861654A (zh) * 2017-12-20 2019-06-07 恩智浦美国有限公司 具有阻抗匹配电路的rf功率晶体管及其制造方法
CN113690214A (zh) * 2020-05-19 2021-11-23 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9543192B2 (en) * 2015-05-18 2017-01-10 Globalfoundries Singapore Pte. Ltd. Stitched devices
US10103233B1 (en) * 2017-09-29 2018-10-16 Nxp Usa, Inc. Transistor die with drain via arrangement, and methods of manufacture thereof
US10644148B2 (en) * 2018-06-07 2020-05-05 Nxp Usa, Inc. Active semiconductor device on high-resistivity substrate and method therefor
US10763334B2 (en) 2018-07-11 2020-09-01 Cree, Inc. Drain and/or gate interconnect and finger structure
US10483352B1 (en) 2018-07-11 2019-11-19 Cree, Inc. High power transistor with interior-fed gate fingers
US10600746B2 (en) * 2018-07-19 2020-03-24 Cree, Inc. Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors
US10593619B1 (en) * 2018-08-28 2020-03-17 Nsp Usa, Inc. Transistor shield structure, packaged device, and method of manufacture
NL2021545B1 (en) * 2018-09-03 2020-04-30 Ampleon Netherlands Bv Power amplifier with decreased RF return current losses
US20200098684A1 (en) * 2018-09-26 2020-03-26 Nxp Usa, Inc. Transistor, packaged device, and method of fabrication
US10672703B2 (en) * 2018-09-26 2020-06-02 Nxp Usa, Inc. Transistor with shield structure, packaged device, and method of fabrication
US10770415B2 (en) 2018-12-04 2020-09-08 Cree, Inc. Packaged transistor devices with input-output isolation and methods of forming packaged transistor devices with input-output isolation
US11417746B2 (en) * 2019-04-24 2022-08-16 Wolfspeed, Inc. High power transistor with interior-fed fingers
US11177207B2 (en) * 2019-12-19 2021-11-16 Nxp Usa, Inc. Compact transistor utilizing shield structure arrangement
US11587852B2 (en) 2020-10-12 2023-02-21 Nxp Usa, Inc. Power amplifier modules with flip-chip and non-flip-chip power transistor dies
US11502026B2 (en) 2020-10-12 2022-11-15 Nxp Usa, Inc. Transistor with flip-chip topology and power amplifier containing same
US11430743B1 (en) * 2021-04-06 2022-08-30 Nxp Usa, Inc. Transistor with shield system including multilayer shield structure arrangement

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050017298A1 (en) * 2003-07-21 2005-01-27 Zhijian Xie Shielding structure for use in a metal-oxide-semiconductor device
US20050189588A1 (en) * 2004-02-27 2005-09-01 Gordon Ma Semiconductor structure
US7135766B1 (en) * 2004-11-30 2006-11-14 Rf Micro Devices, Inc. Integrated power devices and signal isolation structure
WO2010016008A1 (en) * 2008-08-05 2010-02-11 Nxp B.V. Ldmos with discontinuous metal stack fingers
US20100182078A1 (en) * 2009-01-22 2010-07-22 Stmicroelectronics Inc. Methods and apparatus for reducing coupling in a mos device
US20110102077A1 (en) * 2009-10-30 2011-05-05 Freescale Semiconductor, Inc. Semiconductor device with feedback control
CN102184911A (zh) * 2011-04-08 2011-09-14 昆山华太电子科技有限公司 大功率高频器件密勒寄生电容屏蔽结构
US20120313691A1 (en) * 2011-06-13 2012-12-13 Vladimir Mikhalev Electromagnetic shield and associated methods
US20140070365A1 (en) * 2012-09-12 2014-03-13 Lakshminarayan Viswanathan Semiconductor devices with impedance matching-circuits, and methods of manufacture thereof
CN103730449A (zh) * 2012-10-12 2014-04-16 格罗方德半导体公司 半导体装置用的先进法拉第屏蔽

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03165058A (ja) 1989-11-24 1991-07-17 Mitsubishi Electric Corp 半導体装置
US5309012A (en) * 1992-11-03 1994-05-03 Intel Corporation Protected erase voltage discharge transistor in a nonvolatile semiconductor memory
US5742082A (en) 1996-11-22 1998-04-21 Motorola, Inc. Stable FET with shielding region in the substrate
DE10105725B4 (de) 2001-02-08 2008-11-13 Infineon Technologies Ag Halbleiterchip mit einem Substrat, einer integrierten Schaltung und einer Abschirmvorrichtung
FR2826780A1 (fr) * 2001-06-28 2003-01-03 St Microelectronics Sa Dispositif semi-conducteur a structure hyperfrequence
JP2003037178A (ja) * 2001-07-25 2003-02-07 Nec Corp 半導体集積回路装置
JP3910047B2 (ja) * 2001-11-20 2007-04-25 松下電器産業株式会社 半導体記憶装置
CN101238585A (zh) * 2005-08-10 2008-08-06 Nxp股份有限公司 Ldmos晶体管
US7446411B2 (en) * 2005-10-24 2008-11-04 Freescale Semiconductor, Inc. Semiconductor structure and method of assembly
DE102006022360B4 (de) 2006-05-12 2009-07-09 Infineon Technologies Ag Abschirmvorrichtung
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US8178908B2 (en) * 2008-05-07 2012-05-15 International Business Machines Corporation Electrical contact structure having multiple metal interconnect levels staggering one another
US8178953B2 (en) * 2008-09-30 2012-05-15 Infineon Technologies Ag On-chip RF shields with front side redistribution lines
US8063469B2 (en) * 2008-09-30 2011-11-22 Infineon Technologies Ag On-chip radio frequency shield with interconnect metallization
TWI420662B (zh) * 2009-12-25 2013-12-21 Sony Corp 半導體元件及其製造方法，及電子裝置
US8680615B2 (en) 2011-12-13 2014-03-25 Freescale Semiconductor, Inc. Customized shield plate for a field effect transistor
JP5580365B2 (ja) * 2012-05-29 2014-08-27 旭化成エレクトロニクス株式会社 電流制御回路およびこれを用いたｐｌｌ回路
KR101921686B1 (ko) * 2012-06-14 2018-11-26 스카이워크스 솔루션즈, 인코포레이티드 와이어 본드 패드 및 관련된 시스템, 장치, 및 방법을 포함하는 전력 증폭기 모듈
US9462674B1 (en) * 2013-08-26 2016-10-04 Xilinx, Inc. Circuits for and methods of providing a charge device model ground path using substrate taps in an integrated circuit device
DE102014113465B4 (de) * 2014-09-18 2022-01-13 Infineon Technologies Austria Ag Elektronisches Bauteil

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050017298A1 (en) * 2003-07-21 2005-01-27 Zhijian Xie Shielding structure for use in a metal-oxide-semiconductor device
US20050189588A1 (en) * 2004-02-27 2005-09-01 Gordon Ma Semiconductor structure
US7135766B1 (en) * 2004-11-30 2006-11-14 Rf Micro Devices, Inc. Integrated power devices and signal isolation structure
WO2010016008A1 (en) * 2008-08-05 2010-02-11 Nxp B.V. Ldmos with discontinuous metal stack fingers
US20100182078A1 (en) * 2009-01-22 2010-07-22 Stmicroelectronics Inc. Methods and apparatus for reducing coupling in a mos device
US20110102077A1 (en) * 2009-10-30 2011-05-05 Freescale Semiconductor, Inc. Semiconductor device with feedback control
CN102184911A (zh) * 2011-04-08 2011-09-14 昆山华太电子科技有限公司 大功率高频器件密勒寄生电容屏蔽结构
US20120313691A1 (en) * 2011-06-13 2012-12-13 Vladimir Mikhalev Electromagnetic shield and associated methods
US20140070365A1 (en) * 2012-09-12 2014-03-13 Lakshminarayan Viswanathan Semiconductor devices with impedance matching-circuits, and methods of manufacture thereof
CN103730449A (zh) * 2012-10-12 2014-04-16 格罗方德半导体公司 半导体装置用的先进法拉第屏蔽

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109560069A (zh) * 2017-09-26 2019-04-02 恩智浦美国有限公司 带有屏蔽结构的晶体管、封装器件及其制造方法
CN109560069B (zh) * 2017-09-26 2023-05-23 恩智浦美国有限公司 带有屏蔽结构的晶体管、封装器件及其制造方法
CN109861654A (zh) * 2017-12-20 2019-06-07 恩智浦美国有限公司 具有阻抗匹配电路的rf功率晶体管及其制造方法
CN113690214A (zh) * 2020-05-19 2021-11-23 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法

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