CN103681635B - 具有阻抗匹配电路的半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置（例如，RF装置）的实施例包括衬底、隔离结构、有源装置、引线以及电路。隔离结构耦接于衬底，并且包括开口。由衬底的表面的通过开口暴露的部分限定有源装置区域。有源装置耦接于有源装置区域内的衬底表面。电路电耦接于有源装置和引线之间。电路包括被放置在有源装置区域外的一个或多个元件（物理地耦接于隔离结构和/或位于引线下面）。被放置在有源装置区域外的元件可以包括包络终止电路和/或阻抗匹配电路的元件。实施例还包括制造这种半导体装置的方法。

Description

具有阻抗匹配电路的半导体装置及其制造方法
技术领域
本发明所描述的主题的实施例通常涉及封装的半导体装置，更具体的说，涉及包括阻抗匹配电路的封装的、射频(RF)半导体装置。
背景技术
典型的高功率、射频(RF)半导体装置可以包括一个或多个输入引线、一个或多个输出引线、一个或多个晶体管、将输入引线耦接于晶体管的接合线、以及将晶体管耦接于输出引线的接合线。接合线在高频率下具有显著的电感，并且这种电感可以是用于装置的输入和输出阻抗匹配电路的设计中的因素。在某些情况下，输入和输出阻抗匹配电路可以被包含在包含了装置的晶体管的相同封装内。尤其是，封装内的输入阻抗匹配电路可以耦接于装置的输入引线和晶体管的控制端子(例如，栅极)之间，以及封装内的输出阻抗匹配电路可以耦接于晶体管的电流传导端子(例如，漏极)和装置的输出引线之间。输入和输出阻抗匹配电路每一均可以包括或多个电容性和电阻性元件，连同将这些元件与装置的晶体管(一个或多个)以及与输入和输出引线进行互连的各组接合线内固具有的电感。
这种封装的射频半导体装置是可容易获得的，当被用于窄带应用的时候，其具有非常好的性能。然而，为宽带、多带、和/或多模操作设计合适的封装的RF射频半导体装置由于若干原因是具有挑战性的。例如，在封装的射频半导体装置中，引线级(lead level)输出阻抗受到匹配部分数量的限定。因此，为了实现对于宽带、多带、和/或多模操作的可接受引线级输出阻抗，可能期望并入多个封装内的匹配部分。然而，在装置内包括多个匹配部分增加了阻抗匹配电路中的阻抗匹配元件的数量，从而增加了装置的尺寸。此外，将要被实现以互连多个阻抗匹配元件以用于多级匹配的不同组接合线可能会带来不可接受的匹配部分之间的电感耦接，这会限制阻抗转换的有效性。此外，为了促进宽带、多带、和/或多模实现方式的良好性能，可能要保证阻抗匹配电路中的相对大的分立电容器。因此，为了容纳相对大的电容器，对于这种实现方式的封装尺寸将需要进一步增加。增加半导体装置封装尺寸与减小装置尺寸和成本的行业发展趋势不相符。
发明内容
本发明提供一种装置，包括：衬底，其具有表面；隔离结构，其具有耦接到所述衬底的所述表面的底表面和顶表面，其中所述隔离结构包括开口，并且有源装置区域由所述衬底的所述表面的通过所述开口暴露的部分限定；有源装置，其耦接到在所述有源装置区域内的所述衬底的所述表面；引线，其耦接到所述隔离结构；以及电路，其电耦接在所述有源装置和所述引线之间，其中所述电路包括多个元件，其中所述多个元件中的一个或多个元件被放置在所述有源装置区域外，并且其中被放置在所述有源装置区域外的所述一个或多个元件包括从包络频率终止电路和低通匹配电路选择的元件。
本发明提供一种装置，包括：衬底，其具有导电表面；隔离结构，其具有耦接到所述衬底的所述导电表面的底表面和顶表面，其中所述隔离结构包括开口，并且由所述衬底的所述导电表面的通过所述开口暴露的部分限定有源装置区域；晶体管，其耦接到在所述有源装置区域内的所述衬底的所述导电表面；第一引线，其耦接到所述隔离结构；以及电路，其电耦接于所述晶体管和所述第一引线之间，其中所述电路包括多个元件，其中所述多个元件中的一个或多个元件被放置在所述有源装置区域外，并且其中被放置在所述有源装置区域外的所述一个或多个元件包括从包络频率终止电路和低通匹配电路选择的元件。
本发明提供一种装置，包括：衬底，其具有表面；引线；隔离结构，其具有顶表面和底表面，其中所述引线耦接于所述隔离结构的所述顶表面，并且所述隔离结构的所述底表面耦接于所述衬底的所述表面，并且其中有源装置区域对应于所述衬底的所述表面的没有耦接所述隔离结构的部分；有源装置，耦接于在所述有源装置区域内的所述衬底的所述表面；以及电路，电耦接于所述有源装置和所述引线之间，其中所述电路包括多个元件，其中所述多个元件中的一个或多个元件被放置在所述有源装置区域外，并且其中被放置在所述有源装置区域外的所述一个或多个元件包括位于所述引线下面的电容器并且包括所述隔离结构的位于所述引线和所述衬底之间的部分。
本发明提供一种制造半导体装置的方法，所述方法包括步骤：提供具有表面的衬底；将隔离结构的底表面耦接于所述衬底的所述表面，其中所述隔离结构包括开口，并且由所述衬底的所述表面的通过所述开口暴露的部分限定有源装置区域；将有源装置耦接于在所述有源装置区域内的所述衬底的所述表面；将引线耦接于所述隔离结构；以及将电路电耦接于所述有源装置和所述引线之间，其中所述电路包括多个元件，其中所述多个元件中的一个或多个元件被放置在所述有源装置区域外，并且其中被放置在所述有源装置区域外的所述一个或多个元件包括从包络频率终止电路和低通匹配电路选择的元件。
附图说明
在结合下列附图参阅详细说明以及权利要求时，对本发明主题会有更完整的理解，其中在附图中相同的参考符号表示类似的要素。
图1是根据一个示例实施例的具有输入和输出阻抗匹配电路的半导体装置的示意图；
图2是根据一示例实施例的半导体装置的例子的顶视图；
图3是根据另一个示例实施例的半导体器的顶视图；
图4是图3的半导体装置沿着线4-4的截面侧视图；
图5是图3的半导体装置沿着线5-5的截面侧视图；
图6是根据另一个示例实施例的半导体装置的顶视图；
图7是根据另一个示例实施例的半导体装置的顶视图；
图8是根据另一个示例实施例的半导体装置的顶视图；
图9是根据另一个示例实施例的四引线半导体装置的顶视图；
图10是图9的半导体装置沿着线10-10的截面侧视图；
图11是根据另一个示例实施例的半导体装置的截面侧视图；以及
图12是根据示例实施例的制造半导体装置的方法的流程图。
具体实施方式
以下详细说明在本质上仅仅是说明性的，并不意图限制本主题的实施例或这些实施例的应用和使用。如在此所使用的，词语“示例”指“充当例子、实例或说明”。在本发明中被描述为示例的任何实施方式并不必然被理解为优选或优于其它实施方式。此外，不受先前技术领域、背景技术、或以下详细说明中呈现的任何明示或暗示的理论所限制。
多个实施例包括利用气腔或模制封装件被实现的半导体装置(例如，射频(RF)半导体装置)。如在下面将要更详细描述的，半导体装置的一个实施例包括：通常位于封装件的“有源装置区域”内的有源装置(例如，晶体管)、耦接于到该装置的输入的输入阻抗匹配电路、以及耦接于该装置的输出的输出阻抗匹配电路。输入和输入阻抗匹配电路每一都包括多个阻抗匹配元件(例如，电感器和电容器)。根据多种不同实施例，某些阻抗匹配元件位于封装件的有源装置区域外，同时仍然实现了输入和输出阻抗匹配电路的所期望的电特性。在下面的描述中，将详细讨论多种不同类型的封装(例如，气腔封装和模制封装)的实施例。尤其，在多种实施例中，如下面将要更详细描述的，一个或多个阻抗匹配元件物理地耦接于装置的隔离结构。特别是，首先讨论气腔封装实施例(结合图2-图10)，随后讨论模制封装实施例(结合图11)。应理解，就一种类型的封装所讨论的特征也可以在其它类型的封装中实施，并且本发明主题的范围包括这样的修改。此外，虽然这里的描述主要讨论了将输出阻抗匹配电路的阻抗匹配元件放置在封装件的有源部分外，但应理解，在其它实施例中，输入阻抗匹配电路的阻抗匹配元件也可以类似地放置在封装件的有源部分外。
图1是根据一个示例实施例的半导体装置100的示意图。在一个实施例中，装置100包括输入引线102、输入阻抗匹配电路110、晶体管120、包络频率终止电路149、输出阻抗匹配电路150、以及输出引线104。包络频率终止电路149和输出阻抗匹配电路150可以被共同地称为“输出电路”。虽然晶体管120和输入及输出阻抗匹配电路110、150的多个元件被显示为单独的组件，但是该描述仅仅是为了便于解释说明的目的。基于这里的说明，本领域所属技术人员将理解，晶体管120和/或输入及输出阻抗匹配电路110、150的某些元件各自可以被实施为多个组件(例如，彼此并联或串联连接)，这些实施例的例子在其它附图中被示出并且在稍后描述。例如，实施例可以包括单路径装置(例如，包括单个输入引线、输出引线、晶体管等等)、双路径装置(例如，包括两个输入引线、若干输出引线、晶体管等等)、和/或多路径装置(例如，包括两个或更多个输入引线、若干输出引线、晶体管等等)。此外，输入/输出引线的数量可以和晶体管的数量不相同(例如，对于给定的一组输入/输出引线可有并行操作的多个晶体管)。因此，下面的晶体管120和输入及输出阻抗匹配电路110、150的各个元件的说明并不意图将本发明主题的范围仅仅限定于所说明的实施例。
输入引线102和输出引线104各自包括被配置来使得装置100能够与外部电路(未示出)电耦接的导体。尤其，输入引线102和输出引线104物理地位于装置的封装件的外部和内部之间。输入阻抗匹配电路110电耦接于输入引线102和也位于装置的内部的晶体管120的第一端子之间，而输出阻抗匹配电路120电耦接于晶体管120的第二端子和输出引线104之间。
根据一个实施例，晶体管120是装置100的主要有源组件。晶体管120包括控制端子和两个电流传导端子，其中电流传导端子通过导电性可变的沟道被在空间上分离且电分离开。例如，晶体管120可以是场效应晶体管(FET)(例如，金属氧化物半导体FET(MOSFET))，其包括栅极(控制端子)、漏极(第一电流传导端子)、以及源极(第二电流传导端子)。替代地，晶体管120可以是双极结晶体管(BJT)。因此，这里所引述的“栅极”、“漏极”、以及“源极”意图不是限制性的，因为这些名称每一个对于BJT实施方式具有类似的特征(例如，基极、集电极以及发射极)。根据一个实施例，使用通常以非限制性方式应用于MOSFET的命名法，晶体管120的栅极耦接于输入阻抗匹配电路110，晶体管120的漏极耦接于输出阻抗匹配电路150，以及晶体管120的源极耦接于地。通过提供给晶体管120的栅极的控制信号的变化，可以调制晶体管120的电流传导端子之间的电流。
输入阻抗匹配电路110被配置以将装置100的阻抗提高到较高(例如，中间或更高)的阻抗级别(例如，在大约2至大约10欧姆或更高的范围内)。这有利之处在于其允许了来自驱动器级的PCB级匹配接口，以具有可以在大批量制造中以最小的损耗和变化实现的阻抗(例如，“用户友好”匹配接口)。输入阻抗匹配电路110耦接于输入引线202和晶体管120的控制端子(例如，栅极)之间。根据一个实施例，输入阻抗匹配电路110包括两个电感元件(例如，两组接合线)112、114和并联电容器116。第一电感元件112(例如，第一组接合线)耦接于输入引线102和电容器116的第一端子之间，而第二电感元件114(例如，第二组接合线)耦接于电容器116的第一端子和晶体管120的控制端子之间。电容器116的第二端子耦接于地。电感元件112、114和并联电容器116的组合起低通滤波器的作用。根据一个实施例，电感元件112、114的串联组合可以具有在大约50皮亨利(pH)值至大约3纳亨利(nH)之间的范围内的值，并联电容器116可以具有在大约5皮法(pF)至大约80pF之间的范围内的值。
输出阻抗匹配电路150被配置以使装置100的输出阻抗与可以耦接于输出引线104的外部电路或组件(未示出)的输入阻抗匹配。输出阻抗匹配电路150耦接于晶体管120的第一电流传导端子(例如，漏极)和输出引线104之间。根据一个实施例，输出阻抗匹配电路150包括三个电感元件132、134、140(例如，三组接合线)和两个电容器142、146。第一电感元件132(例如，第三组接合线)(在此，其可以被称为“串联电感器”)耦接于晶体管120的第一电流传导端子(例如，漏极)和输出引线104之间。第二电感元件134(例如，第四组接合线)(在此，其可以被称为“并联电感器”)耦接于晶体管120的第一电流传导端子和第一电容器142(在此，其可以被称为“并联电容器”)的第一端子之间。最后，第三电感元件140(例如，第五组接合线)(在此，其可以被称为“低通匹配电感器”)耦接于输出引线104和第二电容器146(在此，其可以被称为“低通匹配电容器”)的第一端子之间。在一个实施例中，并联电容器和低通匹配电容器142、144、146的第二端子耦接于地。
并联电感器134和并联电容器142串联耦接于晶体管120的电流传导端子和地之间，并且阻抗匹配元件的这个组合起第一(高通)匹配级的作用。因此，并联电感器134和并联电容器142的组合在此可以被称为高通匹配电路143。根据一个实施例，并联电感器134可以具有在大约100pH至大约3nH之间的范围内的值，并联电容器142可以具有在大约50pF至大约500pF之间的范围内的值，但是这些组件也可以具有这些范围以外的值。
在并联电感器134和并联电容器142之间的节点148处存在RF“冷点”，其中RF冷点表示电路中的高阻抗点。包络频率终止电路149耦接于RF冷点(节点148处)和地之间。包络频率终止电路149用于改善装置100的由输出阻抗匹配电路150和在RF频率呈现出高阻抗的偏馈(bias feed)之间的相互作用引起的低频谐振。从匹配的角度来看，包络频率终止电路149本质上是“不可见的”，因为它仅仅影响包络频率下的输出阻抗(即，包络频率终止电路149提供对于装置200的包络频率的终止)。根据一个实施例，包络频率终止电路149包括电感元件136、电阻器138、以及电容器144，其全都串联耦接。电感元件136(例如，第六组接合线)(在此，其可以被称为“包络电感器”)耦接于节点148(或者，并联电容器142的第一端子)和电阻器138(在此，其可以被称为“包络电阻器”)的第一端子之间。包络电阻器138的第二端子耦接于电容器144(在此，其可以被称为“包络电容器”)的第一端子。在一个实施例中，包络电容器144的第二端子耦接于地。根据一个实施例，包络电感器136可以具有在约5pH至约500pH之间的范围内的值，包络电阻器138可以具有在大约0.1Ohm至大约2Ohm之间的范围内的值，而包络电容器144可以具有在大约10纳法(nF)至大约10微法(μF)之间的范围内的值，但是这些组件也可以具有这些范围以外的值。
低通匹配电感器140和低通匹配电容器146串联耦接于输出引线104和地之间。并且阻抗匹配元件的这个组合起第二(低通)匹配级的功能。因此，低通匹配电感器140和低通匹配电容器146的组合在此可以称为低通匹配电路147。根据一个实施例，低通匹配电感器140可以具有在大约50pH值至大约1nH之间的范围内的值，而低通匹配电容器146可以具有在大约1pF至大约50pF之间的范围内的值，但是这些组件也可以具有这些范围以外的值。
理想的情况下，低通匹配电路147将仅仅包括低通匹配电容器146。由于下面解释的原因，低通匹配电感器140不是特别理想的元件。然而，在一些实施例中，低通匹配电感器140被包括在低通匹配电路147中，因为需要在输出引线104和低通匹配电容器146之间建立不同的电连接。低通匹配电感器140表示该电连接(例如，低通匹配电感器140可以被实施为输出引线104和低通匹配电容器146之间的多个接合线(例如，图2的接合线240))。为了实现期望的性能，输出阻抗匹配电路150应当被设计来补偿低通匹配电感器140的电感，即使这种补偿可能具有其它缺点(例如，低通匹配电容器146的大小增加)。此外，如后面将要更详细解释的，由于电感元件的相对紧邻的物理邻近，在低通匹配电感器140和系统的其它电感元件(例如，串联电感器132和并联电感器134)之间可能存在不期望的电感耦合。这种电感耦合会引起输出阻抗匹配电路150中的不期望的损耗和不是最优的阻抗转换。如后面将要更详细解释的，在一些实施例中，可以消除低通匹配电感器140。
如下面将要描述的，装置的输入引线、输入阻抗匹配电路、晶体管、输出阻抗匹配电路、以及输出引线都可以被合并到单个封装件中，其中装置的晶体管被放置在封装的装置的有源装置区域内。为了减小在特定实施例中的封装尺寸，阻抗匹配电路的某些元件远离封装的装置的有源装置区域放置，这就使得能够产生具有多阶匹配的相对小的封装的装置。此外，在某些实施例中，阻抗匹配电路的一些元件通过使用导电互连而不是接合线电耦接于其它装置元件，这可以降低制造的复杂性和/或装置成本。
图2是半导体装置200(例如，射频装置)的实施例的顶视图。例如，装置200的元件和互联的电元件可以通过图1的示意图构建。装置200包括输入引线202(例如，图1的输入引线102)、输出引线204(例如，图1的输出引线104)、法兰206、隔离结构208、一个或多个晶体管220(例如，图1的晶体管120)、输入阻抗匹配电路210(例如，图1的输入阻抗匹配电路110)、包络频率终止电路249(例如，图1的包络频率终止电路149)、以及输出阻抗匹配电路250(例如，图1的输出阻抗匹配电路150)，所有这些可以被封装在一起作为装置的一些部分(例如，上述列出的组件形成了单个、分立装置的一些部分)。在图2的示例中，装置200包括两个晶体管220，其基本并行操作，但是其它半导体装置也可以包括少至一个晶体管或者多于两个的晶体管(例如，如在图3和图6-8的实施例中那样)。另外，装置200包括两个输入电容器214、两个并联电容器246、一个包络电容器244、以及多个低通匹配电容器246，其中相同类型的电容器的组也基本并行操作。应理解，也可以实现更多或更少的电容器214、242、244、246。为了清楚起见，下文中，晶体管220、输入电容器214、并联电容器242以及低通匹配电容器246每一都将被以单独(单数)的意义引述。应当理解，单独意义上对特定装置组件的说明也适用于所有这些组件的集合。
根据一个实施例，装置200被合并到气腔封装件中，其中基本上装置200的所有电学元件(除了延伸超出隔离结构208的边沿的引线202、204的部分)都位于封闭的气腔中。基本上，气腔在底部以法兰206、隔离结构208，并以上覆的并与隔离结构208和引线202、204接触的盖为边界。虽然该盖没有在图2中示出，但是以虚线框218指示出了该盖的示例周界。在替代实施例中，装置可以被合并到过模制封装(overmolded package)中(即这样的封装件，其中至少晶体管220和有源装置区域内的其它电组件被包围在非导电的模制化合物中，以及其中引线202、204的部分以及全部或部分的隔离结构208和有源装置之外的元件也可以被模制化合物包围)。
法兰206包括刚性导电衬底，该衬底具有足以给装置200的其它组件和元件提供结构支承的厚度。此外，法兰206可以作为用于晶体管220和安装到法兰206的其它装置的热沉(heat sink)。法兰206具有顶表面和底表面(图2中只有顶表面的中心部分可见)以及相当于装置200的周界的基本上矩形的周界。在图2中，只有法兰206的中心部分被通过隔离结构208内的开口而示出。然而，法兰206也延伸在整个隔离结构208的下面。法兰206可以延伸超出隔离结构208的周界，虽然这些延伸部没有在图2中示出。法兰206具有导电的顶表面(即，隔离结构208附接于其上的表面)，并且可以完全由导电材料形成。替代地，法兰206在其顶表面下可以具有一个或多个非导电材料层。当装置200被合并到更大的电系统中的时候，法兰206可以用于给装置200提供地基准。例如，多个组件和元件可以具有电耦接于法兰206的端子，并且法兰206可以电耦接于系统地。更通常地，可以将法兰206称为具有导电表面的衬底。至少法兰206的所述表面由导电材料层形成，并且法兰206可以全部由整块导电材料形成。无论怎么样，法兰206具有导电表面。
隔离结构208附接于法兰206的顶表面。例如，隔离结构208可以在其底表面上包括金属化层(例如，图4、图5的金属化层420)，其可以被焊接或以其它方式附接于法兰206的顶表面。隔离结构208由刚性电绝缘材料形成(例如，具有在大约3.0至大约10.0范围内的介电常数的材料，但是也可以使用具有更高或更低介电常数的材料)，并且具有顶表面和相对的底表面。如在此所使用的术语“隔离结构”是指在装置的导电特征之间(例如，在引线202、204和法兰206之间)提供电隔离的结构。例如，隔离结构208可以由无机材料(例如，陶瓷，诸如氧化铝，氮化铝，等等)和/或有机材料(例如，一种或多种聚合物或印刷电路板(PCB)材料)制成。在其中隔离结构208包括PCB材料(例如，隔离结构208基本上包括单层或多层PCB)的实施例中，导电层(例如，铜层)可以被包括在隔离结构的顶表面和底表面上。在进一步的实施例中，隔离结构208顶表面上的导电层可以被图案化和蚀刻以形成用于装置200的引线框(包括引线202、204)，而隔离结构208底表面上的导电层可以耦接到法兰206。在其它实施例中，可以将导电层从隔离结构208的顶/底表面排除。在这种实施例中，引线(例如，引线202、204)可以使用环氧树脂(或其它粘合材料)耦接到隔离结构208，和/或，可以使用环氧树脂(或其它粘合材料)将隔离结构208耦接于法兰206。在其它实施例中，隔离结构208可以在其顶表面的要附接引线的部分处被研磨。
根据一个实施例，隔离结构208通常具有包括带有中央开口的基本上闭合的结构的框架形状。隔离结构208可以具有如图2中所示出的基本上矩形的形状，或者，隔离结构208可以具有其它形状(例如，圆环形，椭圆形，等等)。隔离结构208可以被形成为单个一体结构，或者，隔离结构208可以被形成为多个部件的组合。例如，在替代实施例中，隔离结构208可以包括互相接触或空间上互相分离的多个部分(例如，隔离结构208可以具有将输入引线202与法兰206隔离的一个部分，以及将输出引线204与法兰206隔离的另一部分)。在其中隔离结构208包括多个空间上分开的部分的实施例中，隔离结构208中的“中央开口”被认为是多个空间上互相分开的部分之间的空间。此外，隔离结构208可以由均质材料形成，或者，隔离结构208可以由多层形成。输入或输出引线202、204被安装到隔离结构208的顶表面上中央开口的相对侧上，从而输入和输出引线202、204被提高到法兰206顶表面的上方，并且与法兰206电隔离。例如，输入和输出引线202、204可以被焊接或以其它方式附接于隔离结构208的顶表面上的金属化层203、205。通常，输入和输出引线202、204被定向以允许在输入和输出引线202、204与在隔离结构208的中央开口内的组件和元件之间接合线(例如，接合线212、232、240)的附接。
晶体管220和输入和输出阻抗匹配电路210、250的多个元件214、238、242、244、246被安装在法兰206顶表面的通过隔离结构208中的开口暴露出来的基本中心的部分上。如这里所使用的，“有源装置区域”对应于装置的其上安装一个或多个有源装置(例如，晶体管220)的部分(例如，法兰206的导电面通过隔离结构208中的开口暴露出来的部分)。替代地，“有源装置区域”可以被定义为装置的被包含在装置的隔离结构内的开口中的部分(例如，装置200的在隔离结构208的开口内的部分)。根据一个实施例，不与通过隔离结构208内的开口暴露出来的法兰206的部分对应的装置200的任何部分不被认为在有源装置区域内。因此，在图2中，晶体管220被放置在装置200的有源装置区域内。在图2的实施例中，阻抗匹配元件214、238、242、244、246也被放置在装置200的有源装置区域内。
晶体管220具有控制端子(例如，栅极)和两个电流传导端子(例如，漏极和源极)。晶体管220的控制端子耦接于输入阻抗匹配电路210(例如，经由输入电容器214和晶体管220之间的接合线216)。此外，在一个实施例中，一个电流传导端子(例如，漏极)耦接于输出阻抗匹配电路250(例如，经由晶体管220和电容器242之间的接合线234)，另一电流传导端子(例如，源极)耦接于法兰206(例如，接地)。
输入阻抗匹配电路210(例如，图1的输入阻抗匹配电路110)耦接于输入引线202(例如，图1的输入引线102)和晶体管220(例如，图1的晶体管120)的控制端子之间。在图2的装置200中，输入阻抗匹配电路210包括两个电感元件212、216(例如，图1的电感元件112、114)以及电容器214(例如，图1的电容器116)。每个电感元件212、216都由多个平行的紧密间隔开的接合线组形成。例如，第一电感元件212(例如，图1的电感元件112)包括耦接于输入引线202和电容器214(例如，图1的电容器116)的第一端子之间的多个接合线，第二电感元件216(例如，图1的电感元件114)包括耦接于电容器214的第一端子和晶体管220的控制端子之间的多个接合线。电容器214的第二端子耦接于法兰206(例如，接地)。电容器214可以是例如分立的硅电容器(例如，包括顶表面对应于第一端子，以及底表面对应于第二端子的硅衬底)、分立的陶瓷电容器、或另一种类型的电容器。接合线212、216附接于电容器214顶表面处的导电顶板。
输出阻抗匹配电路250(例如，图1的输出阻抗匹配电路150)耦接于晶体管220(例如，图1的晶体管120)的第一电流传导端子(例如，漏极)和输出引线204(例如，输出引线104)之间。在图2的装置200中，输出阻抗匹配电路250包括三个电感元件232、234、240(例如，图1的电感器132、134、140)以及两个电容器242、246(例如，图1的电容器142、146)。此外，每个电感元件232、234、240由平行的紧密间隔开的多组接合线形成。例如，串联电感元件232(例如，图1的串联电感器132)包括耦接于晶体管220的第一电流传导端子(例如，漏极)和输出引线204之间的多个接合线。并联电感元件234(例如，图1的并联电感器134)包括耦接于晶体管220的第一电流传导端子和并联电容器242(例如，图1的并联电容器142)的第一端子之间的多个接合线。最后，低通匹配电感元件240(例如，图1的低通匹配电感器140)耦接于输出引线204和低通匹配电容器246(例如，图1的低通匹配电容器146)的第一端子之间。电容器242、246的第二端子耦接于法兰206(例如，接地)(即，电容器242、246被安装在有源装置区域内的法兰306上)。
在并联电感器234和并联电容器242之间的互联处存在FR冷点。包络频率终止电路249(例如，图1的包络频率终止电路149)耦接于RF冷点和法兰206(例如，接地)之间。在图2的装置中，包络频率终止电路249包括电感元件236(例如，图1的电感器136)、电阻器238(例如，图1的电阻器138)以及电容器244(例如，图1的电容器144)，所有都串联耦接。再次地，包络电感元件236由平行的紧密间隔开的多组接合线形成。例如，包络电感元件236(例如，图1的包络电感器136)包括耦接于并联电容器242的第一端子和包络电阻器238(例如，图1的包络电阻138)的第一端子之间的多个接合线。包络电阻器238的第二端子通过接合线239耦接于包络电容器244(例如，图1的包络电容器144)的第一端子。电容器244的第二端子耦接于法兰206(例如，接地)(即，电容器244被安装在有源装置区域内的法兰306上)。
包络电阻器238可以是例如分立的电阻器、厚膜电阻器、薄膜电阻器、或另一种类型的电阻器。电容器242、244、246可以是例如分立的硅电容器、分立的陶瓷电容器、与其它结构(例如，与隔离结构)整体形成的电容器、或其它类型的电容器。相当于电感元件234、236、240的接合线附接到电容器242、244、246的顶表面处的导电顶板。
当与其它传统半导体装置比较的时候，图2中所示出的实施例提供了良好的电性能。然而，如上面所描述的，包含低通匹配电感元件240可能会导致不期望的损耗和与其它元件(例如，电感元件232、234)的电耦合，因此装置200的电性能可能不是最优的。此外，基本上所有的阻抗匹配元件包含在有源装置区域内使得可以被分配给有源装置(例如，晶体管)的空间的减小或有源装置区域的增加，从而增加了封装尺寸。在结合图3至图11所示出和描述的实施例中，至少一些输出电路元件被放置在有源装置区域外，因此允许有源装置区域内更大或更多的有源装置，或更小的封装尺寸。例如，在图3至图11的实施例中，包络电容器(例如，图1的包络电容器144)和包络电阻器(例如，图1的包络电阻器138)被放置在有源装置区域外，更具体的说，被放置在隔离结构的顶表面上。其它阻抗匹配元件(例如，图1的低通匹配电容器146和/或其它元件)也可以被放置在有源装置区域外。
图3是根据一个示例实施例的半导体装置300(例如，RF装置)的顶视图。例如，装置300的互连的电组件和元件可以以图1的示意图组建。为了更增进理解，图3应该结合图4和图5来看，其中图4和图5是图3的半导体装置沿着线4-4和5-5的截面侧视图。尤其是，图4是通过输入和输出引线302、304和有源装置区域的横截面图，以及图5是通过隔离结构308的末端部分(即，有源装置区域外的区域)的截面图。图4和图5还示出了盖410，其可以在气腔封装实施例中实施以将装置300的内部组件密封在气腔412内。
装置300包括输入引线302(例如，图1中的输入引线102)、输出引线304(例如，图1中的输出引线104)、法兰306、隔离结构308、一个或多个晶体管320(例如，图1中的晶体管120)、输入阻抗匹配电路310(例如，图1的输入阻抗匹配电路110)、包络频率终止电路349(例如，图1的包络频率终止电路149)、以及输出阻抗匹配电路350(例如，图1的输出阻抗匹配电路150)，所有这些可以被一起封装作为该装置的各部分。在图3的例子中，装置300包括三个基本并行运作的晶体管320，但其它半导体装置也可以包括一个或两个晶体管或超过两个的晶体管。此外，装置300包括三个输入电容器314、三个并联电容器342、两个包络电容器344、以及多个低通匹配电容器246，其中相同类型的电容的组也基本并行运作。应理解，也可以实现更多或更少的电容器214、242、246。为了清楚起见，在下文中，晶体管220、并联电容器214、包络电容器242、以及低通匹配电容器246每一均单独(单数)形式引述，如在其它稍后描述的附图中的类似组件一样。应理解，单独的特定装置组件的描述也适用于所有这些组件的集合。根据一个实施例，跳线322可以电耦接于多个晶体管320、输入电容器314、以及并联电容器342之间，以在相应的组件之间提供低频率路径。
根据一个实施例，装置300被合并到气腔封装件中，其中晶体管320和多个阻抗匹配元件312、314、316、332、334、340、342和344都位于封闭的气腔内。此外，在图3中所示的实施例中，阻抗匹配元件338、346也位于气腔内，但是在替代实施例中，阻抗匹配元件338、346中的任一方或两方可以被放置在气腔外。基本上，气腔以法兰306、隔离结构308以及上覆并且接触隔离结构308和引线302、304的盖为界。虽然盖没有在图3中被示出，但是以虚线框318指示了该盖的示例周界。在另一个实施例中，盖大小可以被确定为使得包络电容器344和包络电阻器338不被包含在气腔内(例如，电感元件336延伸通过盖和隔离结构308之间的开口)。在其它替代实施例中，装置可以被合并到过模封装件(即，这样的封装件，其中至少晶体管320和有源装置区域内的其它电元件被非导电模制化合物包围，以及其中部分的引线302、304以及全部或部分的隔离结构308和有源装置之外的元件也可以被模制化合物围绕)中。
法兰306包括刚性导电衬底，该衬底具有足够为装置300的其它组件和元件提供结构支承的厚度。此外，法兰306可以作为晶体管320和安装到法兰306上的其它装置的热沉。法兰306具有顶和底表面(图3中只有顶表面的中心部分可见)，以及与装置300的周界相对应的大致矩形的周界(例如，与隔离结构308的周界对应，如下面说明的)。法兰306可以由导电材料形成，并且法兰306可以被用来为装置300提供地基准。例如，多个不同组件和元件可以具有电耦接于法兰306的端子，并且当装置300被并入到更大的电系统中的时候，法兰306可以电耦接于系统地。
隔离结构308附接于法兰306的顶表面。例如，隔离结构308可以在其底表面上包括金属化层420，其可以被焊接或以其它方式附接于法兰306的顶表面。隔离结构308由刚性电绝缘材料(例如，具有在大约3.0至大约10.0的范围内的介电常数的材料，虽然也可以使用具有更高或更低的介电常数的材料)形成，并且具有顶表面和相对的底表面。例如，隔离结构308可以由无机材料(例如，陶瓷，诸如氧化铝、氮化铝，等等)和/或有机材料(例如，一种或多种聚合物或PCB材料)形成。在其中隔离结构308包括PCB材料(例如，隔离结构308实质上包括单层或多层PCB)的实施例中，导电层(例如，铜层)可以被包括在隔离结构308的顶表面和底表面上。在进一步的实施例中，隔离结构308顶表面上的导电层可以被图案化和蚀刻以形成用于装置300的引线框，隔离结构308的底表面上的导电层可以耦接于法兰306。
在一个实施例中，隔离结构308通常框架形状，其包括具有中央开口的基本上闭合的四边结构的。隔离结构308可以具有如图3中所示出的基本上矩形形状，或者，隔离结构308可以具有其它形状(例如，环形，椭圆形，等等)。隔离结构308可以被形成为单个的一体结构，或者，隔离结构308可以被形成为多个部件的组合。例如，在替代实施例中，隔离结构308可以包括互相接触或空间上互相分开的多个部分(例如，隔离结构308可以具有将输入引线302与法兰306隔离的一个部分，以及将输出引线304与法兰306隔离的另一部分)。此外，隔离结构308可以由均质材料形成，或者，隔离结构308可以由多层组成。输入或输出引线302、304被安装在隔离结构308的顶表面上中央开口的相对的侧上，从而输入和输出引线302、304被提高到法兰306顶表面的上方，并且被与法兰306电隔离开。例如，输入和输出引线302、304可以被焊接或以其它方式附接于隔离结构308的顶表面上的金属化层303、305。该金属化层303、305可以被认为是耦接输入和输出引线302、304的导电焊盘。通常，输入和输出引线302、304被定向以允许在输入和输出引线302、304与隔离结构308的中央开口内组件和元件之间接合线(例如，接合线312、332、340)的附接。
晶体管320和输入和输出阻抗匹配电路310、350的多个元件314、342、346被安装到法兰306顶表面的通过隔离结构308中的开口暴露出来的基本中心部分上。根据一个实施例，晶体管320连同阻抗匹配元件314、342、346一起被放置在装置300的有源装置区域内。
晶体管320具有控制端子(例如，栅极)和两个电流传导端子(例如，漏极和源极)。晶体管320的控制端子耦接于输入阻抗匹配电路310(例如，通过输入电容器314和晶体管320之间的接合线316)。此外，在一个实施例中，一个电流传导端子(例如，漏极)耦接于输出阻抗匹配电路350(例如，通过晶体管320和电容器342之间的接合线334)并且耦接于输出引线304(例如，通过晶体管320和电容器304之间的接合线332)。在一个实施例中，另一电流传导端子(例如，源极)耦接于法兰306(例如，接地)。
输入阻抗匹配电路310(例如，图1的输入阻抗匹配电路110)耦接在输入引线302(例如，图1的输入引线102)和晶体管320(例如，图1的晶体管120)的控制端子之间。在图3的装置300中，输入阻抗匹配电路310包括两个电感元件312、316(例如，图1的电感元件112、114)以及电容器314(例如，图1的电容器116)。如图2的实施例那样，每个电感元件312、316都由多个平行的紧密间隔的接合线组形成。例如，第一电感元件312(例如，图1的电感元件112)包括耦接在输入引线302和电容器314(例如，图1的电容器116)的第一端子之间的多个接合线，第二电感元件316(例如，图1的电感元件114)包括耦接在电容器314的第一端子和晶体管320的控制端子之间的多个接合线。电容器314的第二端子耦接于法兰306(例如，接地)。电容器314可以是，例如，分立的硅电容器、分立的陶瓷电容器，或者另一个类型的电容器。接合线312、316被附接于电容器314顶表面处的导电顶板上。
输出阻抗匹配电路350(例如，图1的输出阻抗匹配电路150)耦接于晶体管320(例如，图1的晶体管120)的第一电流传导端子(例如，漏极)和输出引线304(例如，图1的输出引线104)之间。在图3的装置300中，输出阻抗匹配电路350包括三个电感元件332、334、340(例如，图1的电感器132、134、140)和两个电容器342、346(例如，图1的电容器142、146)。此外，每电感元件332、334、340由多个平行的紧密隔开的接合线组形成。
例如，串联电感元件332(例如，图1的串联电感器132)包括耦接于晶体管320的第一电流传导端子(例如，漏极)和输出引线304之间的多个接合线。并联电感元件334(例如，图1的并联电感器134)包括耦接于晶体管320的第一电流传导端子和并联电容器342(例如，图1的并联电容器142)的第一端子之间的多个接合线。低通匹配电感元件340(例如，图1的低通匹配电感器140)耦接于输出引线304和低通匹配电容器346(例如，图1的低通匹配电容器146)的第一端子之间。电容器342、346的第二端子耦接于法兰306(例如，接地)(即，电容器342、346被安装在法兰306上有源装置区域中)。电容器342、346可以是例如分立的硅电容器、分立的陶瓷电容器、或其它类型的电容器。此外，电容器342、346可以彼此不同，或者，可以形成为一体的分立装置(例如，如图3中所示)。与电感元件334、340对应的接合线被附接于电容器342、346的顶表面处的导电顶板。参照图4，值得注意的是，接合线332和334之间的电感耦合与两组接合线332、334下面的区域440有关(例如，区域440越大，电感耦合越高，反之亦然)。为了减小区域440，接合线332最好尽可能的短，同时仍确保接合线332是在接合线340上方合理距离。实质上，接合线340的高度决定了接合线332的高度。
与图2中所说明的实施例相反，包络频率匹配电路349的元件(即，包络电阻器338和包络电容器344)位于隔离结构308总或上，而不是位于有源装置区域内。换句话说，包络电阻器338和包络电容器344位于有源装置区域外，而不是被安装在法兰306上有源装置区域内，并且通过附加导电特征电耦接于输出阻抗匹配电路250的其余部分。尤其是，在所示出的其中引线302、304耦接于四边隔离结构308的两个相反部分(或边)的实施例中，包络电阻器338和包络电容器344位于隔离结构308的两个其它相反的部分(或边)中或上(例如，包络电阻器338和包络电容器344位于隔离结构308的与引线302、304所耦接的部分不同的部分上)。以另一种方式描述，当隔离结构308被考虑为具有引线302、304所耦接的两个引线支撑部分(或边)，以及引线302、304不耦接的两个非引线支撑部分(或边)(例如，在引线支撑部分之间跨展的边，或者，隔离结构308的不支撑引线302、304的其它部分)的时候，包络电阻器338和包络电容器344位于两个非引线支撑部分中或上。在替代实施例中，其中包络电阻器338和/或包络电容器344中的一方或两方可以位于隔离结构308的引线支撑部分中或上。在其它替代实施例中，仅有单个包络电阻器338和/或包络电容器344被包括在内。
例如，在一个实施例中，装置300还包括位于隔离结构308的顶表面上的导电垫337，并且该导电垫337在包络电阻器338和包络电感元件336之间提供了电连接。尤其是，根据一个实施例，包络电感元件336(例如，图1的包络电感器136)耦接于电容器342的第一端子(或，电容器342的顶表面处的导电顶板)和导电垫337之间。装置300的RF冷点348(例如，相当于图1的节点148)位于电容器342的第一端子处。包络电阻器338(例如，图1的包络电阻器138)的第一端子也被附接于导电垫337，从而通过导电垫337建立在包络电感元件336和电阻器338之间的电连接。电阻器338的第二端子耦接于包络电容器344(例如，图1的包络电容器144)的第一端子。根据不同实施例，电阻器338是厚膜电阻器或薄膜电阻器。
在多种实施例中，包络电容器344可以是例如多层电容器(例如，具有耦接于电容器顶部上的第一端子(或，板)的多个第一板、以及具有耦接于电容器底部上的第二端子(或，板)的多个第二板的电容器，其中所述第一和第二板相互交错或交织)。例如，在一个实施例中，包络电容器344可以与隔离结构308一体形成(例如，至少包络电容器344所处的隔离结构308部分可以是多层结构，其中隔离结构308的交替的导电层和介电层形成包络电容器344)。包络电容器344的顶导电层耦接于包络电阻器338的第二端子。包络电容器344的底导电层耦接于法兰306。例如，包络电容器344的底导电层可以通过在电容器344的底导电层和隔离结构308的顶表面之间延伸的一个或多个导电通孔345(其实际上被隐藏，但为了清楚起见在图3中将其示出)耦接于法兰306。尤其是，包络电容器344的第二端子可以耦接于隔离结构306内的通孔345的第一末端，并且隔离结构306的底表面上的通孔345的第二末端耦接于法兰306(例如，通过图4的金属化层420)。因此，通孔345建立在包络电容器344和法兰306(例如，接地)之间的电连接。在替代实施例中，通孔345可以被替换为在包络电容器344的底层和隔离结构308的底面之间沿着隔离结构308的周界边沿延伸的边沿镀层或城堡形物(castellation)，其中边沿镀层或城堡型物提供包络电容器344和法兰306之间的电连接。这样的通孔345、边沿镀层、城堡型物在此通常被称为隔离结构中或上的“导电结构”，该导电结构将包络电容器344电耦接于法兰306的导电表面。在其中隔离结构308的厚度基本上等于包络电容器344的厚度的另一个替代实施例中，通孔345(或其它导电结构)可以被消除，因为包络电容器344的底层可以基本上与隔离结构308的底表面共面。
图3的实施例的优点是：与包络频率终止电路349相关联的分立元件(特别是，包络电阻器338和包络电容器344)不位于有源装置区域内。相反，这些元件位于有源装置区域外(特别是，位于隔离结构308中或上)。因此，有源装置区域内有更多空间可用有源装置，和/或，当与图2的装置200比较时，有源装置区域(从而，装置300)可以具有更小的尺寸。在替代实施例中，部分的输入阻抗匹配电路310(例如，输入电容器314)可以位于隔离结构308上，和/或，部分的输出阻抗匹配电路350可以位于隔离结构308上。在其它实施例中，包络电容器344(例如，图1的包络电容器144)和/或包络电阻器338(例如，图1的包络电阻器138)可以使用不同配置的组件来实现。
例如，图6是根据另一个示例实施例的半导体装置600的顶视图。图6的装置600类似于图3的装置300之处在于，图6的装置600也包括输入引线602(例如，图1的输入引线102)、输出引线604(例如，图1的输出引线104)、法兰606、隔离结构608、一个或多个晶体管620(例如，图1的晶体管120)、输入阻抗匹配电路610(例如，图1的输入阻抗匹配电路110)、包络频率终止电路649(例如，图1的包络频率终止电路149)、以及输出阻抗匹配电路650(例如，图1的输出阻抗匹配电路150)，所有这些可以被封装在一起作为装置的一些部分。输入阻抗匹配电路610包括两个电感元件612、616(例如，图1的电感元件112、114)和电容器614(例如，图1的电容器116)。输出阻抗匹配电路650包括三个电感元件632、634、640(例如，图1的电感器132、134、140)和两个电容器642、646(例如，图1的电容器142、146)。包络频率终止电路649包括电感元件636(例如，图1的电感元件136)、电阻器638(例如，图1的电阻器138)、以及电容器644(例如，图1的电容器144)。晶体管620以及输入和输出阻抗匹配电路610、650的多个元件614、642、646位于法兰606上装置600的有源装置区域内。此外，装置600可以被合并到气腔封装件中，其中气腔封装件具有盖(未示出)，所述盖具有由虚线框618指示的示例周界。在另一个实施例中，盖的大小可以被确定为使得包络电容器644和包络电阻器638不被包含在气腔内(例如，电感元件636延伸通过盖和隔离结构608之间的开口)。在其它替代实施例中，装置600可以被合并到过模封装中。
与图3所示的实施例类似，包络频率匹配电路649的元件(即，包络电阻器638和包络电容器644)位于隔离结构608中或上(例如，位于隔离结构608的顶表面在)，而不是位于有源装置区域内。然而，图6的装置600不同于图3的装置300之处在于，包络电容器644被实现为在包络电容器644的相对的末端上具有端子的表面安装的分立电容器(或“芯片电容器”)，而不是如图3的装置300中那样被实现为集成到的隔离结构308的多层电容器314。包络电容器644耦接于(例如，接合到、焊接到、和/或附接到)隔离结构608的顶表面。包络电阻器638可以是例如厚膜电阻器或薄膜电阻器。此外，根据一个实施例，装置600具有不同的导电垫637、639、641的配置，通过其包络电感元件636(例如，图1的包络电感器136)、包络电阻器638(例如，图1的包络电阻器138)、以及包络电容器644(例如，图1的包络电容器144)耦接。导电垫637、639、641每一都位于隔离结构608的顶表面上。导电垫637提供在包络电感元件636和包络电阻器638之间的电连接。导电垫639提供在包络电阻器638和包络电容器644之间的电连接。最后，导电垫641和导电通孔645(以及，可能的法兰608的底表面上的金属化层)提供在包络电容器644和法兰606之间的电连接。
尤其是，根据一个实施例中，包络电感元件636耦接于电容器642的第一端子和导电垫637之间。包络电阻器638的第一端子也耦接于导电垫637，从而通过导电垫637建立包络电感元件636和包络电阻器638之间的电连接。包络电阻器638的第二端子耦接于导电垫639。包络电阻器644的第一端子也耦接于导电垫639，从而通过导电垫639建立包络电阻器638和包络电阻器644之间的电连接。包络电阻器644的第二端子耦接于导电垫641。此外，导电垫641(并因此，包络电阻器644)通过一个或多个在隔离结构608的顶表面和底表面之间延伸的导电通孔645(实际上被隐藏，但为了清楚起见在图6中将其示出)耦接于法兰606。尤其是，导电垫641耦接于隔离结构606的顶表面处的通孔645的第一末端，隔离结构606的底表面处的通孔645的第二末端耦接于法兰606(例如，通过图4的金属化层420)。因此，导电垫641和通孔645在包络电阻器644和法兰606(例如，接地)之间建立电连接。在替代实施例中，通孔645可以被替换为在隔离结构308的顶表面和底表面之间沿着隔离结构608的周界边沿延伸的边沿镀层或城堡型物，其中边沿镀层或城堡型物在导电垫641和法兰606之间提供电连接。
图7是根据另一个示例实施例的半导体装置700的顶视图。图7的装置700类似于图3和图6的装置300、600之处在于，图7的装置700也包括输入引线702(例如，图1的输入引线102)、输出引线704(例如，图1的输出引线104)、法兰706、隔离结构708、一个或多个晶体管720(例如，图1的晶体管120)、输入阻抗匹配电路710(例如，图1的输入阻抗匹配电路110)、包络频率终止电路749(例如，图1的包络频率终止电路149)、以及输出阻抗匹配电路750(例如，图1的输出阻抗匹配电路150)，所有这些可以被封装在一起作为装置的一些部分。输入阻抗匹配电路710包括两个电感元件712、716(例如，图1的电感元件112、114)和电容器714(例如，图1的电容器116)。输出阻抗匹配电路750包括三个电感元件732、734、740(例如，图1的电感器132、134、140)和两个电容器742、746(例如，图1的电容器142、146)。包络频率终止电路749包括电感元件736(例如，图1的电感元件136)、电阻器738(例如，图1的电阻器138)、以及电容器744(例如，图1的电容器144)。晶体管720以及输入和输出阻抗匹配电路710、750的多个元件714、742、746位于法兰706上装置700的有源装置区域内。此外，装置700可以被合并到气腔封装件中，其中气腔封装件具有盖(未示出)，所述盖具有由虚线框718表示的示例周界。在另一个实施例中，盖的大小可以被确定为使得包络电容器744、包络电阻器738不被包含在气腔内(例如，电感元件736延伸通过盖和隔离结构708之间的开口)。在其它替代实施例中，装置700可以被合并到过模封装中。
与图3和图6的实施例类似，包络频率匹配电路749的元件(即，包络电阻器638和包络电容器744)位于隔离结构708上(例如，位于隔离结构708的顶表面上)，而不是位于有源装置区域内。然而，图7的装置700不同于图3和图6的装置300、600之处在于，包络电阻器738和包络电容器744被实施为相对末端上具有端子的表面安装的分立装置(例如，芯片电容器和分立电阻器)，其耦接于(例如，粘结到、焊接到、和/或附接到)隔离结构708的顶表面。此外，根据一个实施例，装置700具有不同的导电垫737、739、741的配置，其中包络电感元件736(例如，图1的包络电感器136)、包络电容器738(例如，图1的包络电阻器138)、以及包络电容器744(例如，图1的包络电容器144)耦接于这些垫。导电垫737、739、741每一都位于隔离结构708的顶表面上。导电垫737提供包络电感元件736和包络电阻器738的第一端子之间的电连接。导电垫739提供包络电阻器738的第二端子和包络电容器744之间的电连接。最后，导电垫741和导电通孔745(以及，可能的法兰708的底表面上的金属化层)提供了包络电容器744和法兰706之间的电连接。
尤其是，根据一个实施例，包络电感元件736耦接于电容器742的第一端子和导电垫737之间。包络电阻器738的第一端子也耦接于导电垫737，从而通过导电垫737建立了在包络电感元件736和包络电阻器738之间的电连接。包络电阻器738的第二端子耦接于导电垫739。包络电阻器744的第一端子也耦接于导电垫739，从而通过导电垫739建立了在包络电阻器738和包络电容器744之间的电连接。包络电阻器744的第二端子耦接于导电垫741。此外，导电垫741(并因此，包络电阻器744)通过在隔离结构708的顶表面和底表面之间延伸的一个或多个导电通孔745(实际上被隐藏，但为了清楚起见在图7中将其示出)耦接于法兰706。尤其是，导电垫741耦接于隔离结构706的顶表面处的通孔745的第一末端，隔离结构706的底表面上的通孔745的第二末端耦接于法兰706(例如，通过图4的金属化层420)。因此，导电垫741和通孔745建立了在包络电容器744和法兰706(例如，接地)之间的电连接。在替代实施例中，通孔745可以被替换为在隔离结构708的顶表面和底表面之间沿着隔离结构708的周界边沿延伸的边沿镀层或城堡型物，其中所述边沿镀层或城堡型物提供了在导电垫741和法兰706之间的电连接。
如先前所提到的，除了包络频率终止电路(例如，图1的包络频率终止电路149)的元件被放置在有源装置区域外，输入和/或输出阻抗匹配电路(例如，图1的阻抗匹配电路110、150)的元件也可以被放置在有源装置区域外。例如，图8是根据另一个示例实施例的半导体装置800的顶视图。在图8的实施例中，除了包络频率终止电路849的元件之外，输出阻抗匹配电路850的元件(即，低通匹配电容器846)也被放置在有源装置区域外。在替代实施例中，包络频率终止电路849的部分或全部元件可以被放置在有源装置区域内，而输入和/或输出阻抗匹配电路810、850的元件可以被放置在有源装置区域外。为了便于解释，图8的装置800将与图7的装置进行比较，但是应理解图8的装置800也可以与先前所讨论的其它实施例类似。
图8的装置800类似于图7中的装置700之处在于，图8的装置800也包括输入引线802(例如，图1的输入引线102)、输出引线804(例如，图1的输出引线104)、法兰806、隔离结构808、一个或多个晶体管820(例如，图1的晶体管120)、输入阻抗匹配电路810(例如，图1的输入阻抗匹配电路110)、包络频率终止电路849(例如，图1的包络频率终止电路149)、以及输出阻抗匹配电路850(例如，图1的输出阻抗匹配电路150)，所有这些可以被封装在一起作为装置的一些部分。输入阻抗匹配电路810包括两个电感元件812、816(例如，图1的电感元件112、114)和电容器814(例如，图1的电容器116)。与图7的装置700相反，并且出于在下面将要更详细解释的原因，输出阻抗匹配电路850仅仅包括两个(而不是三个)电感元件832、834(例如，图1的电感器132、134)和两个电容器842、846(例如，图1的电容器142、146)。包络频率终止电路849包括电感元件836(例如，图1的电感元件136)、电阻器838(例如，图1的电阻器138)、以及电容器844(例如，图1的电容器144)。晶体管820以及输入和输出阻抗匹配电路810、850的多个元件814、842位于法兰806上装置800的有源装置区域内。此外，装置800可以被合并到气腔封装件中，其中气腔封装件具有盖(未示出)，所述盖具有由虚线框818表示的示例周界。在另一个实施例中，盖的大小可以被确定为使得包络电容器844、包络电阻器838、和/或低通匹配电容器846不被包含在气腔内。在其它替代实施例中，装置800可以被合并到过模封装件中。
还类似于图7中所说明的实施例，包络频率匹配电路849的元件(即，包络电阻器838和包络电容器844)位于隔离结构808上(例如，位于隔离结构808的顶表面上)，而不是位于有源装置区域内。此外，装置800包括导电垫837、839、841和通孔845的配置，如结合图7先前所描述的，通过其包络电感元件836(例如，图1的包络电感器136)、包络电阻器838(例如，图1的包络电阻器138)、以及包络电容器844(例如，图1的包络电容器144)耦接。虽然图8对应于这样的实施例，其中包络电阻器838和包络电容器844两者被实施为相对末端上具有端子的表面安装的分立装置，但是包络电阻器838和包络电容器844也可以具有不同的配置。例如，包络电阻器838可以被实施为薄膜电阻器或厚膜电阻器(例如，如在图3和图6的实施例中的那样)，和/或，包络电容器844可以被实施为与隔离结构808集成的多层电容器(如在图3的实施例中那样)。
与图7的实施例相比，输出阻抗匹配电路850的元件(即，低通匹配电容器846)位于有源装置区域外。如在图8中所示的，低通匹配电容器846可以是分立电容器，其耦接于(例如，粘结到、焊接到、和/或附接到)隔离结构808的顶表面。替代地，低通匹配电容器846可以被实施为与隔离结构808集成的多层电容器(例如，以与图3的包络电容器344类似的方式)。在其中低通匹配电容器846是分立电容器的实施例(例如，图8的实施例)中，输出引线804所附接的金属化层805被配置为使得低通匹配电容器846的第一端子可以耦接于金属化805，从而金属化层805在输出引线804和低通匹配电容器846之间建立电连接。金属化层805可以被认为是输出引线804和电容器846所耦接的导电垫。金属化层805所提供的电连接取代了图7中的电感元件740(例如，图4的电感元件140)所提供的电连接。因此，在图8的实施例中，可以从输出阻抗匹配电路850(例如，图1的输出阻抗匹配电路150)消除低通匹配电感器(例如，图4的电感元件140)。消除低通匹配电感器是有利的，有利之处在于，不需要对其对于输出阻抗匹配电路的影响进行补偿，并且低通匹配电感器和系统中的其它电感器(例如，图1的串联电感132)之间的电感耦合问题被消除。此外，由于包括低通匹配电感元件(例如，图1的低通匹配电感器140)而可能经历的输出电路中不期望的损耗在图8的实施例中被消除。此外，输出阻抗匹配电路850实现的阻抗转换可以优于包括低通匹配电感元件的电路中可实现的阻抗转换。
此外，装置800具有附加导电垫847，该导电垫耦接于低通匹配电容器846的第二端子。导电垫847又通过一个或多个在隔离结构808的顶表面和底表面之间延伸的导电通孔849(实际上被隐藏，但为了清楚起见在图8中其被示出)耦接于法兰806。因此，导电垫847和导电通孔849(以及，可能的法兰808的底表面上的金属化层)在低通匹配电容器846和法兰806之间提供了电连接。在替代实施例中，通孔849可以被替换为在隔离结构808的顶表面和底面之间沿着隔离结构808的周界边沿延伸的边沿镀层或城堡型物，其中边沿镀层或城堡型物在导电垫847和法兰806之间提供了电连接。
先前所讨论和说明的每一个实施例对应于两引线装置(例如，图1的具有输入引线104和输出引线106的装置)。这样装置可以通过将该装置物理地耦接于PCB、将输入引线电连接到信号源、以及将输出引线电连接到负载，而合并到更大的电系统中。该PCB可以还包括或多个偏馈(例如，每一个具有lambda(λ)/4的长度或某其它长度)，其近端靠近于到输出引线和/或输入引线的PCB连接。每一个偏置引线的远端处的阻塞电容器可以在给定RF频率提供短路，其中当通过偏置引线被转换时，其呈现为开路。
其它实施例包括这样的装置，其具有被形成为所述装置的一体的部分的偏置引线，以及将偏置引线耦接于阻抗匹配网络的附加导电特征。例如，另一个实施例中包括四引线装置(例如，图9的装置900)，其中两个偏置引线(例如，图9的偏置引线937)耦接于输出阻抗匹配电路(例如，图1的输出阻抗匹配电路150)。另一个实施例(未示出)可以包括四引线装置，其中两个偏置引线耦接于输入阻抗匹配电路(例如，图1的输入阻抗匹配电路110)。另一个实施例(未示出)包括六引线装置，其中两个偏置引线耦接于输出阻抗匹配电路，并且两个偏置引线耦接于输入阻抗匹配电路。在其它实施例中，可以仅单个偏置引线耦接于输入和/或输出阻抗匹配电路(例如，特别是对于其中有超过两个的RF引线的实施例，例如，在双路径装置和多路径装置中)。
此外，先前所讨论的几个实施例包括某些位于隔离结构(例如，图3和图6-图8的隔离结构308、608、708、808)上(和/或与其集成)的某些输出阻抗匹配电路元件。如所讨论的，隔离结构可以是无机的(例如，陶瓷)或有机的(例如，使用PCB材料实现)。根据其中隔离结构包括带具有适当介电常数的材料(例如，在大约3.0至大约10.0的范围内，但是也可以使用具有更高或更低介电常数的材料)的一些实施例，低通匹配电容器(例如，图1-图3和图6-图8的低通匹配电容器146、246、346、646、746、846)可以被替换为输出引线下面的分布电容，如下面将要结合图9-图11更详细讨论的。将低通匹配电容器替换为输出引线下面的分布电容可以适用于任何先前所讨论的实施例。
例如，图9是根据另一个示例实施例的四引线半导体装置900的顶视图。为了增进理解，图9应该结合图10来看，其中图10是图9的半导体装置沿着线10-10的截面侧视图。尤其是，图10是通过输入和输出引线902、904和有源装置区域的横截面图。图10还示出了可以在气腔封装实施例中实施的盖1010，其被配置来将装置900的内部组件密封在气腔1012内。与先前所讨论的实施例相反，装置900包括两个附加偏置引线937和位于输出引线904下面的分布式低通电容器946(而不是分立的低通匹配电容器，例如图2、图3和图6-图8的低通匹配电容器246、346、646、746、846)，如下面将要更详细讨论的。为了便于解释，图9的装置900将与图7的装置进行比较，但应理解，图9的装置900也可以具有与先前所讨论的其它实施例的相似性。
图9的装置900类似于图7中的装置700之处在于，图9的装置900也包括输入引线902(例如，图1的输入引线102)、输出引线904(例如，图1的输出引线104)、法兰906、隔离结构908、一个或多个晶体管920(例如，图1的晶体管120)、输入阻抗匹配电路910(例如，图1的输入阻抗匹配电路110)、包络频率终止电路949(例如，图1的包络频率终止电路149)、以及输出阻抗匹配电路950(例如，图1的输出阻抗匹配电路150)，所有这些可以被封装在一起作为装置的一些部分。输入阻抗匹配电路910包括两个电感元件912、916(例如，图1的电感元件112、114)和电容器914(例如，图1的电容器116)。输出阻抗匹配电路950包括两个电感元件932、934(例如，图1的电感器132、134)和两个电容器942、946(例如，图1的电容器142、146)。包络频率终止电路949包括电感元件935、936(例如，图1的电感元件136)、电阻器938(例如，图1的电阻器138)、以及电容器944(例如，图1的电容器144)。
电感元件935和936一起形成包络电感器(例如，图1的包络电感器136)，其串联耦接于并联电容器942和包络电阻器938之间，并且实质上取代了电感元件736。虽然电感元件935和936在功能上可以类似于电感元件736(例如，电感的范围内是类似的)，但其物理实现是不同的。尤其是，电感元件936包括隔离结构908的顶表面上的金属化层，而不是被实施为一系列接合线，如电感元件736的情况那样。形成电感元件936的金属化层的第一部分(在此被称为电感元件936的“条部分”)位于隔离结构908的一部分上，该部分朝着有源装置区域延伸超出输出引线904的边沿。尤其是，电感元件936的条部分与输出引线904的边沿相邻且平行地延伸，并且电感元件936的条部分与输出引线904电隔离。在一个实施例中，电感元件936的条部分的长度(图9中的水平尺寸)大于输出引线904的边沿的长度。形成电感元件936的金属化层的第二部分(在此被称为电感元件936的“导电垫部分”)位于条部分的相对的末端处，并且其被成形以利于与包络电阻器938和偏置引线937的电连接。电感元件935(即，由多个接合线形成)电耦接于并联电容器942和电感元件936的条部分之间。因此，电感元件935和936表示在并联电容器942和包络电阻器938之间的一组串联耦接的电感器。
根据一个实施例，电感元件935、936对应于装置900的RF冷点(例如，图1的节点148)。偏置引线937的近端耦接于电感元件936的每一个导电垫部分。一旦被封装，偏置引线937从装置900延伸，以使得其远端被暴露并且可以耦接于更大系统的PCB以接收偏置电压。因此，包括偏置引线937消除了对PCB自身上的偏置引线的需要。根据一个实施例，每一个偏置引线937具有对应于lambda(λ)/4的长度，但每一个偏置引线937也可以具有不同的长度。
如图7中所描述的装置700那样，晶体管920以及输入和输出阻抗匹配电路910、950的多个元件914、912位于法兰906上装置900的有源装置区域内。此外，装置900可以被合并到气腔封装件中，其中气腔封装件具有盖(未示出)，所述盖具有由虚线框918表示的示例周界。在另一个实施例中，盖的大小可以被确定为使得包络电容器944、包络电阻器938、和/或电感元件936不被包含在气腔内。在其它替代实施例中，装置900可以被合并到过模封装中(例如，如在后面描述的图11的实施例中那样)。
还类似于图7中所说明的实施例，包络频率匹配电路949的元件(即，包络电阻器938和包络电容器944)位于隔离结构908上(例如，位于隔离结构908的顶表面上)，而不是位于有源装置区域内。此外，装置900包括导电垫939、941和通孔945的配置，其中如先前结合图7所描述的，通过其包络电感元件936(例如，图1的包络电感器136)、包络电阻器938(例如，图1的包络电阻器138)、以及包络电容器944(例如，图1的包络电容器144)耦接。
然而，与图7的实施例相反，包络电阻器938的一个端子耦接于电感元件936的导电垫部分，而不是通过导电垫(即，导电垫737)耦接于包括接合线的电感元件(例如，电感元件736)。虽然图9对应于其中包络电阻器938和包络电容器944被实施为相对末端上具有端子的表面安装的分立装置的实施例，但是包络电阻器938和包络电容器944也可以具有不同的配置。例如，包络电阻器938可以被实施为薄膜电阻器或厚膜电阻器(例如，如在图3和图6的实施例中的那样)，和/或，包络电容器944可以被实施为与隔离结构908集成的多层电容器(如在图3的实施例中的那样)。
还与图7的实施例相反，输出阻抗匹配电路950的元件(即，低通匹配电容器946)位于有源装置区域外。尤其是，在图9的实施例中，低通匹配电容器946被实施为分布在输出引线904下面的电容。参照图10，低通匹配电容器946包括输出引线904下面的金属化层905(例如，定义了低通匹配电容器946的顶板)、输出引线904下面的部分隔离结构908(例如，当至少盖部分隔离结构908由刚性的、损耗低的、有机或无机材料形成时，定义了低通匹配电容器946的介电层)、输出引线904的底表面上的金属化层1020(例如，定义了低通匹配电容器946的底板)。如果不包括金属化层905和/或金属化层1020，那么输出引线904和/或法兰906可以充当低通匹配电容器946的顶板和/或底板。低通匹配电容器946的电容由输出引线904和法兰906的重叠部分、以及输出引线904和法兰906的重叠部分之间的隔离结构908部分的高度和介电常数限定。因此，定义这些参数以实现低通匹配电容器946所需的电容(例如，在大约1pF-大约50pF范围内的电容)。
如结合图8所描述的实施例那样，图9中的低通匹配电容器946的配置允许从输出阻抗匹配电路950(例如，图1的输出阻抗匹配电路150)消除图7中的电感元件740(例如，图4的电感元件140)。如先前结合图8所讨论的，消除低通匹配电感器是有利的，有利之处在于，不需要对其对于输出阻抗匹配电路的影响进行补偿，并且低通匹配电感器和系统中的其它电感器(例如，图1的串联电感132)之间的电感耦合问题被消除。此外，如先前结合图3和图4所讨论的，接合线932和934之间的电感耦合与两组接合线932、934下面的区域1040相关。通过消除对应于低通匹配电感器的接合线(例如，图3的接合线340)，接合线932的高度和长度可被缩短，从而减小了接合线932、934下面的区域1040。因此，当与包括与低通匹配电感器相关联的接合线的实施例(例如，图3、图6和图7的实施例)比较时，可以降低接合线932、934之间的电感耦合。
与先前所描述的实施例相应的附图对应于气腔封装的实施。然而，如上面所表示的，替代地，任意的各种实施例可以在过模封装中实施。例如，图11是根据另一个示例实施例的以过模封装实现的半导体装置1000的截面侧视图。图11的截面图对应于通过输入和输出引线1102、1104以及有源装置区域截取的截面图(例如，类似于图10的横截面)。
图11所示的实施例基本上与在图9和图10中所示的实施例相同，装置1100也包括输入引线1102(例如，图1的输入引线102)、输出引线1104(例如，图1的输出引线104)、法兰1106、隔离结构1108、一个或多个晶体管1120(例如，图1的晶体管120)、输入阻抗匹配电路(例如，包括两个电感元件1112、1114(例如，图1的电感元件112、114)以及电容器1116(例如，图1的电容器116))、包络频率终止电路(例如，包括电感元件1136(例如，图1的电感器136)、电阻器(例如，图1的电阻器138，未示出)以及电容器(例如，图1的电容器144，未示出))、以及输出阻抗匹配电路(例如，包括电感元件1132、1134、1135(例如，图1的电感器132、134)和两个电容器1162、1166(例如，图1的电容器142、146)。如图9和图10的实施例那样，低通匹配电容器1166由金属化层1105(和/或输出引线1104)、隔离结构1108、以及金属化层1120(和/或法兰1106)在输出引线1104下面形成。此外，电感元件1136可以具有条部分，其耦接于(例如，通过电感元件1136的导电垫部分(未示出))包络电阻器(例如，图9的包络电阻器938)和/或偏置引线(例如，图9的偏置引线937)。
装置1100和装置900之间的差异在于，装置900包括被配置以包围组件和有源装置区域内的电路元件的非导电模制化合物1110，不是包括定义了气腔(例如，气腔1012)的盖(例如，盖1010)。此外，在一个实施例中，模制化合物1110可以包围引线1102、1104的一部分、全部或部分隔离结构1108、以及输入和输出匹配电路和包络频率终止电路的一些或全部其它元件，不论它们是否位于有源装置区域内。在替代实施例中，模制化合物1110可以不包围位于有源装置区域外的一些或所有元件。应理解，图2-图10中所示的任何实施例可以以类似于图11的过模封装实施，而不是以气腔封装被实施。
图12是根据多种示例实施例的制造半导体装置(例如，图3-图11的装置300、600、700、800、900、1100)的方法的流程图。该方法可以通过提供法兰(例如，法兰306、606、706、806、906、1106)和隔离结构(例如，隔离结构308、608、708、808、908、1108)于块1202开始。根据先前所讨论的各种实施例，隔离结构可以包括导电垫、通孔(或城堡型物或边沿镀层)、以及表面金属化层的组合，这有利于将输入和/或输出阻抗匹配网络的某些元件到隔离结构的物理耦接和电耦接。此外，在一些实施例中，隔离结构可以包括一个或多个集成电容器(例如，电容器344)。在一些其它实施例(例如，图9-图11中所说明的实施例)中，隔离结构可以包括位于其顶表面上的与电感元件(例如，电感元件936、1136)的条和导电垫部分对应的金属化层。
在块1204，将隔离结构耦接到(例如，焊接到，胶合到，或以其它方式附接到)法兰的顶表面。此外，将有源装置(例如，晶体管320、620、720、820、920、1120)和一些电路元件(例如，电容器314、614、714、814、914、1116；电容器342、642、742、842、942、1162；以及电容器346、646、746)耦接于法兰顶表面的一部分，该部分通过隔离结构(例如，有源装置区域)中的开口而暴露出来。
在块1206，将引线(例如，输入引线302、602、702、802、902、1102；输出引线304、604、704、804、904、1104；以及偏置引线937)耦接于隔离结构的顶表面(例如，耦接于隔离结构顶表面上的金属化层)。在替代实施例中，隔离结构顶表面上的导电层可以被图案化和蚀刻以形成引线框(例如，在将隔离结构耦接到法兰之前)。如在此所使用的，对于将引线“耦接”于隔离结构的引述意指引线被单独形成，然后耦接于隔离结构，或者，引线形成于隔离结构上(例如，通过图案化和蚀刻隔离结构表面上的导电层)。此外，将其它电路元件(例如电阻器338、638、738、838、938；电容器644、744、844、846、944)耦接于(例如，接合到、焊接到、和/或粘接到)隔离结构的顶表面(例如，耦接于隔离结构顶表面上的导电垫或其它金属化层)。可以在将隔离结构耦接于法兰之前或之后将所述其它电路元件耦接于隔离结构。
在块1208，将形成电感元件(例如，电感元件312、316、332、334、336、340、612、614、632、634、636、640、712、714、732、734、736、740、812、814、832、834、836、912、914、932、934、935)的接合线附接在各种装置组件和元件之间。最后，在块1210，该装置被加盖(例如，加以盖410、1010)或被包封(例如，用模制化合物1110)。然后可以将该装置合并到更大的电系统中。
应理解，结合图12所讨论的各个步骤可以以图12中所描述的顺序以外的顺序执行。例如，在各种实施例中，如上面所指示出的，输入和输出引线(或引线框)和/或各种电路元件(即，位于有源装置区域以外的电路元件)可以在隔离结构耦接于法兰之前形成于隔离结构上或耦接于隔离结构。换句话说，在一个实施例中，可以构造隔离结构子部件(例如，包括引线和/或电路元件)，并随后耦接到法兰，而不是首先将隔离结构耦接于法兰，并随后将引线和/或电路元件耦接于隔离结构。也可以对图12中所描述的步骤顺序进行其它修改，并且意图将这些修改包括在本发明主题的范围内。
0087在上面已经描述了半导体装置(例如，RF晶体管装置)的各种实施例及其制造方法。装置的实施例包括衬底、隔离结构、有源装置、引线、以及电路。所述隔离结构具有顶表面、耦接于所述衬底的表面的底表面、以及开口，并且所述引线耦接于所述隔离结构。由所述衬底的所述表面的通过所述开口暴露的部分限定有源装置区域。所述有源装置耦接于所述有源装置区域内的所述衬底的所述表面。所述电路电耦接于所述有源装置和所述引线之间。所述电路包括多个元件，并且所述多个元件的一个或多个被放置在所述有源装置区域外。根据另一个实施例，被放置在所述有源装置区域外的所述一个或多个元件物理地耦接于所述隔离结构。根据另一个实施例，被放置在所述有源装置区域外的所述一个或多个元件包括包络终止电路的一个或多个元件。
装置的另一个实施例包括衬底、隔离结构、有源装置、引线、以及电路。所述衬底具有导电表面，所述隔离结构具有耦接于所述衬底的导电表面的底表面和顶表面。所述隔离结构包括开口，由所述衬底的所述导电表面的通过所述开口暴露的部分限定有源装置区域。晶体管耦接于在所述有源装置区域内的所述衬底的所述导电表面。所述引线耦接于所述隔离结构。所述电路电耦接于所述晶体管和所述引线之间。所述电路包括多个元件，所述多个元件中的一个或多个元件被放置在所述有源装置区域外。根据一个实施例，所述引线是输出引线，所述电路是耦接于所述晶体管的电流传导端子和所述输出引线之间的输出电路，并且被放置在所述有源装置区域外的所述一个或多个元件物理地耦接于所述隔离结构。根据另一个实施例，所述装置还包括位于所述隔离结构中或上的一个或多个导电垫和/或一个或多个导电结构，其电耦接于放置在所述有源装置区域外的所述一个或多个元件。所述一个或多个导电结构可以选自：一个或多个通孔、一个或多个城堡形物、以及边沿镀层。
装置的另一个实施例包括衬底、引线、隔离结构、有源装置、以及电路。所述隔离结构具有顶表面和底表面。所述引线耦接于所述隔离结构的所述顶表面，所述隔离结构的底表面耦接到所述衬底的表面。有源装置区域对应于所述衬底的所述表面的没有耦接所述隔离结构的部分。所述有源装置耦接于所述有源装置区域内的所述衬底表面。所述电路电耦接于所述有源装置和所述引线之间。所述电路包括多个元件。所述多个元件中的一个或多个元件被放置在所述有源装置区域外。被放置在所述有源装置区域外的所述一个或多个元件包括位于所述引线下面的电容器，该电容器包括位于所述引线和所述衬底之间的一部分所述隔离结构。根据另一个实施例，所述装置还包括模制化合物，其包围至少位于所述有源装置区域内的所述有源装置和所述电路元件。根据另一个实施例，所述电容器是低通匹配电容器。根据另一个实施例，所述隔离结构由印刷电路板材料形成。根据另一个实施例，所述被放置在所述有源装置区域外的所述一个或多个元件还包括一个或多个无源装置(例如，电容器和/或电阻器)，其耦接于所述隔离结构的顶表面和/或集成在隔离结构内。
制造半导体装置的方法的一个实施例包括以下步骤：提供衬底，以及，将隔离结构的底表面耦接于衬底的表面。所述隔离结构包括开口，并且由所述衬底的所述表面的通过所述开口暴露的部分限定有源装置区域。所述方法还包括将有源装置耦接于所述有源装置区域内的所述衬底的所述表面，将引线耦接于所述隔离结构，以及将电路电耦接于所述有源装置和所述引线之间。所述电路包括多个元件，并且所述多个元件中的一个或多个元件被放置在所述有源装置区域外。根据一个实施例，被放置在所述有源装置区域外的所述一个或多个元件物理地耦接于所述隔离结构。
在被包含在此的各个附图中所示出的连接线旨在表示各元件之间的示例性的功能关系和/或物理耦接。应注意，在本发明主题的实施例中可以存在很多替代或附加功能关系或物理连接。此外，在此适用的特定术语仅是用于参考的目的，并因此意图不是限制性的，并且除非上下文清楚地指出，否则术语“第一”、“第二”以及引述结构的其它数值项不暗示序列或顺序。
如在此所使用的，“节点”指任何内部或外部参考点、连接点、结、信号线、导电元件等等，其上存在给定信号、逻辑电平、电压、数据码型、电流、或量值。此外，两个或更多个节点可以通过一个物理元件实现(并且，两个或更多个信号可以被多路复用、调制、或以其它方式被区分，即使其是在共同节点上被接收或输出)。
上述描述引述了元件或节点或特征被“连接”或“耦接”在一起。如在此所使用的，除非另有明确说明，否则“连接”指元件被直接接合到其它元件(或与其直接连通)，并且并不必然是机械地。同样，除非另有明确说明，否则“耦接”指元件被直接或间接接合到其它元件(或者，与其直接或连接连通，电地或以其它方式地)，并且并不必然是机械地。因此，虽然附图中所示出的示意图描述了一种示例元件排列，但是在描述的主题的实施例中可以存在附加中间元件、装置、特征、或组件。
虽然在上述详细说明中已经呈现了至少一个示例实施例，但应认识到，还存在大量的变化。还应认识到，在此说明的实施例并不意图以任何方式限制所要求保护的发明主题的范围、适用性、或配置。而是，上述详细描述将给本领域技术人员提供用以实现所描述的一个或多个实施例的便捷的路线图指导。应理解，元件的功能和布置可以做各种变化而不脱离权利要求所限定的范围，其包括在提交本专利申请时已知的等同物以及可预见的等同物。

Claims (24)

1.一种半导体装置，包括：
衬底，其具有表面；
隔离结构，其具有耦接到所述衬底的所述表面的底表面和顶表面，其中所述隔离结构包括开口，并且由所述衬底的所述表面的通过所述开口暴露的部分限定有源装置区域；
有源装置，其耦接到在所述有源装置区域内的所述衬底的所述表面；
引线，其耦接到所述隔离结构；以及
输出电路，其电耦接在所述有源装置和所述引线之间，其中所述输出电路包括多个元件，其中所述多个元件中的一个或多个元件被放置在所述有源装置区域外，其中被放置在所述有源装置区域外的所述一个或多个元件包括包络频率终止电路的元件，并且其中被放置在所述有源装置区域外的所述一个或多个元件直接物理耦接到所述隔离结构。
2.根据权利要求1所述的装置，其中所述输出电路包括：
第一电感元件，其耦接在所述有源装置和所述引线之间；
并联电路，其耦接在所述有源装置和所述衬底之间；以及
所述包络终止电路，其耦接在所述并联电路和所述衬底之间，其中被放置在所述有源装置区域外的所述一个或多个元件包括所述包络终止电路的一个或多个元件。
3.根据权利要求1所述的装置，其中所述隔离结构包括无机材料。
4.根据权利要求1所述的装置，其中所述隔离结构包括有机材料。
5.一种半导体装置，包括：
衬底，其具有表面；
隔离结构，其具有耦接到所述衬底的所述表面的底表面和顶表面，其中所述隔离结构包括开口，并且由所述衬底的所述表面的通过所述开口暴露的部分限定有源装置区域；
有源装置，其耦接到在所述有源装置区域内的所述衬底的所述表面；
引线，其耦接到所述隔离结构；以及
输出电路，其电耦接在所述有源装置和所述引线之间，其中所述输出电路包括多个元件，其中所述多个元件中的一个或多个元件被放置在所述有源装置区域外，其中被放置在所述有源装置区域外的所述一个或多个元件包括包络频率终止电路的元件，并且其中被放置在所述有源装置区域外的所述一个或多个元件物理耦接到所述隔离结构，并且其中所述输出电路包括：
第一电感元件，其包括耦接于所述有源装置和所述引线之间的多个接合线；
并联电路，其耦接于所述有源装置和所述衬底之间，其中所述并联电路包括串联耦接的第一电容器和第二电感元件，其中所述第一电容器耦接到在所述有源装置区域内的所述衬底的所述表面，并且所述第二电感元件包括耦接于所述有源装置和所述第一电容器之间的多个接合线；
所述包络终止电路，耦接于所述并联电路和所述衬底之间，其中所述包络终止电路包括串联耦接的第三电感元件、电阻器、以及第二电容器，其中所述第三电感元件包括耦接于所述第一电容器和所述电阻器之间的多个接合线；以及
低通匹配电路，耦接于所述引线和所述衬底之间，其中所述低通匹配电路包括耦接于所述引线和所述衬底之间的第三电容器，
并且其中，被放置在所述有源装置区域外的所述一个或多个元件选自所述第三电感元件、所述电阻器、所述第二电容器、以及所述第三电容器。
6.一种半导体装置，包括：
衬底，其具有导电表面；
隔离结构，其具有耦接到所述衬底的所述导电表面的底表面和顶表面，其中所述隔离结构包括开口，并且由所述衬底的所述导电表面的通过所述开口暴露的部分限定有源装置区域；
晶体管，其耦接到在所述有源装置区域内的所述衬底的所述导电表面；
第一引线，其耦接到所述隔离结构；以及
输出电路，其电耦接于所述晶体管和所述第一引线之间，其中所述输出电路包括多个元件，其中所述多个元件中的一个或多个元件被放置在所述有源装置区域外，其中被放置在所述有源装置区域外的所述一个或多个元件包括包络频率终止电路的元件，并且其中被放置在所述有源装置区域外的所述一个或多个元件直接物理耦接到所述隔离结构。
7.根据权利要求6所述的装置，其中所述第一引线是输出引线，并且所述输出电路耦接于所述晶体管的电流传导端子和所述输出引线之间。
8.根据权利要求7所述的装置，其中：
被放置在所述有源装置区域外的所述一个或多个元件包括被放置在所述隔离结构的顶表面上的分立电容器和电阻器，其中所述电阻器选自厚膜电阻器、薄膜电阻器、以及分立电阻器；并且
所述装置还包括：
第一导电垫，位于所述隔离结构的所述顶表面上，其中所述第一导电垫电耦接到所述晶体管的所述电流传导端子，并且所述电阻器的第一端子耦接到所述第一导电垫；
第二导电垫，位于所述隔离结构的所述顶表面上，其中所述电阻器的第二端子和所述电容器的第一端子耦接到所述第二导电垫；
第三导电垫，位于所述隔离结构的所述顶表面上，其中所述电容器的第二端子耦接到所述第三导电垫；以及
在所述隔离结构中或上的一个或多个导电结构，其将所述第三导电垫电耦接到所述衬底的所述导电表面，其中所述一个或多个导电结构选自一个或多个通孔、一个或多个城堡形物、以及边沿镀层。
9.根据权利要求7所述的装置，其中：
被放置在所述有源装置区域外的所述一个或多个元件包括被放置在所述隔离结构的顶表面上的分立电容器，并且其中所述装置还包括：
第一导电垫，位于所述隔离结构的所述顶表面上，其中所述输出引线和所述电容器的第一端子耦接于所述第一导电垫；
第二导电垫，位于所述隔离结构的所述顶表面上，其中所述电容器的第二端子耦接于所述第二导电垫；以及
在所述隔离结构中或上的一个或多个导电结构，其将所述第二导电垫电耦接于所述衬底的所述导电表面，其中所述一个或多个导电结构选自一个或多个通孔、一个或多个城堡形物、以及边沿镀层。
10.根据权利要求7所述的装置，其中：
被放置在所述有源装置区域外的所述一个或多个元件包括：
电感元件，其包括位于所述隔离结构的所述顶表面上的金属化层，其中所述电感元件的条部分位于朝着所述有源装置区域延伸超出所述输出引线的边沿的所述隔离结构的部分上，并且所述条部分延伸临近并且平行于所述输出引线的所述边沿；
电阻器，物理地耦接于所述隔离结构，并且具有第一端子，其电耦接于所述电感元件的末端；以及
电容器，物理地耦接于所述隔离结构，并且具有第一端子，其电耦接于所述电阻器的第二端子；并且
所述装置还包括：
在所述隔离结构中或上的一个或多个导电结构，其将所述电容器的第二端子电耦接于所述衬底的所述导电表面，其中所述一个或多个导电结构选自一个或多个通孔、一个或多个城堡形物、以及边沿镀层。
11.根据权利要求10所述的装置，还包括：
偏置引线，耦接于所述电感元件的所述末端并且从所述装置延伸。
12.根据权利要求7所述的装置，其中：
所述隔离结构包括低损耗材料；并且
被放置在所述有源装置区域外的所述一个或多个元件包括电容器，其由所述输出引线和所述衬底的重叠部分以及在所述输出引线和所述衬底的重叠部分之间的所述隔离结构的部分形成。
13.根据权利要求7所述的装置，还包括：
盖子，用于将所述装置的内部组件密封在气腔内。
14.根据权利要求7所述的装置，还包括：
模制化合物，其围绕在所述有源装置区域内的组件和电路元件。
15.一种半导体装置，包括：
衬底，其具有导电表面；
隔离结构，其具有耦接到所述衬底的所述导电表面的底表面和顶表面，其中所述隔离结构包括开口，并且由所述衬底的所述导电表面的通过所述开口暴露的部分限定有源装置区域；
晶体管，其耦接到在所述有源装置区域内的所述衬底的所述导电表面；
输出引线，其耦接到所述隔离结构；以及
输出电路，其电耦接于所述晶体管的电流传导端子和所述输出引线之间，其中所述输出电路包括多个元件，其中所述多个元件中的一个或多个元件被放置在所述有源装置区域外，其中被放置在所述有源装置区域外的所述一个或多个元件包括包络频率终止电路的元件，并且其中被放置在所述有源装置区域外的所述一个或多个元件物理耦接到所述隔离结构，其中被放置在所述有源装置区域外的所述一个或多个元件包括被放置在所述隔离结构的顶表面上的电阻器，以及与所述隔离结构集成地形成的电容器，并且其中所述电阻器选自厚膜电阻器、薄膜电阻器、以及分立电阻器；
第一导电垫，位于所述隔离结构的所述顶表面上，其中所述第一导电垫电耦接于所述晶体管的所述电流传导端子，并且所述电阻器的第一端子耦接于所述第一导电垫；以及
第二导电垫，位于所述隔离结构的所述顶表面上，其中所述电阻器的第二端子和所述电容器的第一端子耦接于所述第二导电垫，并且所述电容器的第二端子耦接于所述衬底的所述导电表面。
16.根据权利要求15所述的装置，还包括：
在所述隔离结构中或上的一个或多个导电结构，其将所述电容器的第二端子电耦接到所述衬底的所述导电表面，其中所述一个或多个导电结构选自一个或多个通孔、一个或多个城堡形物、以及边沿镀层。
17.一种半导体装置，包括：
衬底，其具有表面；
引线；
隔离结构，其具有顶表面和底表面，其中所述引线耦接于所述隔离结构的所述顶表面，并且所述隔离结构的所述底表面耦接于所述衬底的所述表面，并且其中有源装置区域对应于所述衬底的所述表面的没有耦接所述隔离结构的部分；
有源装置，耦接于在所述有源装置区域内的所述衬底的所述表面；以及
电路，电耦接于所述有源装置和所述引线之间，其中所述电路包括多个元件，其中所述多个元件中的一个或多个元件被放置在所述有源装置区域外，并且其中被放置在所述有源装置区域外的所述一个或多个元件包括位于所述引线下面的电容器并且包括所述隔离结构的位于所述引线和所述衬底之间的部分。
18.根据权利要求17所述的装置，还包括：
模制化合物，其围绕至少位于所述有源装置区域内的所述电路的元件和所述有源装置。
19.根据权利要求17所述的装置，其中所述电容器是低通匹配电容器。
20.根据权利要求19所述的装置，其中所述电路还包括：
并联电容器，耦接于在所述有源装置区域内的所述衬底的所述表面，其中所述并联电容器被放置在所述有源装置和所述隔离结构之间。
21.根据权利要求17所述的装置，其中所述隔离结构由印刷电路板材料形成。
22.根据权利要求17所述的装置，其中被放置在所述有源装置区域外的所述一个或多个元件还包括耦接于所述隔离结构的顶表面的一个或多个无源装置。
23.一种制造半导体装置的方法，所述方法包括步骤：
提供具有表面的衬底；
将隔离结构的底表面耦接于所述衬底的所述表面，其中所述隔离结构包括开口，并且由所述衬底的所述表面的通过所述开口暴露的部分限定有源装置区域；
将有源装置耦接于在所述有源装置区域内的所述衬底的所述表面；
将引线耦接于所述隔离结构；以及
将电路电耦接于所述有源装置和所述引线之间，其中所述电路包括多个元件，其中所述多个元件中的一个或多个元件被放置在所述有源装置区域外，并且其中被放置在所述有源装置区域外的所述一个或多个元件包括从包络频率终止电路和低通匹配电路选择的元件。
24.根据权利要求23所述的方法，其中将所述电路电耦接于所述有源装置和所述引线之间包括：
将放置在所述有源装置区域外的所述一个或多个元件物理地耦接于所述隔离结构。
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