JP3348669B2 - 非可逆回路素子 - Google Patents
非可逆回路素子Info
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- dielectric
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/32—Non-reciprocal transmission devices
- H01P1/36—Isolators
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/32—Non-reciprocal transmission devices
- H01P1/38—Circulators
- H01P1/383—Junction circulators, e.g. Y-circulators
- H01P1/387—Strip line circulators
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/20—Frequency-selective devices, e.g. filters
- H01P1/201—Filters for transverse electromagnetic waves
- H01P1/203—Strip line filters
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波帯で使
用される非可逆回路素子、例えばアイソレータ，サーキ
ュレータに関する。
用される非可逆回路素子、例えばアイソレータ，サーキ
ュレータに関する。
【０００２】
【従来の技術】一般に、集中定数型のアイソレータ，サ
ーキュレータ等の非可逆回路素子は、順方向の信号には
減衰量が小さく、逆方向の信号には減衰量が大きいとい
う特性を有しており、例えば携帯電話等の通信機器の送
信回路部に採用されている。
ーキュレータ等の非可逆回路素子は、順方向の信号には
減衰量が小さく、逆方向の信号には減衰量が大きいとい
う特性を有しており、例えば携帯電話等の通信機器の送
信回路部に採用されている。
【０００３】ところで上記通信機器に組み込まれる増幅
器には直線歪が存在しており、これが不要輻射（スプリ
アス、特に基本波の２倍波，３倍波）の発生原因となっ
ている。この不要輻射は、混信や電力増幅器の異常動作
の要因となることから、一定のレベル以下にすることが
要求される。この不要輻射の発生を防止するために、直
線性の優れた増幅器を採用したり、あるいは別途フィル
タを採用して不要波を減衰させる場合がある。
器には直線歪が存在しており、これが不要輻射（スプリ
アス、特に基本波の２倍波，３倍波）の発生原因となっ
ている。この不要輻射は、混信や電力増幅器の異常動作
の要因となることから、一定のレベル以下にすることが
要求される。この不要輻射の発生を防止するために、直
線性の優れた増幅器を採用したり、あるいは別途フィル
タを採用して不要波を減衰させる場合がある。
【０００４】しかしながら直線性の高い増幅器は高価で
あり、またフィルタを別途採用する場合には部品点数が
増える分だけコストが上昇するとともに通信機器全体が
大型化するという問題が生じる。このため小型化，低価
格化の要請が強い携帯電話等には採用し難い。
あり、またフィルタを別途採用する場合には部品点数が
増える分だけコストが上昇するとともに通信機器全体が
大型化するという問題が生じる。このため小型化，低価
格化の要請が強い携帯電話等には採用し難い。
【０００５】一方、集中定数型アイソレータは、その順
方向の特性としてはバンドパスフィルタとして機能して
おり、このため通過帯域より離れた周波数帯域では順方
向でも減衰量が大きいという特長がある。そこで、この
ような帯域外の特性を利用することにより不要波を減衰
させることが考えられる。ところが、上記アイソレータ
は元来帯域外の減衰を得るためのものではないことか
ら、その性能を発揮するには限界がある。
方向の特性としてはバンドパスフィルタとして機能して
おり、このため通過帯域より離れた周波数帯域では順方
向でも減衰量が大きいという特長がある。そこで、この
ような帯域外の特性を利用することにより不要波を減衰
させることが考えられる。ところが、上記アイソレータ
は元来帯域外の減衰を得るためのものではないことか
ら、その性能を発揮するには限界がある。
【０００６】そこで、本件出願人は、低域通過フィルタ
を構成する回路素子を内蔵したアイソレータを提案し
た。このアイソレータは、図１２に示すように、磁性組
立体４と磁石６との間に配置された誘電体基板１８に低
域通過フィルタの構成要素であるインダクタＬ１をパタ
ーン形成し、該インダクタＬ１を入力ポートと整合コン
デンサＣｏ´との間に接続して構成されている。
を構成する回路素子を内蔵したアイソレータを提案し
た。このアイソレータは、図１２に示すように、磁性組
立体４と磁石６との間に配置された誘電体基板１８に低
域通過フィルタの構成要素であるインダクタＬ１をパタ
ーン形成し、該インダクタＬ１を入力ポートと整合コン
デンサＣｏ´との間に接続して構成されている。
【０００７】これにより上記入力ポートには、図１３及
び図１４の等価回路図に示すように、Ｃ１−Ｌ１−Ｃ２
接続のπ型低域通過フィルタが接続されている。ここ
で、Ｃ１はアイソレータの整合容量Ｃｏ´と一体となる
ことから別途設ける必要はなく、またＣ２はアイソレー
タの外部に付加することにより形成される。
び図１４の等価回路図に示すように、Ｃ１−Ｌ１−Ｃ２
接続のπ型低域通過フィルタが接続されている。ここ
で、Ｃ１はアイソレータの整合容量Ｃｏ´と一体となる
ことから別途設ける必要はなく、またＣ２はアイソレー
タの外部に付加することにより形成される。
【０００８】このように上記低域通過フィルタを内蔵し
たアイソレータによれば、帯域外における減衰量を大き
くすることができ、不要輻射による混信や異常動作を防
止できる。これにより簡単な構造でかつ安価に低域通過
フィルタを形成でき、高価な増幅器や別途フィルタを不
要にして小型化，低価格化に貢献できる。
たアイソレータによれば、帯域外における減衰量を大き
くすることができ、不要輻射による混信や異常動作を防
止できる。これにより簡単な構造でかつ安価に低域通過
フィルタを形成でき、高価な増幅器や別途フィルタを不
要にして小型化，低価格化に貢献できる。
【０００９】
【発明が解決しようとする課題】ところで、上記低域通
過フィルタを誘電体基板に形成する場合、該誘電体基板
には磁石が当接していることから、磁石が有する高周波
的な材料特性，なかでも誘電正接によりアイソレータの
挿入損失に悪影響を与えるという懸念がある。
過フィルタを誘電体基板に形成する場合、該誘電体基板
には磁石が当接していることから、磁石が有する高周波
的な材料特性，なかでも誘電正接によりアイソレータの
挿入損失に悪影響を与えるという懸念がある。
【００１０】一般に量産されている市販の磁石は高周波
用部品として開発されたものではなく、このため誘電正
接が大きくなり易い。このため誘電体基板の回路素子と
磁石が接触することにより、挿入損失が増大すると考え
られる。また磁石は誘電率も大きいのでインダクタンス
を形成し難いという問題がある。
用部品として開発されたものではなく、このため誘電正
接が大きくなり易い。このため誘電体基板の回路素子と
磁石が接触することにより、挿入損失が増大すると考え
られる。また磁石は誘電率も大きいのでインダクタンス
を形成し難いという問題がある。
【００１１】本発明は、このような状況に鑑みてなされ
たもので、誘電体基板に回路素子を形成する場合のアイ
ソレータの挿入損失を低減できる非可逆回路素子を提供
することを目的としている。
たもので、誘電体基板に回路素子を形成する場合のアイ
ソレータの挿入損失を低減できる非可逆回路素子を提供
することを目的としている。
【００１２】
【課題を解決するための手段】請求項１の発明は、フェ
ライトに複数の中心電極を交差させて配置してなる磁性
組立体に誘電体基板を介在させて磁石を配置し、該磁石
により上記磁性組立体に直流磁界を印加するようにした
非可逆回路素子において、上記誘電体基板に回路素子を
パターン形成し、該誘電体基板の少なくとも回路素子と
上記磁石との間に該磁石を回路素子から離す誘電体フィ
ルムを挟み込んだことを特徴としている。
ライトに複数の中心電極を交差させて配置してなる磁性
組立体に誘電体基板を介在させて磁石を配置し、該磁石
により上記磁性組立体に直流磁界を印加するようにした
非可逆回路素子において、上記誘電体基板に回路素子を
パターン形成し、該誘電体基板の少なくとも回路素子と
上記磁石との間に該磁石を回路素子から離す誘電体フィ
ルムを挟み込んだことを特徴としている。
【００１３】請求項２の発明は、上記誘電体フィルムが
磁石に貼着されていることを特徴とし、請求項３の発明
は、上記誘電体フィルムが誘電体基板に貼着されている
ことを特徴としている。
磁石に貼着されていることを特徴とし、請求項３の発明
は、上記誘電体フィルムが誘電体基板に貼着されている
ことを特徴としている。
【００１４】請求項４の発明は、フェライトに複数の中
心電極を交差させて配置してなる磁性組立体に積層誘電
体基板を介在させて磁石を配置し、該磁石により上記磁
性組立体に直流磁界を印加するようにした非可逆回路素
子において、上記積層誘電体基板に回路素子をパターン
形成し、該積層誘電体基板の少なくとも回路素子と上記
磁石との間に該磁石を回路素子から離す１層以上の積層
基板を設けたことを特徴としている。
心電極を交差させて配置してなる磁性組立体に積層誘電
体基板を介在させて磁石を配置し、該磁石により上記磁
性組立体に直流磁界を印加するようにした非可逆回路素
子において、上記積層誘電体基板に回路素子をパターン
形成し、該積層誘電体基板の少なくとも回路素子と上記
磁石との間に該磁石を回路素子から離す１層以上の積層
基板を設けたことを特徴としている。
【００１５】請求項５の発明は、フェライトに複数の中
心電極を交差させて配置してなる磁性組立体に誘電体基
板を介して磁石を配置し、該磁石により上記磁性組立体
に直流磁界を印加するようにした非可逆回路素子におい
て、上記誘電体基板に回路素子をパターン形成し、該回
路素子の表面の少なくとも一部に上記磁石を回路素子か
ら離す誘電体膜を被覆したことを特徴としている。
心電極を交差させて配置してなる磁性組立体に誘電体基
板を介して磁石を配置し、該磁石により上記磁性組立体
に直流磁界を印加するようにした非可逆回路素子におい
て、上記誘電体基板に回路素子をパターン形成し、該回
路素子の表面の少なくとも一部に上記磁石を回路素子か
ら離す誘電体膜を被覆したことを特徴としている。
【００１６】請求項６の発明は、請求項１，４，５の何
れかにおいて、上記回路素子が、π型の低域通過フィル
タ，ＬＣ直列型の帯域通過フィルタ，マイクロストリッ
プライン型の移相回路，ストリップライン型の移相回
路，方向性結合回路，容量結合回路，帯域阻止フィルタ
の何れかにより構成されていることを特徴としている。
れかにおいて、上記回路素子が、π型の低域通過フィル
タ，ＬＣ直列型の帯域通過フィルタ，マイクロストリッ
プライン型の移相回路，ストリップライン型の移相回
路，方向性結合回路，容量結合回路，帯域阻止フィルタ
の何れかにより構成されていることを特徴としている。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて説明する。図１及び図２は、請求項１の
発明の一実施形態による集中定数型アイソレータを説明
するための図であり、図１はアイソレータの分解斜視
図、図２（ａ）は誘電体基板に形成されたインダクタの
平面図、図２（ｂ）は誘電体基板の裏面に形成された電
極の透視平面図である。
図面に基づいて説明する。図１及び図２は、請求項１の
発明の一実施形態による集中定数型アイソレータを説明
するための図であり、図１はアイソレータの分解斜視
図、図２（ａ）は誘電体基板に形成されたインダクタの
平面図、図２（ｂ）は誘電体基板の裏面に形成された電
極の透視平面図である。
【００１８】図１において、１は集中定数型のアイソレ
ータであり、これは磁性体金属からなるケース２の底面
２ａ上に端子ブロック３を配置し、該端子ブロック３に
磁性組立体４を配置し、上記ケース２に同じく磁性体金
属からなる箱状のキャップ５を装着し、該キャップ５の
内面に矩形状の永久磁石６を貼着して磁気回路を形成
し、該永久磁石６により上記磁性組立体４に直流磁界を
印加するように構成されている。
ータであり、これは磁性体金属からなるケース２の底面
２ａ上に端子ブロック３を配置し、該端子ブロック３に
磁性組立体４を配置し、上記ケース２に同じく磁性体金
属からなる箱状のキャップ５を装着し、該キャップ５の
内面に矩形状の永久磁石６を貼着して磁気回路を形成
し、該永久磁石６により上記磁性組立体４に直流磁界を
印加するように構成されている。
【００１９】上記磁性組立体４は、円板状のフェライト
７の上面に３本の中心導体８，９，１０を絶縁シート
（不図示）を介在させて１２０度角度ごとに交差するよ
うに配置し、上記フェライト７の底面に各中心導体８〜
１０のアース部１１を当接した構造のものである。
７の上面に３本の中心導体８，９，１０を絶縁シート
（不図示）を介在させて１２０度角度ごとに交差するよ
うに配置し、上記フェライト７の底面に各中心導体８〜
１０のアース部１１を当接した構造のものである。
【００２０】上記端子ブロック３は電気的絶縁樹脂から
なり、矩形枠状の側壁３ａに底壁３ｂを一体形成した構
造のものであり、この底壁３ｂには挿通孔３ｃが形成さ
れており、該底壁３ｂの挿通孔３ｃの周縁にはそれぞれ
整合用単板型コンデンサ１２ａ〜１２ｃ，及び単板型終
端抵抗Ｒが収納される凹部３ｄが形成されている。また
上記挿通孔３ｃには磁性組立体４が挿入されており、該
磁性組立体４のアース部１１はケース２の底面２ａに接
続されている。
なり、矩形枠状の側壁３ａに底壁３ｂを一体形成した構
造のものであり、この底壁３ｂには挿通孔３ｃが形成さ
れており、該底壁３ｂの挿通孔３ｃの周縁にはそれぞれ
整合用単板型コンデンサ１２ａ〜１２ｃ，及び単板型終
端抵抗Ｒが収納される凹部３ｄが形成されている。また
上記挿通孔３ｃには磁性組立体４が挿入されており、該
磁性組立体４のアース部１１はケース２の底面２ａに接
続されている。
【００２１】上記端子ブロック３の左, 右側壁３ａの外
面には表面実装用の入出力端子１５及びアース端子１６
が形成されており、該入出力端子１５は底壁３ｂの上面
のコーナー部に導出されている。また上記アース端子１
６は上記各凹部３ｄの上面に導出されており、上記各コ
ンデンサ１２ａ〜１２ｃの下面電極，及び終端抵抗Ｒの
一端に接続されている。この各端子１５，１６は端子ブ
ロック３内に一部をインサートモールドして形成された
ものである。
面には表面実装用の入出力端子１５及びアース端子１６
が形成されており、該入出力端子１５は底壁３ｂの上面
のコーナー部に導出されている。また上記アース端子１
６は上記各凹部３ｄの上面に導出されており、上記各コ
ンデンサ１２ａ〜１２ｃの下面電極，及び終端抵抗Ｒの
一端に接続されている。この各端子１５，１６は端子ブ
ロック３内に一部をインサートモールドして形成された
ものである。
【００２２】上記各コンデンサ１２ａ〜１２ｃの上面電
極には各中心導体８〜１０の入出力ポートＰ１〜Ｐ３が
接続されており、このうちポートＰ２の先端部は出力端
子１５に、ポートＰ３の先端部は終端抵抗Ｒにそれぞれ
接続されている。
極には各中心導体８〜１０の入出力ポートＰ１〜Ｐ３が
接続されており、このうちポートＰ２の先端部は出力端
子１５に、ポートＰ３の先端部は終端抵抗Ｒにそれぞれ
接続されている。
【００２３】上記磁性組立体４の上面には矩形板状をな
す誘電体基板１８が配設されている。この誘電体基板１
８はキャップ５をケース２に装着すると同時に永久磁石
６を介して磁性組立体４，端子ブロック３をケース２
に、各中心導体８〜１０のポートＰ１〜Ｐ３をコンデン
サ１２ａ〜１２ｃにそれぞれ電気的，機械的に保持する
ものである。また上記誘電体基板１８の磁性組立体４に
対応する中央部には孔１８ａが形成されており、終端抵
抗Ｒに対応するコーナー部には切り欠き１８ｂが形成さ
れている。
す誘電体基板１８が配設されている。この誘電体基板１
８はキャップ５をケース２に装着すると同時に永久磁石
６を介して磁性組立体４，端子ブロック３をケース２
に、各中心導体８〜１０のポートＰ１〜Ｐ３をコンデン
サ１２ａ〜１２ｃにそれぞれ電気的，機械的に保持する
ものである。また上記誘電体基板１８の磁性組立体４に
対応する中央部には孔１８ａが形成されており、終端抵
抗Ｒに対応するコーナー部には切り欠き１８ｂが形成さ
れている。
【００２４】上記誘電体基板１８の上面には、π型の低
域通過フィルタを構成する回路素子２０としてのインダ
クタＬ１がパターン形成されている。このインダクタＬ
１の一端はスルーホール電極２１を介して裏面の接続電
極２２に接続されており、他端は同じくスルーホール電
極２３を介して裏面の入力電極２４に接続されている。
上記インダクタＬ１の一端は接続電極２２を介して上記
中心導体８のポートＰ１に接続されており、他端は入力
電極２４を介して入力端子１５に接続されている。
域通過フィルタを構成する回路素子２０としてのインダ
クタＬ１がパターン形成されている。このインダクタＬ
１の一端はスルーホール電極２１を介して裏面の接続電
極２２に接続されており、他端は同じくスルーホール電
極２３を介して裏面の入力電極２４に接続されている。
上記インダクタＬ１の一端は接続電極２２を介して上記
中心導体８のポートＰ１に接続されており、他端は入力
電極２４を介して入力端子１５に接続されている。
【００２５】そして上記誘電体基板１８と永久磁石６と
の間には誘電体フィルム２５が介設されており、該誘電
体フィルム２５は永久磁石６と誘電体基板１８により挟
持されている。この誘電体フィルム２５は、永久磁石６
の下面全面を覆う四角形のもので、誘電率，及び誘電正
接の小さいものから構成されている。
の間には誘電体フィルム２５が介設されており、該誘電
体フィルム２５は永久磁石６と誘電体基板１８により挟
持されている。この誘電体フィルム２５は、永久磁石６
の下面全面を覆う四角形のもので、誘電率，及び誘電正
接の小さいものから構成されている。
【００２６】次に本実施形態の作用効果について説明す
る。本実施形態の集中定数型アイソレータ１によれば、
誘電体基板１８にインダクタＬ１をパターン形成し、該
インダクタＬ１とコンデンサ１２ａと外部コンデンサと
でπ型の低域通過フィルタを構成したので、帯域外にお
ける減衰量を大きくすることができ、不要輻射による混
信や異常動作を防止できる。これにより簡単な構造でか
つ安価に低域通過フィルタを形成でき、上述の高価な増
幅器や別途フィルタを不要にして小型化，低価格化に貢
献できる。
る。本実施形態の集中定数型アイソレータ１によれば、
誘電体基板１８にインダクタＬ１をパターン形成し、該
インダクタＬ１とコンデンサ１２ａと外部コンデンサと
でπ型の低域通過フィルタを構成したので、帯域外にお
ける減衰量を大きくすることができ、不要輻射による混
信や異常動作を防止できる。これにより簡単な構造でか
つ安価に低域通過フィルタを形成でき、上述の高価な増
幅器や別途フィルタを不要にして小型化，低価格化に貢
献できる。
【００２７】この場合、誘電体基板１８のインダクタＬ
１に永久磁石６が当接することによりアイソレータの挿
入損失が増大するという懸念があった。これに対して本
実施形態では、上記誘電体基板１８と永久磁石６との間
に誘電率，誘電正接の小さい誘電体フィイルム２５を挟
み込んだので、誘電率と誘電正接の大きい永久磁石６を
インダクタＬ１から離すことができ、これによりインダ
クタンスが増加し、挿入損失が低減することからインダ
クタのＱを向上でき、その結果アイソレータの挿入損失
を低減できる。
１に永久磁石６が当接することによりアイソレータの挿
入損失が増大するという懸念があった。これに対して本
実施形態では、上記誘電体基板１８と永久磁石６との間
に誘電率，誘電正接の小さい誘電体フィイルム２５を挟
み込んだので、誘電率と誘電正接の大きい永久磁石６を
インダクタＬ１から離すことができ、これによりインダ
クタンスが増加し、挿入損失が低減することからインダ
クタのＱを向上でき、その結果アイソレータの挿入損失
を低減できる。
【００２８】ここで、本実施形態では、誘電体フィルム
２５を永久磁石６の下面全面を覆う四角形とした場合を
説明したが、本発明の目的は、インダクタと誘電率，誘
電正接の大きい永久磁石とを離し、両者の間に誘電率，
誘電正接の小さい誘電体を挟むことにより実現できる。
従って、誘電体フィルムの形状や大きさについては特に
限定するものではない。
２５を永久磁石６の下面全面を覆う四角形とした場合を
説明したが、本発明の目的は、インダクタと誘電率，誘
電正接の大きい永久磁石とを離し、両者の間に誘電率，
誘電正接の小さい誘電体を挟むことにより実現できる。
従って、誘電体フィルムの形状や大きさについては特に
限定するものではない。
【００２９】例えば、空気も誘電率と誘電正接の小さい
誘電体であるので、誘電体フィルムのインダクタＬ１に
接する部分に孔を形成し、該孔により磁石とインダクタ
との間に空気層を設けることも可能であり、この場合に
も上記実施形態と同様の効果が得られる。また孔をあけ
た誘電体フィルムを採用する場合には、誘電率，誘電正
接の大きいものを用いることも可能である。
誘電体であるので、誘電体フィルムのインダクタＬ１に
接する部分に孔を形成し、該孔により磁石とインダクタ
との間に空気層を設けることも可能であり、この場合に
も上記実施形態と同様の効果が得られる。また孔をあけ
た誘電体フィルムを採用する場合には、誘電率，誘電正
接の大きいものを用いることも可能である。
【００３０】上記誘電体フィルム２５の材料としては、
ポリイミド，テフロン，エポキシ，ガラスエポキシ等の
材料が用いられる。また、誘電体フィルム２５の誘電体
とは非導体を意味するものであり、上記以外の絶縁性の
材料を用いることも可能である。
ポリイミド，テフロン，エポキシ，ガラスエポキシ等の
材料が用いられる。また、誘電体フィルム２５の誘電体
とは非導体を意味するものであり、上記以外の絶縁性の
材料を用いることも可能である。
【００３１】図３は、上記集中定数型アイソレータの効
果を確認するために行った挿入損失の測定結果を示す特
性図である。この実験に採用した永久磁石の比誘電率は
２５、誘電正接は１×１０-2であり、誘電体フィルムの
比誘電率は３．５、誘電正接は２×１０-3であり、厚さ
は５０μｍである。また比較するために誘電体フィルム
のないアイソレータについても同様の測定を行った（図
中、一点鎖線は比較例、実線は本実施例を示す）。同図
からも明らかなように、誘電体フィルムを用いることに
より挿入損失を０．０５ｄＢ程度改善できているのがわ
かる。
果を確認するために行った挿入損失の測定結果を示す特
性図である。この実験に採用した永久磁石の比誘電率は
２５、誘電正接は１×１０-2であり、誘電体フィルムの
比誘電率は３．５、誘電正接は２×１０-3であり、厚さ
は５０μｍである。また比較するために誘電体フィルム
のないアイソレータについても同様の測定を行った（図
中、一点鎖線は比較例、実線は本実施例を示す）。同図
からも明らかなように、誘電体フィルムを用いることに
より挿入損失を０．０５ｄＢ程度改善できているのがわ
かる。
【００３２】なお、上記実施形態では、誘電体基板１８
に低域通過フィルタを構成するインダクタＬ１を形成し
た場合を説明したが、本発明の回路素子は、これに限ら
れるものではなく、例えばＬＣ直列型の帯域通過フィル
タ，マイクロストリップライン型の移相回路，ストリッ
プライン型の移相回路，方向性結合回路，容量結合回
路，あるいはＢＥＦ，トラップ又はノッチとも呼ばれる
帯域阻止フィルタ等の採用が可能であり、これらを採用
した場合にも上記実施形態と略同様の効果が得られる。
に低域通過フィルタを構成するインダクタＬ１を形成し
た場合を説明したが、本発明の回路素子は、これに限ら
れるものではなく、例えばＬＣ直列型の帯域通過フィル
タ，マイクロストリップライン型の移相回路，ストリッ
プライン型の移相回路，方向性結合回路，容量結合回
路，あるいはＢＥＦ，トラップ又はノッチとも呼ばれる
帯域阻止フィルタ等の採用が可能であり、これらを採用
した場合にも上記実施形態と略同様の効果が得られる。
【００３３】図４〜図６は、上記実施形態の他の実施形
態を説明するための図であり、図４（ａ）は誘電体基板
に形成されたインダクタ，及びコンデンサを示す平面
図、図４（ｂ）は誘電体基板の裏面に形成された電極を
示す透視平面図、図５，図６はその等価回路図である。
図中、図２，図１３，図１４と同一符号は同一又は相当
部分を示す。
態を説明するための図であり、図４（ａ）は誘電体基板
に形成されたインダクタ，及びコンデンサを示す平面
図、図４（ｂ）は誘電体基板の裏面に形成された電極を
示す透視平面図、図５，図６はその等価回路図である。
図中、図２，図１３，図１４と同一符号は同一又は相当
部分を示す。
【００３４】本実施形態のアイソレータは、誘電体基板
１８の上面に低域通過フィルタを構成する回路素子とし
てのインダクタＬ１，及びコンデンサ３０をパターン形
成して構成されている。このインダクタＬ１の一端には
スルーホール電極２１，接続電極２２を介して中心導体
８のポートＰ１が接続されている。
１８の上面に低域通過フィルタを構成する回路素子とし
てのインダクタＬ１，及びコンデンサ３０をパターン形
成して構成されている。このインダクタＬ１の一端には
スルーホール電極２１，接続電極２２を介して中心導体
８のポートＰ１が接続されている。
【００３５】上記インダクタＬ１の他端には第１コンデ
ンサ電極３０ａが接続形成され、該第１コンデンサ電極
３０ａはスルーホール電極２１を介して入力電極２４に
接続されている。また誘電体基板１８の裏面の第１コン
デンサ電極３０ａに対向する部分には第２コンデンサ電
極３０ｂが形成され、該コンデンサ電極３０ｂはアース
としての下ヨーク２に接続されている。
ンサ電極３０ａが接続形成され、該第１コンデンサ電極
３０ａはスルーホール電極２１を介して入力電極２４に
接続されている。また誘電体基板１８の裏面の第１コン
デンサ電極３０ａに対向する部分には第２コンデンサ電
極３０ｂが形成され、該コンデンサ電極３０ｂはアース
としての下ヨーク２に接続されている。
【００３６】これにより上記入力ポートには、図５及
び，図６の等価回路図に示すように、π型低域通過フィ
ルタが形成されている。ここで、Ｃ１はアイソレータの
整合容量Ｃｏ´と一体となることから別途設ける必要は
なく、またＣ２は上記誘電体基板１８に形成されたコン
デンサ３０である。
び，図６の等価回路図に示すように、π型低域通過フィ
ルタが形成されている。ここで、Ｃ１はアイソレータの
整合容量Ｃｏ´と一体となることから別途設ける必要は
なく、またＣ２は上記誘電体基板１８に形成されたコン
デンサ３０である。
【００３７】この実施形態においても、誘電体基板１８
と永久磁石との間に誘電体フィルムを挟み込むことによ
り、不要輻射による混信や異常動作の防止を図りなが
ら、アイソレータの挿入損失を低減でき、上記実施形態
と同様の効果が得られる。
と永久磁石との間に誘電体フィルムを挟み込むことによ
り、不要輻射による混信や異常動作の防止を図りなが
ら、アイソレータの挿入損失を低減でき、上記実施形態
と同様の効果が得られる。
【００３８】図７は、請求項２の発明の一実施形態によ
る集中定数型アイソレータを示す分解斜視図であり、図
中、図１と同一符号は同一又は相当部分を示す。
る集中定数型アイソレータを示す分解斜視図であり、図
中、図１と同一符号は同一又は相当部分を示す。
【００３９】本実施形態の集中定数型アイソレータ１
は、誘電体基板１８と永久磁石６との間に誘電率，誘電
正接の小さい誘電体フィルム２５を挟みこむとともに、
該誘電体フィルム２５を永久磁石６の下面に貼着した例
である。
は、誘電体基板１８と永久磁石６との間に誘電率，誘電
正接の小さい誘電体フィルム２５を挟みこむとともに、
該誘電体フィルム２５を永久磁石６の下面に貼着した例
である。
【００４０】本実施形態では、誘電体基板１８と永久磁
石６との間に誘電体フィルム２５を挟み込みかつ該磁石
６に貼着したので、上記実施形態と同様にアイソレータ
の挿入損失の低減効果が得られるとともに、アイソレー
タを組付ける際に誘電体フィルム２５を容易に組込むこ
とができ、作業性を向上できる。
石６との間に誘電体フィルム２５を挟み込みかつ該磁石
６に貼着したので、上記実施形態と同様にアイソレータ
の挿入損失の低減効果が得られるとともに、アイソレー
タを組付ける際に誘電体フィルム２５を容易に組込むこ
とができ、作業性を向上できる。
【００４１】図８は、請求項３の発明の一実施形態を示
す分解斜視図であり、図中、図１と同一符号は同一又は
相当部分を示す。
す分解斜視図であり、図中、図１と同一符号は同一又は
相当部分を示す。
【００４２】本実施形態の集中定数型アイソレータ１
は、誘電体基板１８と永久磁石６との間に誘電率，誘電
正接の小さい誘電体フィルム２５を挟みこむとともに、
該誘電体フィルム２５を誘電体基板１８の上面全面に貼
着した例である。
は、誘電体基板１８と永久磁石６との間に誘電率，誘電
正接の小さい誘電体フィルム２５を挟みこむとともに、
該誘電体フィルム２５を誘電体基板１８の上面全面に貼
着した例である。
【００４３】本実施形態では、誘電体基板１８と永久磁
石６との間に誘電体フィルム２５を挟み込みかつ該磁石
６に貼着したので、上記実施形態と同様にアイソレータ
の挿入損失の低減効果が得られるとともに、上記同様に
アイソレータを組付ける際に誘電体フィルム２５を容易
に組込むことができ、作業性を向上できる。
石６との間に誘電体フィルム２５を挟み込みかつ該磁石
６に貼着したので、上記実施形態と同様にアイソレータ
の挿入損失の低減効果が得られるとともに、上記同様に
アイソレータを組付ける際に誘電体フィルム２５を容易
に組込むことができ、作業性を向上できる。
【００４４】図９は、請求項４の発明の第１実施形態に
よる集中定数型アイソレータを説明するための図であ
り、図中、図２と同一符号は同一又は相当部分を示す。
よる集中定数型アイソレータを説明するための図であ
り、図中、図２と同一符号は同一又は相当部分を示す。
【００４５】本実施形態は、第１誘電体基板３１に低域
通過フィルタを構成する回路素子としてのインダクタＬ
１を形成し、該第１誘電体基板３１の上面の永久磁石と
の間に１層の第２誘電体基板３２を設けて構成されてい
る。
通過フィルタを構成する回路素子としてのインダクタＬ
１を形成し、該第１誘電体基板３１の上面の永久磁石と
の間に１層の第２誘電体基板３２を設けて構成されてい
る。
【００４６】本実施形態によれば、インダクタＬ１が形
成された第１誘電体基板３１に第２誘電体基板３２を積
層したので、アイソレータの挿入損失を低減でき、上記
実施形態と同様の効果が得られる。また第１，第２誘電
体基板３１，３２を積層することにより一体形成でき、
上述の誘電体フィルムを用いる場合に比べて部品点数を
削減でき、さらにコストを低減できる。
成された第１誘電体基板３１に第２誘電体基板３２を積
層したので、アイソレータの挿入損失を低減でき、上記
実施形態と同様の効果が得られる。また第１，第２誘電
体基板３１，３２を積層することにより一体形成でき、
上述の誘電体フィルムを用いる場合に比べて部品点数を
削減でき、さらにコストを低減できる。
【００４７】図１０は、請求項４の発明の第２実施形態
を説明するための図であり、図中、図９と同一符号は同
一又は相当部分を示す。
を説明するための図であり、図中、図９と同一符号は同
一又は相当部分を示す。
【００４８】本実施形態は、第１誘電体基板３１の上面
にインダクタＬ１をパターン形成し、第２誘電体基板３
１の上面に上記インダクタＬ１に接続される接続電極２
２，入力電極２４をパターン形成した例である。
にインダクタＬ１をパターン形成し、第２誘電体基板３
１の上面に上記インダクタＬ１に接続される接続電極２
２，入力電極２４をパターン形成した例である。
【００４９】本実施形態では、第１，第２誘電体基板３
１，３２の上面にそれぞれインダクタＬ１、接続電極２
２，入力電極２４を形成したので、１つの基板の両面に
電極パターンを形成する場合に比べて製造が容易であ
り、コストをさらに低減でき、安価で低損失のアイソレ
ータを提供できる。
１，３２の上面にそれぞれインダクタＬ１、接続電極２
２，入力電極２４を形成したので、１つの基板の両面に
電極パターンを形成する場合に比べて製造が容易であ
り、コストをさらに低減でき、安価で低損失のアイソレ
ータを提供できる。
【００５０】図１１は、請求項５の発明の一実施形態を
説明するための図であり、図中、図２と同一符号は同一
又は相当部分を示す。
説明するための図であり、図中、図２と同一符号は同一
又は相当部分を示す。
【００５１】本実施形態は、誘電体基板１８の上面のイ
ンダクタＬ１に厚膜の誘電体膜３５を印刷等により被覆
形成して構成されている。この誘電体膜３５はインダク
タＬ１のライン中央部３６を除く全長に被覆されてお
り、該中央部３６は上記誘電体膜３５と磁石との間で形
成された空気層となっている。
ンダクタＬ１に厚膜の誘電体膜３５を印刷等により被覆
形成して構成されている。この誘電体膜３５はインダク
タＬ１のライン中央部３６を除く全長に被覆されてお
り、該中央部３６は上記誘電体膜３５と磁石との間で形
成された空気層となっている。
【００５２】本実施形態では、誘電体基板１８のインダ
クタＬ１に誘電率，誘電正接の小さい誘電体膜３５を塗
り付けたので、アイソレータの挿入損失を低減でき、上
記実施形態と同様の効果が得られる。また上記誘電体基
板１８に誘電体膜３５を塗布する構造であるので、コス
ト上昇の原因となる部品点数の増加を回避でき、安価に
提供できる。
クタＬ１に誘電率，誘電正接の小さい誘電体膜３５を塗
り付けたので、アイソレータの挿入損失を低減でき、上
記実施形態と同様の効果が得られる。また上記誘電体基
板１８に誘電体膜３５を塗布する構造であるので、コス
ト上昇の原因となる部品点数の増加を回避でき、安価に
提供できる。
【００５３】また上記インダクタＬ１の中央部３６は空
気による誘電体層により覆われることから、誘電体膜３
５を塗布した場合と同様の作用効果が得られる。この場
合、中央部３５を露出することなく全長に渡って誘電体
膜を被覆してもよい。
気による誘電体層により覆われることから、誘電体膜３
５を塗布した場合と同様の作用効果が得られる。この場
合、中央部３５を露出することなく全長に渡って誘電体
膜を被覆してもよい。
【００５４】上記各実施形態では、集中定数型のアイソ
レータを例に説明したが、本発明はサーキュレータにも
勿論適用できる。
レータを例に説明したが、本発明はサーキュレータにも
勿論適用できる。
【００５５】
【発明の効果】以上のように請求項１の発明に係る非可
逆回路素子によれば、誘電体基板に回路素子をパターン
形成し、該誘電体基板の回路素子と磁石との間に誘電体
フィルムを挟み込んだので、誘電率，誘電正接の大きい
磁石を回路素子から離すことができ、アイソレータの挿
入損失を低減できる効果がある。
逆回路素子によれば、誘電体基板に回路素子をパターン
形成し、該誘電体基板の回路素子と磁石との間に誘電体
フィルムを挟み込んだので、誘電率，誘電正接の大きい
磁石を回路素子から離すことができ、アイソレータの挿
入損失を低減できる効果がある。
【００５６】また簡単な構造でかつ安価に低域通過フィ
ルタを構成できるので、不要輻射による混信や異常動作
の回避を図りながら、小型化，低価格化に貢献できる効
果がある。
ルタを構成できるので、不要輻射による混信や異常動作
の回避を図りながら、小型化，低価格化に貢献できる効
果がある。
【００５７】請求項２の発明では、上記誘電体フィルム
を磁石に貼着し、請求項３の発明では、誘電体フィルム
を誘電体基板に貼着したので、請求項１と同様にアイソ
レータの挿入損失の低減効果が得られるとともに、アイ
ソレータを組付ける際に誘電体フィルムを容易に組込む
ことができ、作業性を向上できる効果がある。
を磁石に貼着し、請求項３の発明では、誘電体フィルム
を誘電体基板に貼着したので、請求項１と同様にアイソ
レータの挿入損失の低減効果が得られるとともに、アイ
ソレータを組付ける際に誘電体フィルムを容易に組込む
ことができ、作業性を向上できる効果がある。
【００５８】請求項４の発明では、積層誘電体基板の回
路素子と磁石との間に１層以上の積層基板を設けたの
で、請求項１と同様にアイソレータの挿入損失の低減効
果が得られるとともに、コスト上昇の原因となる部品点
数の増加を回避でき、安価に提供できる効果がある。
路素子と磁石との間に１層以上の積層基板を設けたの
で、請求項１と同様にアイソレータの挿入損失の低減効
果が得られるとともに、コスト上昇の原因となる部品点
数の増加を回避でき、安価に提供できる効果がある。
【００５９】請求項５の発明では、誘電体基板の回路素
子の少なくとも表面の一部に誘電体膜を被覆したので、
請求項１と同様にアイソレータの挿入損失の低減効果が
得られるとともに、コスト上昇の原因となる部品点数の
増加を回避でき、安価に提供できる効果がある。
子の少なくとも表面の一部に誘電体膜を被覆したので、
請求項１と同様にアイソレータの挿入損失の低減効果が
得られるとともに、コスト上昇の原因となる部品点数の
増加を回避でき、安価に提供できる効果がある。
【００６０】請求項６の発明では、上記回路素子とし
て、π型の低域通過フィルタ，ＬＣ直列型の帯域通過フ
ィルタ，マイクロストリップライン型の移相回路，スト
リップライン型の移相回路，方向性結合回路，容量結合
回路，帯域阻止フィルタの何れかを採用したので、何れ
の回路においても安価に形成でき、小型化，低価格化に
対応できる効果がある。
て、π型の低域通過フィルタ，ＬＣ直列型の帯域通過フ
ィルタ，マイクロストリップライン型の移相回路，スト
リップライン型の移相回路，方向性結合回路，容量結合
回路，帯域阻止フィルタの何れかを採用したので、何れ
の回路においても安価に形成でき、小型化，低価格化に
対応できる効果がある。
【図１】請求項１の発明の一実施形態による集中定数型
アイソレータを説明するための分解斜視図である。
アイソレータを説明するための分解斜視図である。
【図２】上記アイソレータの誘電体基板のインダクタを
示す図である。
示す図である。
【図３】上記実施形態の効果を示す特性図である。
【図４】上記実施形態の他の実施形態による誘電体基板
を示す図である。
を示す図である。
【図５】上記実施形態のアイソレータの等価回路図であ
る。
る。
【図６】上記アイソレータの等価回路図である。
【図７】請求項２の発明の一実施形態による集中定数型
アイソレータを示す分解斜視図である。
アイソレータを示す分解斜視図である。
【図８】請求項３の発明の一実施形態による集中定数型
アイソレータを示す分解斜視図である。
アイソレータを示す分解斜視図である。
【図９】請求項４の発明の第１実施形態による誘電体基
板の分解斜視図である。
板の分解斜視図である。
【図１０】請求項４の発明の第２実施形態による誘電体
基板の分解斜視図である。
基板の分解斜視図である。
【図１１】請求項５の発明の一実施形態による誘電体基
板を示す図である。
板を示す図である。
【図１２】本発明の成立過程を説明するためのアイソレ
ータの分解斜視図である。
ータの分解斜視図である。
【図１３】上記アイソレータの等価回路図である。
【図１４】上記アイソレータの等価回路図である。
１ 集中定数型アイソレータ（非可逆回路
素子） ４ 磁性組立体 ６ 永久磁石 ７ フェライト ８〜１０ 中心導体 １８ 誘電体基板 ２０ 回路素子 ２５ 誘電体フィルム ３１ 第１誘電体基板 ３２ 第２誘電体基板 ３５ 誘電体膜 Ｌ１ インダクタ（回路素子）
素子） ４ 磁性組立体 ６ 永久磁石 ７ フェライト ８〜１０ 中心導体 １８ 誘電体基板 ２０ 回路素子 ２５ 誘電体フィルム ３１ 第１誘電体基板 ３２ 第２誘電体基板 ３５ 誘電体膜 Ｌ１ インダクタ（回路素子）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 隆 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (56)参考文献 特開 平８−213808（ＪＰ，Ａ) 特開 平７−15212（ＪＰ，Ａ) 特開 平５−37206（ＪＰ，Ａ) 特開 平10−84203（ＪＰ，Ａ) 特開 平９−270607（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01P 1/36 H01P 1/383 H03H 7/075
Claims (6)
- 【請求項１】 フェライトに複数の中心電極を交差させ
て配置してなる磁性組立体に誘電体基板を介在させて磁
石を配置し、該磁石により上記磁性組立体に直流磁界を
印加するようにした非可逆回路素子において、上記誘電
体基板に回路素子をパターン形成し、該誘電体基板の少
なくとも回路素子と上記磁石との間に該磁石を回路素子
から離す誘電体フィルムを挟み込んだことを特徴とする
非可逆回路素子。 - 【請求項２】 請求項１において、上記誘電体フィルム
が磁石に貼着されていることを特徴とする非可逆回路素
子。 - 【請求項３】 請求項１において、上記誘電体フィルム
が誘電体基板に貼着されていることを特徴とする非可逆
回路素子。 - 【請求項４】 フェライトに複数の中心電極を交差させ
て配置してなる磁性組立体に積層誘電体基板を介在させ
て磁石を配置し、該磁石により上記磁性組立体に直流磁
界を印加するようにした非可逆回路素子において、上記
積層誘電体基板に回路素子をパターン形成し、該積層誘
電体基板の少なくとも回路素子と上記磁石との間に該磁
石を回路素子から離す１層以上の積層基板を設けたこと
を特徴とする非可逆回路素子。 - 【請求項５】 フェライトに複数の中心電極を交差させ
て配置してなる磁性組立体に誘電体基板を介して磁石を
配置し、該磁石により上記磁性組立体に直流磁界を印加
するようにした非可逆回路素子において、上記誘電体基
板に回路素子をパターン形成し、該回路素子の表面の少
なくとも一部に上記磁石を回路素子から離す誘電体膜を
被覆したことを特徴とする非可逆回路素子。 - 【請求項６】 請求項１，４，５の何れかにおいて、上
記回路素子が、π型の低域通過フィルタ，ＬＣ直列型の
帯域通過フィルタ，マイクロストリップライン型の移相
回路，ストリップライン型の移相回路，方向性結合回
路，容量結合回路，帯域阻止フィルタの何れかにより構
成されていることを特徴とする非可逆回路素子。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03417499A JP3348669B2 (ja) | 1998-03-30 | 1999-02-12 | 非可逆回路素子 |
| US09/281,496 US6222425B1 (en) | 1998-03-30 | 1999-03-30 | Nonreciprocal circuit device with a dielectric film between the magnet and substrate |
| KR1019990010981A KR100293683B1 (ko) | 1998-03-30 | 1999-03-30 | 비가역 회로 소자 |
| DE69931546T DE69931546T2 (de) | 1998-03-30 | 1999-03-30 | Nichtreziproke Schaltungsanordnung |
| CN99104734A CN1129974C (zh) | 1998-03-30 | 1999-03-30 | 不可逆电路装置 |
| EP99106535A EP0948079B1 (en) | 1998-03-30 | 1999-03-30 | Nonreciprocal circuit device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8358398 | 1998-03-30 | ||
| JP10-83583 | 1998-03-30 | ||
| JP03417499A JP3348669B2 (ja) | 1998-03-30 | 1999-02-12 | 非可逆回路素子 |
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| Publication Number | Publication Date |
|---|---|
| JPH11355012A JPH11355012A (ja) | 1999-12-24 |
| JP3348669B2 true JP3348669B2 (ja) | 2002-11-20 |
Family
ID=26372961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03417499A Expired - Fee Related JP3348669B2 (ja) | 1998-03-30 | 1999-02-12 | 非可逆回路素子 |
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| Country | Link |
|---|---|
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| EP (1) | EP0948079B1 (ja) |
| JP (1) | JP3348669B2 (ja) |
| KR (1) | KR100293683B1 (ja) |
| CN (1) | CN1129974C (ja) |
| DE (1) | DE69931546T2 (ja) |
Families Citing this family (24)
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|---|---|---|---|---|
| SE524748C2 (sv) * | 1999-03-09 | 2004-09-28 | Matsushita Electric Ind Co Ltd | Irreciprok kretsanordning, tillverkningsförfarande av sådan samt mobil kommunikationsapparat där denna kretsanordning används |
| JP2001185912A (ja) * | 1999-10-13 | 2001-07-06 | Murata Mfg Co Ltd | 非可逆回路素子および通信装置 |
| JP3405297B2 (ja) | 1999-11-30 | 2003-05-12 | 株式会社村田製作所 | 非可逆回路素子、非可逆回路および通信装置 |
| JP3417370B2 (ja) | 1999-12-09 | 2003-06-16 | 株式会社村田製作所 | 非可逆回路素子及び通信機装置 |
| JP2001320205A (ja) * | 2000-03-02 | 2001-11-16 | Murata Mfg Co Ltd | 非可逆回路素子および通信装置 |
| JP4711038B2 (ja) * | 2000-04-06 | 2011-06-29 | 日立金属株式会社 | 非可逆回路モジュール |
| JP3548822B2 (ja) * | 2000-07-07 | 2004-07-28 | 株式会社村田製作所 | 非可逆回路素子および通信装置 |
| US6741478B2 (en) * | 2000-07-14 | 2004-05-25 | Alps Electric Co., Ltd. | Compact electronic circuit unit having circulator, manufactured with high productivity |
| JP3528771B2 (ja) * | 2000-08-25 | 2004-05-24 | 株式会社村田製作所 | 中心電極組立体の製造方法 |
| US6765453B2 (en) * | 2001-04-04 | 2004-07-20 | Matsushita Electric Industrial Co., Ltd. | Non-reciprocal circuit device having a thermal conductor |
| JP4507436B2 (ja) * | 2001-04-04 | 2010-07-21 | パナソニック株式会社 | 非可逆回路素子 |
| JP3800117B2 (ja) * | 2001-04-26 | 2006-07-26 | 株式会社村田製作所 | 非可逆回路素子 |
| JP3883046B2 (ja) * | 2001-10-11 | 2007-02-21 | 日立金属株式会社 | 非可逆回路モジュール |
| US7230954B2 (en) * | 2001-12-04 | 2007-06-12 | Delphi Technologies, Inc. | Cross link intra-vehicular data communication using a field coupled transmission line |
| US6888432B2 (en) * | 2002-02-15 | 2005-05-03 | Murata Manufacturing Co., Ltd. | Laminated substrate, method of producing the same, nonreciprocal circuit element, and communication device |
| JP2004343274A (ja) * | 2003-05-14 | 2004-12-02 | Alps Electric Co Ltd | 非可逆回路素子、及びその製造方法 |
| JP2004350131A (ja) * | 2003-05-23 | 2004-12-09 | Alps Electric Co Ltd | 非可逆回路素子及びそれを用いた通信機装置 |
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