JP3267010B2 - 非可逆回路素子 - Google Patents
非可逆回路素子Info
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- JP3267010B2 JP3267010B2 JP27439893A JP27439893A JP3267010B2 JP 3267010 B2 JP3267010 B2 JP 3267010B2 JP 27439893 A JP27439893 A JP 27439893A JP 27439893 A JP27439893 A JP 27439893A JP 3267010 B2 JP3267010 B2 JP 3267010B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＶＨＦ，ＵＨＦ，ＳＨ
Ｆ帯域等で使用される非可逆回路素子，例えばアイソレ
ータに関し、詳細にはアイソレーション特性の広帯域化
を図りながら、部品の小型化，軽量化に対応できるとと
もに、低価格化に貢献できるようにした構造に関する。
Ｆ帯域等で使用される非可逆回路素子，例えばアイソレ
ータに関し、詳細にはアイソレーション特性の広帯域化
を図りながら、部品の小型化，軽量化に対応できるとと
もに、低価格化に貢献できるようにした構造に関する。
【０００２】
【従来の技術】一般にアイソレータは、信号を伝送方向
にのみ通過させ、逆方向への伝送を阻止する機能を有し
ており、例えば携帯電話，自動車電話等の移動通信機器
の送信回路部に採用されている。このアイソレータは、
図１３に示すように、３ポートＰ１〜Ｐ３のサーキュレ
ータの何れか１つのポートＰ３に終端抵抗器Ｒを接続し
てなり、上記ポートＰ１からの信号ａをポートＰ２に伝
送し、該ポートＰ２から進入する反射波ｂを終端抵抗器
Ｒで吸収してポートＰ１への伝送を阻止する機能を有し
ており、これにより不要波が電力増幅器に進入するのを
防止している。
にのみ通過させ、逆方向への伝送を阻止する機能を有し
ており、例えば携帯電話，自動車電話等の移動通信機器
の送信回路部に採用されている。このアイソレータは、
図１３に示すように、３ポートＰ１〜Ｐ３のサーキュレ
ータの何れか１つのポートＰ３に終端抵抗器Ｒを接続し
てなり、上記ポートＰ１からの信号ａをポートＰ２に伝
送し、該ポートＰ２から進入する反射波ｂを終端抵抗器
Ｒで吸収してポートＰ１への伝送を阻止する機能を有し
ており、これにより不要波が電力増幅器に進入するのを
防止している。
【０００３】ところで上記アイソレータでは、ポートＰ
２から進入する反射波ｂの周波数によっては吸収できな
い場合があり、その結果反射波ｂがポートＰ１に抜ける
という問題が生じる。このような問題を回避するため
に、アイソレーション特性（逆方向減衰特性）の広帯域
化を図ることが行われている。
２から進入する反射波ｂの周波数によっては吸収できな
い場合があり、その結果反射波ｂがポートＰ１に抜ける
という問題が生じる。このような問題を回避するため
に、アイソレーション特性（逆方向減衰特性）の広帯域
化を図ることが行われている。
【０００４】一方、図１２に示すように、各ポートＰ１
〜Ｐ３にＬ（インダクタンス），Ｃ（キャパシタ）等か
らなる整合回路１を接続し、これにより各ポートＰ１〜
Ｐ３の通過帯域幅を広げる方法がある。しかし信号が通
過するポートＰ１，Ｐ２のライン上に整合回路１を設け
ると、損失が増大してＩ．Ｌ．特性（通過特性）が劣化
するという問題があり、また部品点数が増える分だけ部
品の大型化，及び重量の増大化を招くという問題があ
る。
〜Ｐ３にＬ（インダクタンス），Ｃ（キャパシタ）等か
らなる整合回路１を接続し、これにより各ポートＰ１〜
Ｐ３の通過帯域幅を広げる方法がある。しかし信号が通
過するポートＰ１，Ｐ２のライン上に整合回路１を設け
ると、損失が増大してＩ．Ｌ．特性（通過特性）が劣化
するという問題があり、また部品点数が増える分だけ部
品の大型化，及び重量の増大化を招くという問題があ
る。
【０００５】これに対して、図１１に示すように、終端
抵抗器ＲとポートＰ３との間（図１１（ａ）参照）、又
は終端抵抗器Ｒとコールドエンドとの間（図１１（ｂ）
参照）に整合回路１を設け、これによりアイソレーショ
ン特性のみ広帯域化することが考えられる。このように
した場合は、信号ラインでの損失を小さくでき、Ｉ．
Ｌ．特性の劣化を回避できるとともに、部品点数を削減
できる分だけ小型化，軽量化に対応できる。
抵抗器ＲとポートＰ３との間（図１１（ａ）参照）、又
は終端抵抗器Ｒとコールドエンドとの間（図１１（ｂ）
参照）に整合回路１を設け、これによりアイソレーショ
ン特性のみ広帯域化することが考えられる。このように
した場合は、信号ラインでの損失を小さくでき、Ｉ．
Ｌ．特性の劣化を回避できるとともに、部品点数を削減
できる分だけ小型化，軽量化に対応できる。
【０００６】ここで、上記終端抵抗器に整合回路を付与
する場合の一構造例として、図６ないし図１０に示すよ
うなものが考えられる。このアイソレータ２は、主とし
て磁気閉回路を形成する磁性体ヨーク本体３，４内にア
ース板１７を介在させて整合用容量基板５，及びフェラ
イト素子６を収容配置し、上記ヨーク３の内面に貼着さ
れた永久磁石７によりフェライト素子６に直流磁界を印
加するとともに、上記ヨーク４の外部に端子基板８を配
設して構成されている。
する場合の一構造例として、図６ないし図１０に示すよ
うなものが考えられる。このアイソレータ２は、主とし
て磁気閉回路を形成する磁性体ヨーク本体３，４内にア
ース板１７を介在させて整合用容量基板５，及びフェラ
イト素子６を収容配置し、上記ヨーク３の内面に貼着さ
れた永久磁石７によりフェライト素子６に直流磁界を印
加するとともに、上記ヨーク４の外部に端子基板８を配
設して構成されている。
【０００７】そして図６及び図７は、コイル９とディス
ク型コンデンサ１０とで整合回路素子１１を構成し、該
回路素子１１の一端を上記容量基板５の終端抵抗膜５ａ
に接続するとともに、他端を上記ヨーク４に接続した例
である。
ク型コンデンサ１０とで整合回路素子１１を構成し、該
回路素子１１の一端を上記容量基板５の終端抵抗膜５ａ
に接続するとともに、他端を上記ヨーク４に接続した例
である。
【０００８】また図８及び図９は、基板１２の表面にマ
イクロストリップライン１３をパターン形成して整合回
路基板１４を構成し、該回路基板１４をヨーク３の上部
に搭載し、上記マイクロストリップライン１３の一端１
３ａと容量基板５の終端抵抗膜５ａとを金属板１５を介
して接続するとともに、他端１３ｂをスルーホール電極
を介して上記ヨーク３に接続した例である。さらに図１
０は、図示しないストリップラインが形成された基板を
重ねて整合回路基板１６を構成し、該基板１６をヨーク
３の上部に搭載した例である。
イクロストリップライン１３をパターン形成して整合回
路基板１４を構成し、該回路基板１４をヨーク３の上部
に搭載し、上記マイクロストリップライン１３の一端１
３ａと容量基板５の終端抵抗膜５ａとを金属板１５を介
して接続するとともに、他端１３ｂをスルーホール電極
を介して上記ヨーク３に接続した例である。さらに図１
０は、図示しないストリップラインが形成された基板を
重ねて整合回路基板１６を構成し、該基板１６をヨーク
３の上部に搭載した例である。
【０００９】
【発明が解決しようとする課題】ところが、上述の各構
造例では、整合回路素子，整合回路基板をヨーク本体に
別途搭載する構造であることから、その分だけ部品の大
型化，重量の増大化は避けられず、小型化，軽量化には
対応できないという問題があり、この点での改善が要請
されている。
造例では、整合回路素子，整合回路基板をヨーク本体に
別途搭載する構造であることから、その分だけ部品の大
型化，重量の増大化は避けられず、小型化，軽量化には
対応できないという問題があり、この点での改善が要請
されている。
【００１０】また、上記コイル，ディスクコンデンサに
よる整合回路素子では、定数が不安定となり易く、この
ため手間のかかる電気的特性の調整を必要とすることか
ら、コストが上昇するという問題がある。
よる整合回路素子では、定数が不安定となり易く、この
ため手間のかかる電気的特性の調整を必要とすることか
ら、コストが上昇するという問題がある。
【００１１】本発明は、上記実情に鑑みてなされたもの
で、アイソレーションの広帯域化を図りながら、部品の
小型化，軽量化に対応でき、かつ電気的特性の調整を簡
略化してコストを低減できる非可逆回路素子を提供する
ことを目的としている。
で、アイソレーションの広帯域化を図りながら、部品の
小型化，軽量化に対応でき、かつ電気的特性の調整を簡
略化してコストを低減できる非可逆回路素子を提供する
ことを目的としている。
【００１２】
【課題を解決するための手段】本発明は、直流磁界が印
加されるフェライトに、複数の中心導体を互いに電気的
絶縁状態で、かつ交差させて配置し、上記中心導体の何
れか１つのポートに終端器を接続し、該終端器に整合回
路を接続してアイソレーション特性の広帯域化を図るよ
うにした集中定数型の非可逆回路素子であって、上記整
合回路に電気長が１／４・λｇ（λｇは線路内波長）の
整数倍となる線路を用い、かつ該線路がストリップライ
ンとして薄板基板に形成されたものであり、さらにこの
薄板基板が該非可逆回路素子を構成する端子基板内部に
積層されていることを特徴としている。
加されるフェライトに、複数の中心導体を互いに電気的
絶縁状態で、かつ交差させて配置し、上記中心導体の何
れか１つのポートに終端器を接続し、該終端器に整合回
路を接続してアイソレーション特性の広帯域化を図るよ
うにした集中定数型の非可逆回路素子であって、上記整
合回路に電気長が１／４・λｇ（λｇは線路内波長）の
整数倍となる線路を用い、かつ該線路がストリップライ
ンとして薄板基板に形成されたものであり、さらにこの
薄板基板が該非可逆回路素子を構成する端子基板内部に
積層されていることを特徴としている。
【００１３】
【作用】本発明によれば、集中定数型の非可逆回路素子
において、１／４・λｇの電気長を有するトリップライ
ンを薄板基板にパターン形成し、該薄板基板を非可逆回
路素子の端子部を構成する基板内に積層したので、Ｉ．
Ｌ．特性への影響を回避しながらアイソレーション特性
の広帯域化を図ることができ、反射波を確実に吸収して
不要波の進入を防止できる。
において、１／４・λｇの電気長を有するトリップライ
ンを薄板基板にパターン形成し、該薄板基板を非可逆回
路素子の端子部を構成する基板内に積層したので、Ｉ．
Ｌ．特性への影響を回避しながらアイソレーション特性
の広帯域化を図ることができ、反射波を確実に吸収して
不要波の進入を防止できる。
【００１４】また上記薄板基板を端子基板内部に内蔵し
たので、既存の基板をそのまま利用できることから部品
の寸法，容積，及び重量が増えることはほとんどない。
従って、上述の整合回路素子や整合回路基板を別途搭載
する場合に比べて部品の小型化，軽量化に対応できる。
たので、既存の基板をそのまま利用できることから部品
の寸法，容積，及び重量が増えることはほとんどない。
従って、上述の整合回路素子や整合回路基板を別途搭載
する場合に比べて部品の小型化，軽量化に対応できる。
【００１５】さらに本発明では、上記ストリップライン
の線路長を管理するだけでよいので、上記コイル，ディ
スクコンデンサによる回路素子を用いる場合に比べてば
らつきの少ない高精度の広帯域化回路を構成することが
できる。これに伴って電気的調整の簡易化，又は無調整
化を図ることができ、ひいてはコストを低減でき、部品
の低価格化に貢献できる。
の線路長を管理するだけでよいので、上記コイル，ディ
スクコンデンサによる回路素子を用いる場合に比べてば
らつきの少ない高精度の広帯域化回路を構成することが
できる。これに伴って電気的調整の簡易化，又は無調整
化を図ることができ、ひいてはコストを低減でき、部品
の低価格化に貢献できる。
【００１６】
【実施例】以下、本発明の実施例を図について説明す
る。図１ないし図５は本発明の一実施例による非可逆回
路素子を説明するための図であり、本実施例では集中定
数型のアイソレータに適用した場合を例にとって説明す
る。
る。図１ないし図５は本発明の一実施例による非可逆回
路素子を説明するための図であり、本実施例では集中定
数型のアイソレータに適用した場合を例にとって説明す
る。
【００１７】図において、２０は本実施例構造が適用さ
れた集中定数型のアイソレータである。このアイソレー
タ２０は、後述する端子基板２１上に大略コ字状の磁性
体金属製の下ヨーク２２を配置し、該下ヨーク２２の底
壁２２ａ上に整合用容量基板２３を配設するとともに、
フェライト素子２４を配設し、上記下ヨーク２２に同じ
く磁性体金属製上ヨーク２５を装着して閉磁路の磁気回
路を形成して構成されている。さらに上記上ヨーク２５
の内面には永久磁石２６が貼着されており、該永久磁石
２６により上記フェライト素子２４にバイアス用直流磁
界を印加するように構成されている。
れた集中定数型のアイソレータである。このアイソレー
タ２０は、後述する端子基板２１上に大略コ字状の磁性
体金属製の下ヨーク２２を配置し、該下ヨーク２２の底
壁２２ａ上に整合用容量基板２３を配設するとともに、
フェライト素子２４を配設し、上記下ヨーク２２に同じ
く磁性体金属製上ヨーク２５を装着して閉磁路の磁気回
路を形成して構成されている。さらに上記上ヨーク２５
の内面には永久磁石２６が貼着されており、該永久磁石
２６により上記フェライト素子２４にバイアス用直流磁
界を印加するように構成されている。
【００１８】上記フェライト素子２４は、図示しない円
板状のシールド部に網状の第１〜第３中心導体２７〜２
９を一体形成し、上記シールド部上にマイクロ波用フェ
ライト３０を配設し、該フェライト３０の上面に上記各
中心導体２７〜２９を互いに電気的絶縁状態で、かつ１
２０度の角度ごとに交差させて折り曲げ配置した構造と
なっている。また各中心導体２７〜２９の外部接続部２
７ａ〜２９ａは段状に折り曲げ形成されて外方に突出し
ている。
板状のシールド部に網状の第１〜第３中心導体２７〜２
９を一体形成し、上記シールド部上にマイクロ波用フェ
ライト３０を配設し、該フェライト３０の上面に上記各
中心導体２７〜２９を互いに電気的絶縁状態で、かつ１
２０度の角度ごとに交差させて折り曲げ配置した構造と
なっている。また各中心導体２７〜２９の外部接続部２
７ａ〜２９ａは段状に折り曲げ形成されて外方に突出し
ている。
【００１９】上記整合用容量基板２３は誘電体基板３１
の中央部に挿入孔３１ａを形成し、該基板３１上面の挿
入孔３１ａの周縁部に第１〜第３コンデンサ電極Ｃ１〜
Ｃ３を厚膜印刷により形成するとともに、この第３コン
デンサ電極Ｃ３に厚膜印刷により終端抵抗膜Ｒを接続形
成して構成されている。
の中央部に挿入孔３１ａを形成し、該基板３１上面の挿
入孔３１ａの周縁部に第１〜第３コンデンサ電極Ｃ１〜
Ｃ３を厚膜印刷により形成するとともに、この第３コン
デンサ電極Ｃ３に厚膜印刷により終端抵抗膜Ｒを接続形
成して構成されている。
【００２０】なお、上記各コンデンサ電極Ｃ１〜Ｃ３及
び終端抵抗膜Ｒは、図１４に示すようにチップ状に形成
しても良い。このチップコンデンサＣ１´〜Ｃ３´は誘
電体チップの上下表面にＡｇ厚膜からなる電極を形成し
たものである。また図中Ｓは上記チップ抵抗Ｒ´の実装
用スペーサであり、これは絶縁体チップの上下表面に電
極を形成してなるものである。
び終端抵抗膜Ｒは、図１４に示すようにチップ状に形成
しても良い。このチップコンデンサＣ１´〜Ｃ３´は誘
電体チップの上下表面にＡｇ厚膜からなる電極を形成し
たものである。また図中Ｓは上記チップ抵抗Ｒ´の実装
用スペーサであり、これは絶縁体チップの上下表面に電
極を形成してなるものである。
【００２１】上記誘電体基板３１の挿入孔３１ａ内には
フェライト素子２４が挿入配置されており、これにより
上記フェライト３０の下面は各中心導体２７〜２９のシ
ールド部を介して下ヨーク２２の底壁２２ａ上に接続さ
れている。
フェライト素子２４が挿入配置されており、これにより
上記フェライト３０の下面は各中心導体２７〜２９のシ
ールド部を介して下ヨーク２２の底壁２２ａ上に接続さ
れている。
【００２２】また上記各コンデンサ電極Ｃ１〜Ｃ３には
上記各中心導体２７〜２９の外部接続部２７ａ〜２９ａ
が接続されており、さらにこの第１，第２中心導体２
７，２８の接続部２７ａ，２８ａの先端部２７ｂ，２８
ｂは上記端子基板２１の入出力用端子電極３２ａ，３２
ｂに接続されている。
上記各中心導体２７〜２９の外部接続部２７ａ〜２９ａ
が接続されており、さらにこの第１，第２中心導体２
７，２８の接続部２７ａ，２８ａの先端部２７ｂ，２８
ｂは上記端子基板２１の入出力用端子電極３２ａ，３２
ｂに接続されている。
【００２３】そして、図１ないし図３に示すように、上
記端子基板２１は、本実施例の特徴をなす薄板基板を積
層して構成されている。
記端子基板２１は、本実施例の特徴をなす薄板基板を積
層して構成されている。
【００２４】上記端子基板２１は、第１，第２薄板基板
３４，３５間に接着用プリプレグ薄板基板３３を介在さ
せて積層し、これを熱圧着して一体形成されたもので、
これらの基板３３〜３５には誘電体，セラミック，ガラ
スエポキシ，ＢＴレジン，あるいはガラス・テフロン等
の材料が使用されている。
３４，３５間に接着用プリプレグ薄板基板３３を介在さ
せて積層し、これを熱圧着して一体形成されたもので、
これらの基板３３〜３５には誘電体，セラミック，ガラ
スエポキシ，ＢＴレジン，あるいはガラス・テフロン等
の材料が使用されている。
【００２５】上記第１，第２基板３４，３５上面の略中
央部には薄板基板３３を挟んで対向するアース電極３６
ａ，３６ｂが形成されており、この上部のアース電極３
６ａ上には下ヨーク２２の下面が当接している。また上
記第１基板３４上面の左右一側縁部及び第２基板３５上
面，下面の左右一側縁部にはそれぞれ上記アース電極３
６ａ，３６ｂを導出するアース用端子電極３７ａ，３７
ｂが形成されており、この端子電極３７ａ，３７ｂ同士
は側面電極３８により接続されている。
央部には薄板基板３３を挟んで対向するアース電極３６
ａ，３６ｂが形成されており、この上部のアース電極３
６ａ上には下ヨーク２２の下面が当接している。また上
記第１基板３４上面の左右一側縁部及び第２基板３５上
面，下面の左右一側縁部にはそれぞれ上記アース電極３
６ａ，３６ｂを導出するアース用端子電極３７ａ，３７
ｂが形成されており、この端子電極３７ａ，３７ｂ同士
は側面電極３８により接続されている。
【００２６】また、上記第１基板３４上面の左右他側縁
部，及び第２基板３５下面の左右他側縁部にはそれぞれ
上述の入出力用端子電極３２ａ，３２ｂが形成されてお
り、該端子電極３２ａ，３２ｂ同士は側面電極３９によ
り接続されている。
部，及び第２基板３５下面の左右他側縁部にはそれぞれ
上述の入出力用端子電極３２ａ，３２ｂが形成されてお
り、該端子電極３２ａ，３２ｂ同士は側面電極３９によ
り接続されている。
【００２７】そして上記第１薄板基板３４の下面にはマ
イクロストリップライン４０がパターン形成されてい
る。このストリップライン４０は線路長が１／４・λｇ
の整数倍となる線路からなるもので、これの一端４０ａ
は上記側面電極３８を介してアース用端子電極３７ｂに
接続されており、また上記ストリップライン４０の他端
４０ｂはスルーホール電極４１を介して該基板３４上面
のランド電極４２に導出されている。さらにこのランド
電極４２と上記容量基板２３の終端抵抗膜Ｒとは鉤状に
折り曲げ形成された金属板４３を介して接続されてお
り、これにより本実施例の広帯域化用整合回路が構成さ
れている。ここで、上記ストリップライン４０の一端４
０ａ側はアースに接続することなく、オープンにしても
よい。
イクロストリップライン４０がパターン形成されてい
る。このストリップライン４０は線路長が１／４・λｇ
の整数倍となる線路からなるもので、これの一端４０ａ
は上記側面電極３８を介してアース用端子電極３７ｂに
接続されており、また上記ストリップライン４０の他端
４０ｂはスルーホール電極４１を介して該基板３４上面
のランド電極４２に導出されている。さらにこのランド
電極４２と上記容量基板２３の終端抵抗膜Ｒとは鉤状に
折り曲げ形成された金属板４３を介して接続されてお
り、これにより本実施例の広帯域化用整合回路が構成さ
れている。ここで、上記ストリップライン４０の一端４
０ａ側はアースに接続することなく、オープンにしても
よい。
【００２８】次に本実施例の作用効果について説明す
る。本実施例のアイソレータ２０によれば、１／４・λ
ｇの電気長を有するマイクロストリップライン４０が形
成された第１薄板基板３４，端子電極３２ａ，３２ｂが
形成された第２薄板基板３５，及びプリプレグ薄板基板
３３を積層して端子基板２１を構成したので、Ｉ．Ｌ．
特性への影響を回避しながらアイソレーション特性の広
帯域化を図ることができ、これにより反射波を確実に吸
収でき、不要波の進入を防止できる。ちなみに本実施例
では、周波数帯域を１．５〜２倍程度まで拡大できる。
る。本実施例のアイソレータ２０によれば、１／４・λ
ｇの電気長を有するマイクロストリップライン４０が形
成された第１薄板基板３４，端子電極３２ａ，３２ｂが
形成された第２薄板基板３５，及びプリプレグ薄板基板
３３を積層して端子基板２１を構成したので、Ｉ．Ｌ．
特性への影響を回避しながらアイソレーション特性の広
帯域化を図ることができ、これにより反射波を確実に吸
収でき、不要波の進入を防止できる。ちなみに本実施例
では、周波数帯域を１．５〜２倍程度まで拡大できる。
【００２９】また本実施例では、上記薄板基板３４を端
子基板２１内に内蔵して一体化したので、従来から使用
していた端子基板の寸法，容積，及び重量とほとんど同
じにでき、上述の整合回路を別途搭載する場合に比べて
部品の小型化，軽量化に対応できる。
子基板２１内に内蔵して一体化したので、従来から使用
していた端子基板の寸法，容積，及び重量とほとんど同
じにでき、上述の整合回路を別途搭載する場合に比べて
部品の小型化，軽量化に対応できる。
【００３０】さらに本実施例では、上記ストリップライ
ン４０の線路長を上記電気長となるように設定するだけ
でよいので、上述の集中定数で整合回路素子を構成する
場合に比べてばらつきの少ない高精度の広帯域化回路を
構成することができる。これによって電気的調整の簡易
化，又は無調整化を図ることができ、ひいてはコストを
低減でき、部品の低価格化に貢献できる。
ン４０の線路長を上記電気長となるように設定するだけ
でよいので、上述の集中定数で整合回路素子を構成する
場合に比べてばらつきの少ない高精度の広帯域化回路を
構成することができる。これによって電気的調整の簡易
化，又は無調整化を図ることができ、ひいてはコストを
低減でき、部品の低価格化に貢献できる。
【００３１】なお、上記実施例では、３枚の薄板基板３
３〜３５を熱圧着して端子基板２１を形成した場合を例
にとって説明したが、本発明は例えばグリーンシートに
各電極をパターン形成し、該電極とグリーンシートとを
一体焼結して端子基板を形成してもよい。
３〜３５を熱圧着して端子基板２１を形成した場合を例
にとって説明したが、本発明は例えばグリーンシートに
各電極をパターン形成し、該電極とグリーンシートとを
一体焼結して端子基板を形成してもよい。
【００３２】また、上記実施例では、集中定数型の３ポ
ートサーキュレータに終端器を接続してなるアイソレー
タを例にとって説明したが、本発明はこれに限られるも
のではなく、導波管型の非可逆回路素子にも勿論適用で
きる。
ートサーキュレータに終端器を接続してなるアイソレー
タを例にとって説明したが、本発明はこれに限られるも
のではなく、導波管型の非可逆回路素子にも勿論適用で
きる。
【００３３】さらに上記実施例では端子基板をヨーク本
体の外部に搭載した場合を例にとったが、本発明はヨー
ク本体内に端子基板を収容した構造にも勿論適用でき
る。
体の外部に搭載した場合を例にとったが、本発明はヨー
ク本体内に端子基板を収容した構造にも勿論適用でき
る。
【００３４】
【発明の効果】以上のように本発明によれば、集中定数
型の非可逆回路素子において、電気長が１／４・λｇと
なるトリップラインを薄板基板に形成し、該薄板基板を
非可逆回路素子の端子基板の内部に積層したので、アイ
ソレーション特性の広帯域化を図りながら、部品の小型
化，軽量化に対応できるとともに、低価格化に貢献でき
る効果がある。
型の非可逆回路素子において、電気長が１／４・λｇと
なるトリップラインを薄板基板に形成し、該薄板基板を
非可逆回路素子の端子基板の内部に積層したので、アイ
ソレーション特性の広帯域化を図りながら、部品の小型
化，軽量化に対応できるとともに、低価格化に貢献でき
る効果がある。
【図１】本発明の一実施例によるアイソレータの端子基
板を示す斜視図である。
板を示す斜視図である。
【図２】上記実施例の端子基板の断面図である。
【図３】上記実施例の端子基板の分解斜視図である。
【図４】上記実施例のアイソレータの分解斜視図であ
る。
る。
【図５】上記実施例のアイソレータの斜視図である。
【図６】本発明の成立過程を説明するためのアイソレー
タの分解斜視図である。
タの分解斜視図である。
【図７】本発明の成立過程を説明するためのアイソレー
タの斜視図である。
タの斜視図である。
【図８】本発明の成立過程を説明するためのアイソレー
タの分解斜視図である。
タの分解斜視図である。
【図９】本発明の成立過程を説明するためのアイソレー
タの斜視図である。
タの斜視図である。
【図１０】本発明の成立過程を説明するためのアイソレ
ータの斜視図である。
ータの斜視図である。
【図１１】本発明の成立過程を説明するためのアイソレ
ータの動作を示す図である。
ータの動作を示す図である。
【図１２】本発明の成立過程を説明するためのアイソレ
ータの動作を示す図である。
ータの動作を示す図である。
【図１３】一般的なアイソレータの動作を示す図であ
る。
る。
【図１４】上記実施例のアイソレータの変形例の斜視図
である。
である。
２０ アイソレータ（非可逆回路素子） ２１ 端子基板 ２７〜２９ 中心導体 ３０ フェライト ３３〜３５ 薄板基板 ４０ ストリップライン Ｒ 終端抵抗膜（終端器）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 実開 昭57−64902（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01P 1/383 H01P 1/36
Claims (1)
- 【請求項１】 直流磁界が印加されるフェライトに、複
数の中心導体を互いに電気的絶縁状態で、かつ交差させ
て配置し、上記中心導体の何れか１つのポートに終端器
を接続し、該終端器に整合回路を接続してアイソレーシ
ョン特性の広帯域化を図るようにした集中定数型の非可
逆回路素子であって、上記整合回路に電気長が１／４・
λｇ（λｇは線路内波長）の整数倍となる線路を用い、
かつ該線路がストリップラインとして薄板基板に形成さ
れたものであり、さらにこの薄板基板が該非可逆回路素
子を構成する端子基板内部に積層されていることを特徴
とする非可逆回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27439893A JP3267010B2 (ja) | 1993-11-02 | 1993-11-02 | 非可逆回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27439893A JP3267010B2 (ja) | 1993-11-02 | 1993-11-02 | 非可逆回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07131208A JPH07131208A (ja) | 1995-05-19 |
| JP3267010B2 true JP3267010B2 (ja) | 2002-03-18 |
Family
ID=17541116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27439893A Expired - Fee Related JP3267010B2 (ja) | 1993-11-02 | 1993-11-02 | 非可逆回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3267010B2 (ja) |
-
1993
- 1993-11-02 JP JP27439893A patent/JP3267010B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07131208A (ja) | 1995-05-19 |
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