CN107070419B - 用于rf放大器器件的输出阻抗匹配电路及其制造方法 - Google Patents

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Abstract

本发明提供一种封装RF放大器器件，其包括晶体管和输出电路。该晶体管包括控制端和第一载流端和第二载流端。该输出电路被耦合在该第一载流端和输出引线之间。该输出电路包括串联耦合的第一电感元件和第二电感元件。可为第一接合线阵列或集成电感的该第一电感元件被耦合在该第一载流端和节点之间。包括第二接合线阵列的该第二电感元件被耦合在该节点和该输出引线之间。该器件还包括具有并联电容器的并联电路与在该第一载流端和该并联电容器之间耦合的第三接合线阵列。第一电感元件和第二电感元件以及第三接合线阵列被配置成具有所期望的互感。

Description

用于RF放大器器件的输出阻抗匹配电路及其制造方法
技术领域
本文中所描述的主题的实施例大体上涉及封装半导体器件，并且更具体地说，涉及包括输出阻抗匹配电路的封装射频(RF)半导体器件。
背景技术
典型的高功率射频(RF)放大器器件可包括一或多个输入引线、一或多个输出引线、一或多个晶体管、将该一或多个输入引线耦合到该一或多个晶体管的接合线阵列，以及将该一或多个晶体管耦合到该一或多个输出引线的接合线阵列。在一些情况下，输入和输出阻抗匹配电路的部分可被包含在包含器件的一或多个晶体管的同一封装内。更确切地说，封装内输入阻抗匹配电路可以耦合在器件的输入引线与晶体管的控制端(例如，栅极)之间，并且封装内输出阻抗匹配电路可以耦合在晶体管的电流传导端(例如，漏极)与器件的输出引线之间。本质上，封装内阻抗匹配电路减小需要在印刷电路板(PCB)级执行的阻抗匹配的大小，这是RF放大器器件的合乎需要的特征。上述接合线阵列在高频率具有明显电感抗，以及此些电感可作为设计因素被考虑在用于器件的输入和输出阻抗匹配电路的设计中。
常规的输出阻抗匹配电路可包括一或多个电容元件和电感元件，其中，该电感元件可采用接合线阵列的形式。例如，输出阻抗匹配电路可包括串联电感，该串联电感被实施为耦合在晶体管的电流传导端(例如，漏极)和输出引线之间的“串联”接合线阵列。另外，输出阻抗匹配电路可包括并联电路，该并联电路包括并联电感，该并联电感连同与该并联电感串联耦合的并联电容器来补偿该晶体管的输出电容。并联电感被实施为“并联”接合线阵列，在此情况下，该“并联”接合线阵列被耦合在晶体管的电流传导端(例如，漏极)和并联电容器之间。不利的是，在串联接合线阵列和并联接合线阵列之间的正互感可明显地使可由输出阻抗匹配电路实现的阻抗变换劣化。
发明内容
根据本发明的一个方面，提供一种封装射频(RF)放大器器件，包括：器件基板；输入引线，其耦合到所述器件基板；输出引线，其耦合到所述器件基板；晶体管管芯，其耦合到所述器件基板的顶部表面，所述晶体管管芯包括具有控制端、第一载流端和第二载流端的晶体管，其中，所述控制端被电耦合到所述输入引线；以及输出电路，其在所述第一载流端和所述输出引线之间电耦合，其中，所述输出电路包括在所述第一载流端和所述输出引线之间电耦合的串联电路，其中，所述串联电路包括在所述第一载流端和节点之间耦合的第一电感元件，与在所述节点和所述输出引线之间耦合的第二电感元件，其中，所述第二电感元件包括第一多个接合线，并且所述第一电感元件选自第二多个接合线和集成电感。
优选地，所述第一电感元件为所述集成电感，并且所述集成电感包括多个导电迹线，其中，每个导电迹线的第一端被电耦合到所述第一载流端，并且每个导电迹线的第二端被电耦合到所述第一多个接合线的子集。
优选地，所述第一电感元件为所述集成电感，并且所述集成电感包括导电迹线，其中，所述导电迹线的第一端被电耦合到所述第一载流端，并且所述导电迹线的第二端被电耦合到所述第一多个接合线。
优选地，所述第一电感元件为所述集成电感，并且所述集成电感包括多个集成螺旋电感器，其中，每个集成螺旋电感器的第一端被电耦合到所述第一载流端，并且每个集成螺旋电感器的第二端被电耦合到所述第一多个接合线的子集。
优选地，所述输出电路另外包括：第一并联电路，其在所述第一载流端和所述器件基板之间电耦合。
优选地，所述第一并联电路包括：第一电容器，其具有第一端和第二端，其中，所述第二端被电耦合到所述器件基板；以及第三多个接合线，其在所述第一载流端和所述第一电容器的所述第一端之间耦合。
优选地，所述第一电容器形成集成无源器件的一部分，并且所述集成无源器件另外包括：着陆垫，其中，所述第一电感元件为所述第二多个接合线，并且所述节点为所述着陆垫。
优选地，所述第一电容器被集成在所述晶体管管芯内。
优选地，所述第一电感元件为所述第二多个接合线，并且在所述器件基板上面的所述第三多个接合线的高度明显大于在所述器件基板上面的所述第二多个接合线的高度。
优选地，所述输出电路另外包括：第二并联电路，其在所述输出引线和所述器件基板之间电耦合，其中，所述第二并联电路包括：第二电容器，其具有第一端和第二端，其中，所述第二端被电耦合到所述器件基板；以及第四多个接合线，其在所述输出引线和所述第二电容器的所述第一端之间耦合。
优选地，所述第一电容器和第二电容器形成被耦合到所述器件基板的集成无源器件的部分。
根据本发明的另一个方面，提供一种制造封装射频(RF)放大器器件的方法，所述方法包括以下步骤：将晶体管管芯耦合到器件基板的顶部表面，所述晶体管管芯包括具有控制端、第一载流端和第二载流端的晶体管；将所述晶体管的所述控制端电耦合到输入引线；以及在所述晶体管的所述第一载流端和输出引线之间电耦合输出电路，其中，所述输出电路包括在所述第一载流端和所述输出引线之间电耦合的串联电路，其中，所述串联电路包括在所述第一载流端和节点之间耦合的第一电感元件，与在所述节点和所述输出引线之间耦合的第二电感元件，其中，所述第二电感元件包括第一多个接合线，并且所述第一电感元件选自第二多个接合线和集成电感。
优选地，所述第一电感元件为所述集成电感，并且所述方法另外包括：形成所述晶体管管芯以包括所述集成电感，其中，所述集成电感包括多个导电迹线，其中，每个导电迹线的第一端被电耦合到所述第一载流端；并且其中，电耦合所述输出电路包括将每个导电迹线的第二端电耦合到所述第一多个接合线的子集。
优选地，所述第一电感元件为所述集成电感，并且所述方法另外包括：形成所述晶体管管芯以包括所述集成电感，其中，所述集成电感包括导电迹线，其中，所述导电迹线的第一端被电耦合到所述第一载流端；并且其中，电耦合所述输出电路包括将所述导电迹线的第二端电耦合到所述第一多个接合线。
优选地地，所述第一电感元件为所述集成电感，并且所述方法另外包括：形成所述晶体管管芯以包括所述集成电感，其中，所述集成电感包括多个集成螺旋电感器，其中，每个集成螺旋电感器的第一端被电耦合到所述第一载流端；并且其中，电耦合所述输出电路包括将每个集成螺旋电感器的第二端电耦合到所述第一多个接合线。
优选地，另外包括：在所述第一载流端和所述器件基板之间电耦合第一并联电路。
优选地，电耦合所述第一并联电路包括：将第一电容器耦合到所述器件基板，其中，所述第一电容器具有第一端和第二端，其中，所述第二端被电耦合到所述器件基板；并且在所述第一载流端和所述第一电容器的所述第一端之间电耦合第三多个接合线。
优选地，所述第一电容器形成集成无源器件的一部分，并且所述集成无源器件另外包括：着陆垫，其中，所述第一电感元件为所述第二多个接合线，并且所述节点为所述着陆垫；并且其中，电耦合所述输出电路包括在所述晶体管管芯和所述着陆垫之间电耦合所述第二多个接合线。
优选地，所述第一电容器与所述晶体管管芯集成。
优选地，所述第一电感元件为所述第二多个接合线，并且在所述器件基板上面的所述第三多个接合线的高度明显大于在所述器件基板上面的所述第二多个接合线的高度。
附图说明
在结合以下附图考虑时，通过参考详细描述和权利要求书可得到本主题的更透彻理解，其中，相似的附图标记指的是遍及各图的类似元件。
图1为根据例子实施例的RF放大器器件的示意图；
图2为根据例子实施例的实施图1的电路的封装RF放大器器件的例子的俯视图；
图3为沿线3-3截取的图2的RF放大器器件的横截面侧视图；
图4为沿线4-4截取的图2的集成无源器件(IPD)的横截面侧视图；
图5为根据另一例子实施例的实施图1的电路的封装RF放大器器件的例子的俯视图；
图6为根据另一例子实施例的实施图1的电路的封装RF放大器器件的例子的俯视图；
图7为沿线7-7截取的图5或图6的RF放大器器件的横截面侧视图；
图8为根据另一例子实施例的实施图1的电路的封装RF放大器器件的例子的俯视图；
图9为沿线9-9截取的图8的RF放大器器件的横截面侧视图；
图10为根据另一例子实施例的实施图1的电路的封装RF放大器器件的例子的俯视图；
图11为沿线11-11截取的图10的RF放大器器件的横截面侧视图；
图12为根据各种实施例的指示对串联电感元件和并联电感元件的相对放置的净互感的影响的图表；
图13为根据各种其它实施例的指示对串联电感元件和并联的相对放置的净互感的影响的图表；
图14为根据各种实施例的指示对串联电感元件和并联电感元件的相对放置的净互感的影响的图表；以及
图15为根据例子实施例的制造封装RF器件的方法的流程图。
具体实施方式
本文描述了封装射频(RF)放大器器件的实施例，其中，与常规输出阻抗匹配电路配置相比，在输出阻抗匹配电路中的串联接合线阵列和并联接合线阵列之间的净互感可明显减小。在各种实施例中，串联电感(即，耦合在器件的晶体管的电流传导端(例如，漏极)之间的电感)被实施为“多段”电感，而不是如在常规器件中完成的一样被实施为单个接合线阵列。
如将要在下面的描述中阐明的，与常规器件相比，作为多段电感的串联电感的实施方案使得在串联电感和并联电感之间的净互感能够明显减小。在一些实施例中，净互感可减小至接近或低于零净电感(例如，净互感可为负)，这可具有明显优点。例如，减小净互感可引起可在该封装内实现的输出阻抗匹配的实部的明显增大(例如，在1.2欧姆或更大或者高于1.2欧姆或更大的阻抗)。另外，各种实施例的多段串联电感可在载流端和输出引线之间产生更小的相位偏移，这对于用在多尔蒂放大器和反相多尔蒂放大器中的器件可能是特别有利的。此外，与常规器件相比，减小净互感可使得器件能够实现改进的性能，包含在给定功率电平的增大的带宽、增大的增益、提高的效率、输出阻抗的改进的品质因数(Q)和/或在给定功率晶体管占用面积内的更高功率性能。
图1为根据实施例的RF放大器器件100的示意图。本质上，器件100形成放大器的部分，该放大器被配置成增加输入至该器件的RF信号的功率。在这里示出和在下面描述的实施例对应于单级放大器，其中，单个晶体管(例如，晶体管120)用于放大RF信号。本发明的主题的实施例也可应用于多级(例如，两级)放大器，其中，在预放大器级中的第一晶体管放大输入RF信号，以及在主放大器级中的第二放大器接收并进一步放大从该预放大器级输出的RF信号。例如，多个放大器级可在单个晶体管管芯上实施，或放大器级可在独立管芯上实施。虽然本文未详细论述多级放大器，但是多级放大器的实施例被包含在本发明的主题的范围内。
在实施例中，器件100包括输入引线102、输入电路110、晶体管120、输出电路150和输出引线104。虽然晶体管120和输入阻抗匹配电路110与输出阻抗匹配电路150的各种元件被示为单个部件，但这仅出于易于解释的目的来描绘。基于在这里的描述，本领域的技术人员应理解，晶体管120和/或输入电路110与输出电路150的特定元件各自可被实施为多个部件(例如，彼此并联或串联连接)，并且，此些实施例的例子在其它附图中示出并在后面描述。例如，实施例可包括单路径器件(例如，包括单个输入引线、输出引线、晶体管等)、双路径器件(例如，包括两个输入引线、输出引线、晶体管等)和/或多路径器件(例如，包括两个或更多个输入引线、输出引线、晶体管等)。另外，输入/输出引线的数目可不与晶体管的数目相同(例如，可存在用于一组给定的输入/输出引线的并联运行的多个晶体管)。晶体管120和输入电路110与输出电路150的各种元件在下面描述，因此并不意欲将本发明的主题的范围仅限制在所示的实施例。
输入引线102和输出引线104各自包括导体，该导体被配置成使得器件100能够与外部电路系统(未示出)电耦合。更具体地，输入引线102和输出引线104被物理地定位在器件的封装的外部与内部之间。输入电路110被电耦合在输入引线102和晶体管120的第一端之间，该晶体管120也被定位在器件的内部内，以及输出电路150被电耦合在晶体管120的第二端和输出引线104之间。
根据实施例，晶体管120为器件100的初级有源部件。晶体管120包括控制端和两个电流传导端，其中，该电流传导端通过可变导电性通道在空间上分隔开并电隔离。例如，晶体管120可为场效应晶体管(FET)(例如，金属氧化物半导体FET(MOSFET))，其包括栅极(控制端)、漏极(第一电流传导端)和源极(第二电流传导端)。可替换的是，晶体管120可以是双极结晶体管(BJT)。因此，本文中对“栅极”、“漏极”和“源极”的引用并不意图限制，因为这些名称中的每一个具有BJT实施方案的类似特征(例如，分别为基极、集电极和发射极)。根据实施例，并且以非限制性方式使用通常应用于MOSFET的命名法，晶体管120的栅极被耦合到输入阻抗匹配电路110，晶体管120的漏极被耦合到输出阻抗匹配电路150和包络频率终止电路149，并且晶体管120的源极被耦合到接地(或另一参考电压)。通过提供给晶体管120的栅极的控制信号的变化，在晶体管120的电流传导端之间的电流可被调节。
输入电路110被配置成将器件100的阻抗升高至更高(例如，中间或更高)阻抗级(例如，在从约2欧姆至约10欧姆或更高的范围内)。因此，输入电路110可被认为是输入阻抗匹配电路。增大器件阻抗是有利的，因为其允许来自驱动器级的印刷电路板级(PCB级)匹配接口以具有可以在高批量制造中以具有最小损失和变化(例如，“用户友好的”匹配接口)来实现的阻抗。
输入电路110被耦合在输入引线102和晶体管120的控制端(例如，栅极)之间。根据实施例，输入电路110包括两个电感元件112、116(例如，两个接合线阵列)和并联电容器114。第一电感元件112(例如，第一接合线阵列)被耦合在输入引线102和电容器114的第一端之间(在节点118)，以及第二电感元件116(例如，第二接合线阵列)被耦合在电容器114的第一端和晶体管120的控制端之间。电容器114的第二端被耦合到接地(或另一参考电压)。电感元件112、116和并联电容器114的组合充当低通滤波器。根据实施例，电感元件112、116的串联组合可具有在约50微微亨(pH)到约3毫微亨(nH)之间的范围内的值，并且并联电容器114可具有在约5微微法拉(pF)到约80pF之间的范围内的值。
输出电路150被配置成使器件100的输出阻抗与可被耦合到输出引线104的外部电路或部件(未示出)的输入阻抗匹配。更具体地，输出电路150提供在晶体管120和与器件100耦合的负载(未示出)之间的阻抗匹配的一部分。因此，输出电路150可被认为是输出阻抗匹配电路(或输出阻抗“预匹配”电路，其中，阻抗匹配的剩余部分在PCB级执行)。输出电路150被耦合在晶体管120的第一电流传导端(例如，漏极)和输出引线104之间。根据实施例，输出电路150包括在晶体管120的第一电流传导端和输出引线104之间耦合的串联电路，以及两个并联电路，其中，一个并联电路被耦合在第一电流传导端和接地参考之间，以及第二并联电路被耦合在输出引线104和该接地参考之间。总而言之，在实施例中，串联电路和两个并联电路包括四个电感元件130、132、134、136(在本文中，也被称为“电感器”)以及两个电容器142、144。
在实施例中，串联电路包括多段电感，并因此在本文中，可被称为“多段串联电感电路”。更具体地，根据实施例，串联电路包括串联耦合在晶体管120的第一电流传导端(例如，漏极)和输出引线104之间的第一电感元件130和第二电感元件132(在本文中也被称为“串联电感元件”)。第一电感元件130和第二电感元件132中的每个可被认为是多段电感的“段”。在实施例中，第一电感元件130的第一端被耦合到晶体管120的第一电流传导端，第一电感元件130的第二端被耦合到第二电感元件132的第一端(在节点131)，以及第二电感元件132的第二端被耦合到输出引线104。如将在下文更详细地描述，第一电感元件130可被实施为多个并联耦合的接合线(例如，图2的接合线230)。可替换的是，在另一实施例中，第一电感元件130可包括一或多个导电迹线(例如，图5的集成迹线530、图6的集成迹线630)。在又一替代实施例中，第一电感元件130可包括一或多个集成电感器(例如，图8的集成螺旋电感器830)。根据实施例，电感元件130、132的串联组合可具有在约100pH至约5000pH之间的范围内的电感值。例如，电感元件130可具有在约25pH至约300pH之间的范围内的电感值，以及电感元件132可具有在约100pH至约900pH之间的范围内的电感值。在其它实施例中，电感元件130、132的串联组合和/或每个电感元件130、132可单独具有小于或大于上面给定范围的电感。
在实施例中，第一并联电路包括第三电感元件134和第一电容器142。第三电感元件134被耦合在晶体管120的第一电流传导端和第一电容器142的第一端之间。在实施例中，第一电容器142的第二端被耦合到接地(或至另一参考电压)。第三电感元件134和第一电容器142的串联耦合组合充当第一(高通)匹配级。因此，电感元件134和电容器142的组合在本文中可被称为高通匹配电路141。根据实施例，电感元件134可具有在约100pH至约5000pH之间的范围内的值，以及电容器142可具有在约50pF至约500pF之间的范围内的值，虽然这些部件同样可具有在这些范围之外的值。
RF“冷点”存在于电感元件134与电容器142之间的节点处，其中，该RF冷点表示在电路中的高基带阻抗和低RF阻抗点。虽然未在图1中示出，包络频率终止电路可被耦合在RF冷点节点和接地(或另一参考电压)之间。例如，该包络频率终止电路可包括串联耦合的电感、电阻器和电容器。
在实施例中，第二并联电路包括第四电感元件136和第二电容器144。第四电感元件136被耦合在输出引线104和第二电容器144的第一端之间。在实施例中，第二电容器144的第二端被耦合到接地(或至另一参考电压)。第四电感元件136和第二电容器144的串联耦合组合充当第二(低通)匹配级。因此，电感元件136和电容器144的组合可在本文中被称为低通匹配电路143。根据实施例，电感元件136可具有在约50pH至约1nH之间的范围内的值，以及电容器144可具有在约1pF至约50pF之间的范围内的值，虽然这些部件同样可具有这些范围之外的值。根据替代实施例，低通匹配电路143可完全不包括在器件100中。
图2为根据实施例的实施图1的电路的封装RF放大器器件200的例子的俯视图，并且其中，放大器器件200的一部分在图2的右侧被放大示出。更具体地，器件200的互连电部件和元件可通过图1的示意图建模。为了加强理解，图2应结合图3来观看，图3为沿线3-3截取的图2的半导体器件200的横截面侧视图。更具体地，图3为穿过输入引线202和输出引线204以及有源器件区域的横截面图。图3还示出了罩盖310，其可在空气腔封装实施例中实施以在空气腔312内密封器件200的内部部件。
器件200包括输入引线202(例如，图1的输入引线102)、输出引线204(例如，图1的输出引线104)、边缘206、隔离结构208、多个晶体管220(例如，图1的晶体管120)、输入电路210(例如，图1的输入电路110)以及输出电路250(例如，图1的输出电路150)，所有这些元件可作为器件200的部分被封装在一起。在图2的例子中，器件200包括主要通过并联起作用的三个晶体管220，虽然另一半导体器件同样可包括一个或两个晶体管或多于三个晶体管。另外，器件200包括三个输入电容器214和三个IPD 240，它们也主要通过并联起作用。应理解，同样可实施更多或更少的电容器214和/或IPD 240。出于清楚起见，晶体管220、输入电容器214和IPD 240中的每个可在下面以单数形式含义提及，与在稍后描述的其它附图中的类似部件一样。应理解，单数形式含义的特定器件部件的描述应用于所有此些部件的集合。根据实施例，跳线(未示出)可被电耦合在多个晶体管220、输入电容器214和IPD 240之间，以便提供在对应部件之间的低频路径。
根据实施例，器件200被并入空气腔封装中，其中，晶体管220与各种输入和输出电路元件212、214、216、230、232、234、236和240被定位在密封空气腔312内。基本上，该空气腔受到边缘206、隔离结构208和封盖310限界，该封盖310覆盖并接触隔离结构208和引线202、204。在图2中，封盖310的例子周界由虚线框218指示。在其它实施例中，器件可被并入包覆模制封装中(即，在该包覆模制封装中，有源器件区域内的电气部件用非导电模制化合物包封，并且在该包覆模制封装中，引线202、204的部分和隔离结构208的全部或部分也可由该模制化合物包裹)。
边缘206包括刚性导电基板，该基板具有足以提供器件200的电气部件和元件的结构支撑的厚度。另外，边缘206可充当晶体管220和安装在边缘206上的其它器件的散热器。边缘206具有顶部表面和底部表面(在图2中，仅顶部表面的中心部分为可见)，以及对应于器件200的周界的基本上为矩形的周界(例如，对应于在下面描述的隔离结构208的周界)。
边缘206由导电材料形成，并且可用于提供器件200的接地参考。例如，不同部件和元件可具有电耦合到边缘206的端，以及在器件200被并入到更大电气系统中时，边缘206可被电耦合到系统接地。边缘206的至少表面由导电材料的层形成，并且有可能边缘206全部由块体导电材料形成。可替换的是，边缘206可以具有在其顶部表面以下的一层或多层非导电材料。无论哪种方式，边缘206具有导电顶部表面。边缘206可更一般地被称为具有导电表面的基板。
隔离结构208被附接到边缘206的顶部表面。例如，隔离结构208可包括在其底部表面上的金属化层320，该底部表面可被焊接或以其它方式附接到边缘206的顶部表面。隔离结构208由刚性电隔离材料(即，介电常数在从约3.0至约10.0的范围内的材料，虽然可使用具有更高或更低介电常数的材料)形成，并且具有顶部表面和相对的底部表面。如本文所使用，术语“隔离结构”是指在器件的导电特征之间(例如，在引线202、204和边缘206之间)提供电隔离的结构。例如，隔离结构208可由无机材料(例如，陶瓷，例如氧化铝、氮化铝等等)和/或有机材料(例如，一或多种聚合物或印刷电路板(PCB)材料)形成。在隔离结构208包括PCB材料(例如，隔离结构208主要包括单层或多层PCB)的实施例中，导电层(例如，铜层)可被包括在该隔离结构的顶部表面和底部表面上。在另一实施例中，在隔离结构208的顶部表面上的导电层可被图案化和蚀刻以形成器件200的引线框(包括引线202、204)，以及在隔离结构208的底部表面上的导电层可被耦合到边缘206。在其它实施例中，导电层可不被包括在隔离结构208的顶部表面和/或底部表面中。在此些实施例中，引线(例如，引线202、204)可使用环氧树脂(或其它粘合材料)被耦合到隔离结构208，和/或隔离结构208可使用环氧树脂(或其它粘合材料)被耦合到边缘206。在其它实施例中，隔离结构208可在其附接有引线的顶部表面的部分处被研磨。
在实施例中，隔离结构208具有框形状，该框形状包括具有中心开口的基本上密封的四边结构。如图2中所示，隔离结构208可以具有基本上矩形的形状，或者隔离结构208可以具有另一形状(例如，环圈、椭圆形等等)。隔离结构208可形成为单个一体化结构，或者隔离结构208可形成为多个部件的组合。例如，在替代实施例中，隔离结构208可包括彼此接触或在空间上彼此间隔开的多个部分(例如，隔离结构208可具有将输入引线202和边缘206隔离的一个部分，以及将输出引线204和边缘206隔离的另一部分)。
输入引线202和输出引线204被安装在中心开口的相对侧上的隔离结构208的顶部表面上，并因此，输入引线202和输出引线204被升高到在边缘206的顶部表面上面，并与边缘206电隔离。例如，输入引线202和输出引线204可被焊接或以其它方式附接到在隔离结构208的顶部表面上的金属化物203、205。金属化物203、205可被认为是与输入引线202和输出引线204耦合的导电垫。一般来说，输入引线202和输出引线204被取向，以便允许在输入引线202和输出引线204与隔离结构208的中心开口内的部件和元件之间附接接合线(例如，接合线212、232、236)。
晶体管220和输入电路210与输出电路250的不同元件214、240被安装在通过隔离结构208中的开口暴露的边缘206的顶部表面的大体中心部分上。如本文所使用，“有源器件区域”对应于在上面安装了一或多个有源器件(例如，晶体管220)的器件的一部分(例如，通过隔离结构208中的开口暴露的边缘206的导电表面的部分)。根据实施例，晶体管220连同阻抗匹配元件214、240被安置于器件200的有源器件区域内。例如，晶体管220、电容器214和IPD 240可使用导电环氧树脂、焊料、焊接凸点、烧结和/或共晶键合被耦合到边缘206。
每一晶体管220具有控制端(例如，栅极)和两个电流传导端(例如，漏极和源极)。在每个晶体管220的顶部表面的导电着陆垫(未编号)被分别电耦合到每个晶体管220的控制端和电耦合到电流传导端中的一者。每个晶体管220的控制端通过输入电路210被耦合到输入引线202(例如，通过输入电路210的接合线212和接合线216)。另外，一个电流传导端(例如，漏极)通过输出电路250(例如，通过输出电路250的接合线230、232)被耦合到输出引线204。在实施例中，另一电流传导端(例如，源极)被耦合到边缘206(例如，耦合到接地)。
输入电路210(例如，图1的输入电路110)被耦合在输入引线202(例如，图1的输入引线102)和晶体管220(例如，图1的晶体管120)的控制端之间。在图2的器件200中，输入电路210包括两个电感元件212、216(例如，图1的电感元件112、116)和电容器214(例如，图1的电容器114)。在实施例中，每个电感元件212、216由多个并联的紧密隔开的接合线(在本文中，被称为“接合线阵列”)形成。例如，第一电感元件212(例如，图1的电感元件112)包括耦合在输入引线202和电容器214的第一端(例如，图1的电容器114的第一端)之间的多个接合线。第二电感元件216(例如，图1的电感元件116)包括耦合在电容器214的第一端和晶体管220的控制端之间的多个接合线。电容器214的第二端被耦合到边缘206(例如，耦合到接地)。电容器214可为例如分立硅电容器、分立陶瓷电容器或另一类型的电容器。接合线212、216的第一端被附接到在电容器214的顶部表面的导电着陆垫(未编号，但是对应于图1的节点118)，该导电着陆垫继而被电耦合到电容器214的第一端。此外，接合线216的第二端被附接到在晶体管220的顶部表面的导电着陆垫(未编号)，该导电着陆垫继而被电耦合到晶体管220的控制端。
输出电路250(例如，图1的输出阻抗匹配电路150)在晶体管220(例如，图1的晶体管120)的第一电流传导端(例如，漏极)和输出引线204(例如，图1的输出引线104)之间耦合。在图2的器件200中，输出电路250包括四个电感元件230、232、234、236(例如，图1的电感元件130、132、134、136)和两个电容器442、444(例如，图1的电容器142、144)。
根据实施例，输出电路250的电容器442、444(例如，图1的电容器142、144)被包括在IPD 240中。更具体地，在实施例中，并联电容器442和低通匹配电容器444在IPD 240中整体形成。也参考图4，图4为沿图2的线4-4截取的IPD 240的横截面图，IPD 240包括半导体基板410和多个导电层420、421以及累积在基板410的顶部表面412上的介电层423、424。半导体基板410可由包含但不限于硅、砷化镓、氮化镓等等的各种半导体材料中的任一者形成。另外，IPD 240包括可在IPD 240的底部表面414上形成的导电层422。如下文将更详细地论述，IPD 240也包括暴露在其顶部表面的多个导电着陆垫231、242、244。根据实施例，每个着陆垫231、242、244被配置成接纳一或多个接合线(例如，接合线230、232、234、236)的附接。
根据实施例，并联电容器442和低通匹配电容器444各自被实施为金属-绝缘体-金属(MIM)电容器(例如，具有由薄的介电质(例如，薄的氮化物或氧化物)电分离的并联金属板)。更具体地，并联电容器442(例如，图1的并联电容器142)包括由介电材料453间隔开的第一端452和第二端454。类似地，低通匹配电容器444(例如，图1的低通匹配电容器144)包括由介电材料463间隔开的第一端462和第二端464。在不包括低通匹配电路143的实施例中，IPD 240可不包括电容器444(例如，图1的电容器144)。
在实施例中，每一电感元件230、232、234、236由多个并联的紧密间隔的接合线形成。例如，第一串联电感元件230(例如，图1的串联电感元件130)包括被耦合在晶体管220的第一电流传导端(例如，漏极)和节点之间的多个接合线，在所示出的实施例中，该节点被实施为暴露在IPD 240的顶部表面的第一导电着陆垫231。第二串联电感元件232(例如，图1的串联电感元件132)包括被耦合在节点(或着陆垫231)和输出引线204之间的多个接合线。本质上，电感元件230、232被串联耦合在晶体管220的第一电流传导端和输出引线204之间。例如，电感元件230、232的每个串联组合可为在着陆垫231的具有粘着点233的单个接合线。可替换的是，电感元件230、232中的每个可为被耦合到着陆垫231的独立接合线。根据实施例，串联电感元件230的接合线具有在基板206的顶部表面上面的范围在约10密耳至约20密耳内的高度，以及串联电感元件232的接合线具有在基板206的顶部表面上面的范围在约20密耳至约60密耳内的高度，虽然这些高度可以更小或更大。
第一串联电感元件230和第二串联电感元件232对应于两段串联电感的不同段。第一串联电感元件230和第二串联电感元件232为“不同的”电感段，因为它们每个均具有被电耦合到不同组的导电特征的第一端和第二端。例如，在图2的实施例中，第一串联电感元件230中的每个被电耦合在晶体管220的第一电流传导端和节点231之间(即，接合线230的第一或“近端”端部被耦合到晶体管220，以及第二或“远端”端部被耦合到节点231)，并且，第二串联电感元件232不同于第一串联电感元件230，因为第二串联电感元件232被电耦合在节点231和输出引线204之间(即，接合线232的第一或“近端”端部被耦合到节点231，以及第二或“远端”端部被耦合到输出引线204)。即使第一串联电感元件230和第二串联电感元件232可由被粘着至节点231的单个接合线形成，但是在实施例中，根据上面的定义，第一串联电感元件230和第二串联电感元件232仍然被认为是“不同的”。
并联电感元件234(例如，图1的并联电感元件134)包括耦合在晶体管220的第一电流传导端和第二导电着陆垫242之间的多个接合线，该第二导电着陆垫242被暴露在IPD240的顶部表面(即，接合线234的第一或“近端”端部被耦合到晶体管220，以及第二或“远端”端部被耦合到着陆垫242)。在实施例中，着陆垫242对应于器件的RF冷点。根据实施例，并联电感元件234的接合线具有在基板206的顶部表面上面的范围在约20密耳至约60密耳内的高度，虽然该高度可以更小或更大。在图2所示的实施例中，并联电感元件234的接合线的高度明显大于串联电感元件230的接合线的高度。此外，并联电感元件234的接合线的高度明显大于串联电感元件232的接合线的高度。在替代实施例中，并联电感元件234的接合线的高度可约等于或小于串联电感元件232的接合线的高度。
另外，在图2中，第一导电着陆垫231(即，与接合线230、232附接的垫231)比第二导电着陆垫242(即，与接合线234附接的垫242)更接近晶体管220。更具体地，导电着陆垫231被安置(在图3中的水平方向上)在接合线234的最高点和着陆垫242之间。在替代实施例中，第一导电着陆垫231和第二导电着陆垫242可以是距晶体管220等距的(例如，它们可以被交错以及并列在IPD 240中)，或第二导电着陆垫242可以比第一导电着陆垫231更接近晶体管220(例如，它们可以在IPD 240中进行位置切换)。
在IPD 240内，导电着陆垫242被电耦合到并联电容器442的第一端452。在图4中，并联电容器442的第一端452被示出由与着陆垫242相同的导电层421形成，虽然第一端452和着陆垫242可由不同层的部分形成。电容器442的第二端454被电耦合到在具有导电穿基板通孔(TSV)454的IPD 240的底部表面414上的导电层422。
低通匹配电感元件236(例如，图1的低通匹配电感元件136)包括耦合在输出引线204和第三导电着陆垫244之间的多个接合线，该第三导电着陆垫244被暴露在IPD 240的顶部表面。在IPD 240内，导电着陆垫244被电耦合到低通匹配电容器444的第一端462。在图4中，低通匹配电容器444的第一端462被示出由与着陆垫244相同的导电层421形成，虽然第一端462和着陆垫244可由不同层的部分形成。电容器444的第二端464被电耦合到在具有导电TSV 464的IPD 240的底部表面414上的导电层422。
再次参考图3，并如将结合图12-14在后面更详细解释的，值得注意的是，在串联耦合接合线230、232和接合线234之间的净电感耦合涉及在接合线阵列230、232、234下面的公共区域330、332(通过阴影指示)的大小。公共区域330、332的大小继而涉及接合线230、232、234的相对高度和形状，以及在接合线230和234的远端之间的水平间距。可存在正电感耦合和负电感耦合两者，以及该正电感耦合和该负电感耦合的总和反映在接合线阵列230、232、234之间的“净”电感耦合。
在常规器件中，为提供在晶体管和输出引线之间的串联电感，使用从该晶体管直接延伸至该输出引线的单个接合线阵列350(通过虚线指示，以使得接合线阵列350涉及常规实施方案，并且实际上并不包括在器件200中更为清晰)，而不是使用图1和2的实施例的串联耦合接合线230、232。接近并联接合线(例如，接合线234)，常规串联接合线阵列350的接合线可具有比接合线230明显更高的平均高度。因此，低于该常规串联和并联接合线阵列的公共区域可比低于接合线阵列230、234的公共区域330、332明显更大。将在输出电路中的串联接合线和并联接合线之间的净电感耦合最小化是所期望的，以及通过减少公共区域330的尺寸，各种实施例也可明显减小在串联接合线230和并联接合线234之间的净电感耦合。此外，相对于晶体管220的着陆垫231、242的位置也可影响在该串联接合线阵列和并联接合线阵列之间的净电感耦合，如将在后面更详细解释的。在一些实施例中，负电感耦合可能大于正电感耦合，从而引起在串联电感和并联电感之间的负净电感耦合。总而言之，根据各种因素，在接合线阵列230、232、234之间的净电感耦合可为正、接近零或负。
在图1和2的实施例中，减少在串联接合线和并联接合线之间的净电感耦合通过将串联接合线划分为多个不同接合线段(例如，独立接合线230、232，或被向下粘着在晶体管220和输出引线204之间的物理位置(例如，节点231)的单个接合线)。在替代实施例中，净电感耦合可以其它方式进一步减小。例如，在下文论述的图5-11中示出的实施例中，净电感耦合通过将串联电感的一部分集成到晶体管管芯中来减小。更具体地，在串联电感中的第一段被集成到晶体管管芯中，这产生具有明显降低的高度的第一段(例如，约等于或小于晶体管管芯高度的高度)。以此方式，在串联电感的第一段和并联接合线阵列之间的正电感耦合可甚至减小更多。
图5为根据另一例子实施例的实施图1的电路的封装RF放大器器件500的例子的俯视图，并且其中，放大器器件500的一部分在图5的右侧上被放大示出。为了加强理解，图5应结合图7来观看，图7为沿线7-7截取的图5的半导体器件500的横截面侧视图。更具体地，图7为贯穿晶体管管芯520、IPD 541和输出引线505的一部分的横截面图。器件500的特征中的一些大体类似于图2的器件200的对应特征。为简洁起见，由于存在类似性，该特征未详细论述。除非相反地明确指定，否则上文所论述的各种特征的细节旨在被并入在下文论述的对应特征的描述中。
器件500包括两个独立放大路径，并因此包括两个输入引线502、503(例如，图1的输入引线102的两个实例)和两个输出引线504、505(例如，图1的输出引线104的两个实例)。器件500也包括边缘506，隔离结构508，具有两个晶体管522、523(例如，图1的晶体管120的两个实例)的晶体管管芯520，两个输入电路510、511(例如，图1的输入电路110的两个实例)和两个输出电路550、551(例如，图1的输出电路150的两个实例)，所有这些可作为器件500的部分被封装在一起。如将在下文论述，输入电路510、511的部分和输出电路550、551的部分被集成在晶体管管芯520内。另外，输出电路550、551的其它部分被包括在IPD 540、541中。虽然在图5中仅示出一个晶体管管芯520，但是应理解，同样可实施更多晶体管管芯520。此外，虽然在图5中示出两个IPD 540、541，但是应理解，可实施更多或更少的IPD 540、541。
根据实施例，器件500被并入到空气腔封装中，在该空气腔封装中，晶体管管芯520与各种输入和输出电路元件被定位在密封空气腔内。在其它实施例中，器件500可被并入到包覆模制封装中。
电绝缘隔离结构508被附接到边缘506的顶部表面，该顶部表面具有导电顶部表面。输入和输出引线502-505被安装在中心开口的相对侧上的隔离结构508的顶部表面上，通过该中心开口，暴露边缘506的一部分。晶体管管芯520和IPD 540、541被安装在通过隔离结构508中的开口暴露的边缘506的顶部表面的大体中心部分上。例如，晶体管管芯520和IPD 540、541可使用导电环氧树脂、焊料、焊接凸点、烧结和/或共晶键合被耦合到边缘506。
根据实施例，晶体管管芯520包括集成电容器514、515(例如，对应于图1的电容器114的两个实例)，两组并联耦合的集螺旋电感器516、517(例如，对应于图1的电感元件116的两个实例)，两个晶体管522、523(例如，对应于图1的晶体管120的两个实例)和两组并联耦合的集成电感元件530、531(例如，对应于图1的电感元件130的两个实例)。每个晶体管522、523具有控制端(例如，栅极)和两个电流传导端(例如，漏极和源极)。每个晶体管522、523的控制端通过输入电路510、511(例如，通过接合线512、513和输入电路510、511的集成电感器516、517)被耦合到输入引线502、503。另外，每个晶体管522、523的一个电流传导端(例如，漏极)通过输出电路550、551(例如，通过集成电感元件530、531和输出电路550、551的接合线532、533)被耦合到输出引线504、505。在实施例中，另一电流传导端(例如，源极)被耦合到边缘506(例如，至接地)。
更具体地，每个输入电路510、511(例如，图1的输入电路110)被耦合在输入引线502、503(例如，图1的输入引线102)和晶体管522、523(例如，图1的晶体管120)中的一者的控制端之间。在图5的器件500中，每个输入电路510、511包括两个串联耦合电感元件512、516或513、517(例如，图1的电感元件112、116)和并联电容器514、515(例如，图1的电容器114)。在实施例中，每个第一串联电感元件(例如，图1的电感元件114)由多个并联的紧密隔开的接合线512、513形成，该接合线512、513被耦合在输入引线502、503和输入侧导电着陆垫(未编号)之间，该输入侧导电着陆垫被暴露在晶体管管芯520的顶部表面。输入侧导电着陆垫对应于图1的节点118。相反，每个第二串联电感元件(例如，图1的电感元件116)包括一组并联耦合的集成螺旋电感器516、517，其中，每个螺旋电感器516、517的第一端被电耦合到输入侧导电着陆垫，以及每个螺旋电感器516、517的第二端被电耦合到晶体管522、523的控制端。每个集成电容器514、515的第一端也被电耦合到输入侧导电着陆垫(例如，至图1的节点118)。每个集成电容器514、515的第二端被耦合到边缘506(例如，至接地)。电容器514、515可为例如MIM电容器或其它类型的电容器。虽然输入电路电容器514、515和电感器516、517被示出与晶体管管芯520集成，但是在所示的实施例中，输入电路电容器和电感器可在替代实施例中被分别实施为分立电容器(例如，类似于图2的电容器214)和接合线阵列(例如，类似于图2的接合线216)。
在器件500的输出侧上，输出电路550、551(例如，图1的输出电路150)在每个晶体管522、523(例如，图1的晶体管120)的第一电流传导端(例如，漏极)和输出引线504、505(例如，图1的输出引线104)之间耦合。在图5的器件500中，每个输出电路550、551包括四个电感元件530、531、532、533、534、536(例如，图1的电感元件130、132、134、136)和两个电容器542、544(例如，图1的电容器142、144)。
电感元件530、532(例如图1的电感元件130、132的第一实例)被串联耦合在晶体管522的第一电流传导端和输出引线504之间，以及电感元件531、533(例如，图1的电感元件130、132的第二实例)被串联耦合在晶体管523的第一电流传导端和输出引线505之间。根据实施例并且也参考图7，第一串联电感元件530、531中的每个可包括被耦合到或暴露在晶体管管芯520的顶部表面的导电迹线730(或传输线)(例如，导电迹线730被包括在晶体管管芯520的顶部金属层中)。在替代实施例中，第一串联电感元件530、531中的每个可包括在低于该顶部金属层的一或多个金属层处(例如，在5金属层器件中的M1-M4的任何金属层处)的一或多个导电迹线。
虽然每个电感元件531、533的大部分电感可由导电迹线730提供，但第一串联电感元件530、531中的每个实际上可包括在一或多个金属层的串联耦合序列的导电迹线，以及在晶体管522、523和该一或多个金属层之间延伸的导电通孔。确切地，第一串联电感元件530、531中的每个具有第一端740和第二端741。第一端740与晶体管522、523的第一电流传导端726一致，以及第二端741与和第二串联电感元件532、533耦合的节点538、539(例如，图1的节点133)一致。根据实施例，节点741比接合线534的最高点更接近IPD 541安置，虽然节点741可替代地可被直接安置在接合线534的最高点下面或比接合线534的最高点距IPD541更远地安置。
第一串联电感元件530、531和第二串联电感元件532、533对应于两段串联电感的不同段。第一串联电感元件530、531和第二串联电感元件532、533为“不同的”电感段，因为它们每个均具有被电耦合到不同组的导电特征的第一端和第二端。例如，在图5的实施例中，第一串联电感元件530、531中的每个被电耦合在晶体管522、523的第一电流传导端和节点538、539之间，以及第二串联电感元件532、533不同于第一串联电感元件530、531，因为第二串联电感元件532、533被电耦合在节点538、539和输出引线504、505之间。
每个电感元件530、531的总电感为其在第一端740和第二端741之间的组成部分的电感的总和。节点538、539(或第二端741)与用于第二串联电感元件532、533的导电着陆垫一致。在各种实施例中，节点538、539可与导电迹线730的端部一致，如图5和7所示，或节点538、539可与适合于充当着陆垫的另一导电特征一致。
在图5的实施例中，电感元件530、531中的每个包括与第二串联电感元件532、533的两个接合线耦合的不同迹线730(即，在端部741)。更具体地，此些迹线730中的三个被电耦合到第一晶体管522，以及此些迹线730中的六个被电耦合到第二晶体管523。现参考图6，在封装RF放大器器件600的另一实施例中，输出电路650、651可被配置稍微不同。例如，对于晶体管管芯620中的每个晶体管622、623，电感元件630、631中的每个可包括与第二串联电感元件632、633的每一组的全部接合线耦合的单个迹线730(在节点638、639)。在此实施例中，沿图6中的线7-7截取的横截面可与沿图5中的线7-7截取的横截面大体上相同。因此，图7包括与图5和图6两者相关联的附图标号。此外，如共用附图标号所指示，上文关于图5所论述的各种细节和替代实施例也应用于图6的实施例。具体而言，每个元件530、531、630、631可包括一系列一或多个迹线和导电通孔，以及一或多个迹线可在任何金属层。
在实施例中，第二串联电感元件532、533、632、633中的每个(例如，图1的串联电感元件132)由多个并联的紧密隔开的接合线形成。例如，第二串联电感元件532、533、632、633中的每个包括在第一串联电感元件530、531、630、631中的一者的端部(例如，端部741)和输出引线504、505之间耦合的多个接合线。本质上，电感元件530、532、630、632被串联耦合在晶体管522、622的第一电流传导端和输出引线504之间，以及电感元件531、533、631、633被串联耦合在晶体管523、623的第一电流传导端和输出引线505之间。根据实施例，第二串联电感元件532、533、632、633的接合线具有在基板506的顶部表面上面的范围在约20密耳至约60密耳内的高度，虽然该高度可以更小或更大。
根据实施例，如同先前所述的实施例，每个输出电路550、551的电容器542、544被包括在IPD 540、541中。IPD 540、541可大体类似于图2的IPD 240，除了它们不包括着陆垫231(图2)以外。此外，在不包括低通匹配电路143的实施例中，IPD 540、541可不包括电容器544(例如，图1的电容器144)。
参考在图5和6中的器件500、600的放大部分并也参考图7，每个并联电感元件534(例如，图1的并联电感元件134)包括在导电着陆垫526和导电着陆垫742之间耦合的多个接合线，该导电着陆垫526被电耦合到晶体管523、623的第一电流传导端726，该导电着陆垫742被暴露在IPD 541的顶部表面。根据实施例，并联电感元件534的接合线具有在基板506的顶部表面上面的范围在约20密耳至约60密耳内的高度，虽然该高度可以更小或更大。
在IPD 541内，导电着陆垫742被电耦合到并联电容器542的第一端，其中，并联电容器542的第一端可由与着陆垫742相同的导电层形成或由不同导电层的一部分形成。电容器542的第二端被电耦合到具有导电TSV的IPD 541的底部表面。
低通匹配电感元件536(例如，图1的低通匹配电感元件136)包括在输出引线505和被暴露在IPD 541的顶部表面的第二导电着陆垫744之间耦合的多个接合线。在IPD 541内，导电着陆垫744被电耦合到低通匹配电容器544的第一端，其中，低通匹配电容器544的第一端可由与着陆垫744相同的导电层形成或由不同导电层的一部分形成。电容器544的第二端被电耦合到具有导电TSV的IPD 541的底部表面。
在结合图5-7论述的实施例中，每个第一串联电感元件(例如，元件530、531、630、631)包括导电迹线(例如，迹线730)以提供该串联电感元件的电感的明显部分。在替代实施例中，每个第一串联电感元件可包括一或多个集成电感器。例如，图8为根据另一例子实施例的实施图1的电路的封装RF放大器器件800的例子的俯视图，并且该封装RF放大器器件800包括多个集成电感器830、831。为了加强理解，图8应结合图9来观看，图9为沿线9-9截取的图8的半导体器件800的横截面侧视图。更具体地，图9为穿过晶体管管芯820、IPD 541和输出引线505的一部分的横截面图。器件800的特征中的一些大体类似于图5-7的器件500、600的对应特征。为简洁起见，由于存在类似性，该特征未详细论述。除非相反地明确指定，否则上文所论述的各种特征的细节旨在被并入在下文论述的对应特征的描述中。如由共用附图标号所指示，上文关于图5和6所论述的各种细节和替代实施例也应用于图8的实施例。
在RF放大器器件800中，输出电路850、851被配置成与图5和6的器件500、600不同。例如，对于晶体管管芯820中的每个晶体管822、823，第一串联电感元件包括多个并联耦合的集成电感器830、831。如本文所使用，术语“集成电感器”是指与该电感器耦合的晶体管(例如，晶体管823)在同一半导体管芯(例如，管芯820)中一体形成的电感器。
在实施例中，每个集成电感器830、831包括多个互连导电匝，并因此可被认为是集成螺旋电感器。虽然在图9中，集成电感器831被示出使用一个导电层来实施，但是在其它实施例中，集成电感器831可使用多个导电层和与该多个导电层互连的导电通孔来实施。此外，虽然集成电感器831被示出由顶部导电层形成，但是集成电感器831可由在该顶部导电层下面的一或多个层形成。
根据实施例，每个集成电感器830、831的第一端被电耦合到晶体管822、823的第一电流传导端926，并且每个集成电感器830、831的第二端被电耦合到着陆垫839。集成电感器830、831的第一端和第二端可通过各种迹线和导电通孔被耦合到第一电流传导端926和着陆垫839，如图9所示。
虽然每个第一串联电感元件的大部分电感可由集成电感器830、831提供，但是第一串联电感元件中的每个实际上可包括在一或多个金属层的串联耦合序列的导电迹线，在晶体管822、823和一或多个金属层之间延伸的导电通孔，以及集成电感器830、831。确切地说，第一串联电感元件中的每个具有第一端940和第二端941。第一端940与晶体管822、823的第一电流传导端926一致，以及第二端941与和第二串联电感元件832、833耦合的节点838、839(例如，图1的节点133)一致。根据实施例，节点941比接合线534的最高点更接近IPD541安置，虽然节点941可替代地可被直接安置在接合线534的最高点下面或比接合线534的最高点距IPD 541更远地安置。
每个第一串联电感元件830、831的总电感为其在第一端940和第二端941之间的组成部分的电感的总和。节点838、839(或第二端941)与用于第二串联电感元件832、833的导电着陆垫一致。在各种实施例中，节点838、839可与集成电感器830、831的端部一致，或节点838、839可与适合于充当着陆垫的另一导电特征一致，如图8和9所示。
再次，在实施例中，第二串联电感元件832、833中的每个(例如，图1中的串联电感元件132)由多个并联的紧密隔开的接合线形成。例如，第二串联电感元件832、833中的每个包括在第一串联电感元件830、831中的一者的端部(例如，端部941)和输出引线504、505之间耦合的多个接合线。本质上，电感元件830、832被串联耦合在晶体管822的第一电流传导端和输出引线504之间，以及电感元件831、833被串联耦合在晶体管823的第一电流传导端和输出引线505之间。根据实施例，第二串联电感元件832、833的接合线具有在基板506的顶部表面上面的范围在约20密耳至约60密耳内的高度，虽然该高度可以更小或更大。
在图2-9中所示的实施例中，并联电容器(例如，图4、5、9的电容器442、542)被包括在IPD(例如，图4、5的IPD 240、540、541)中，该IPD不同于晶体管管芯(例如，图2、5、6、8的晶体管管芯220、520、620、820)。在替代实施例中，并联电容器可以为在除IPD外的类型的器件中实施的分立电容器。在其它实施例中，并联电容器可被集成在晶体管管芯中。例如，图10为根据另一例子实施例的实施图1的电路的封装RF放大器器件1000的例子的俯视图，并且该封装RF放大器器件1000包括多个集成电感器1030、1031和集成并联电容器1042、1043。为了加强理解，图10应结合图11来观看，图11为沿线11-11截取的图10的半导体器件1000的横截面侧视图。更具体地，图11为穿过晶体管管芯1020、电容器1044和输出引线505的一部分的横截面图。器件1000的特征中的一些大体类似于图5-9的器件500、600、800的对应特征。为简洁起见，由于存在类似性，该特征未详细论述。除非相反地明确指定，否则上文所论述的各种特征的细节旨在被并入在下文论述的对应特征的描述中。如由共用附图标号所指示，上文关于图5-9所论述的各种细节和替代实施例也应用于图10的实施例。
在RF放大器器件1000中，输出电路1050、1051被配置成不同于图5、6和8的器件500、600、800中的输出电路。例如，晶体管管芯1020包括用于晶体管管芯1020中的每个晶体管1022、1023的集成并联电容器1042、1043(例如，图1的并联电容器142的两个实例)，而不是包括在IPD中的并联电容器(例如，如图2-9的实施例中)。如本文所使用，术语“集成电容器”是指与该电容器耦合的晶体管(例如，晶体管1023)在同一半导体管芯(例如，管芯1020)中一体形成的电容器。
根据实施例，每个集成并联电容器1042、1043可为例如MIM电容器。更具体地，每个并联电容器1042、1043(例如，图1的并联电容器142)包括由介电材料1153间隔开的第一端1152和第二端1154。每个集成并联电容器1042、1043的第二端1154通过TSV(未示出)和其它导电结构被电耦合到晶体管管芯520的底部表面。此外，根据实施例，每个集成并联电容器1042、1043的第一端1152被电耦合到在晶体管管芯1022、1023的顶部表面暴露的导电着陆垫1143。导电着陆垫1143可以或可以不由与第一端1152相同的导电层形成。
每个并联电感元件1034(例如，图1的并联电感元件134)包括在导电着陆垫1026和导电着陆垫1143之间耦合的多个接合线，该导电着陆垫1026被电耦合到晶体管1023的第一电流传导端1126，该导电着陆垫1143被耦合到电容器1043的第一端1152。根据实施例，并联电感元件1034的接合线具有在基板506的顶部表面上面的范围在约20密耳至约60密耳内的高度，虽然该高度可以更小或更大。
如同结合图8和9所论述的实施例，多段串联电感电路包括集成螺旋电感器1030、1031，该集成螺旋电感器1030、1031可大体类似于集成螺旋电感器830、831。在替代实施例中，集成电感器1030、1031可被集成迹线(例如，大体类似于集成迹线530、531或630、631)代替。在其它替代实施例中，集成电感器630、631、830、831、1030、1031中的任一者可被在晶体管的第一载流端和与串联接合线阵列532、533、632、633、832、833、1032、1033耦合的节点(例如，节点538、539、638、639、838、839、1038、1039)之间电耦合的接合线阵列代替。虽然在图11中，集成电感器1031被示出使用一个导电层来实施，但是在其它实施例中，集成电感器1031可使用多个导电层和与该多个导电层互连的导电通孔来实施。此外，虽然集成电感器1031被示出由顶部导电层形成，但是集成电感器1031可由在该顶部导电层下面的一或多个层形成。
根据实施例，每个集成电感器1030、1031的第一端被电耦合到晶体管1022、1023的第一电流传导端1126，以及每个集成电感器1030、1031的第二端被电耦合到着陆垫1039。集成电感器1030、1031的第一端和第二端可通过各种迹线和导电通孔被耦合到第一电流传导端1126和着陆垫1039，如图11所示。如同先前所述的实施例，第一串联电感元件中的每个实际上可包括在一或多个金属层的串联耦合序列的导电迹线，在晶体管1022、1023和一或多个金属层之间延伸的导电通孔，以及集成电感器1030、1031。确切地，第一串联电感元件中的每个具有第一端1140和第二端1141。第一端1140与晶体管1022、1023的第一电流传导端1126一致，以及第二端1141与和第二串联电感元件1032、1033耦合的节点1038、1039(例如，图1的节点133)一致。根据实施例，节点1141比接合线1034的最高点更接近输出引线505安置，虽然节点1141可替代地可被直接安置在接合线1034的最高点下面或比接合线1134的最高点距输出引线505更远地安置。
每个第一串联电感元件1030、1031的总电感为其在第一端1140和第二端1141之间的组成部分的电感的总和。节点1038、1039(或第二端1141)与用于第二串联电感元件1032、1033的导电着陆垫一致。在各种实施例中，节点1038、1039可与集成电感器1030、1031的端部一致，或节点1038、1039可与适合于充当着陆垫的另一导电特征一致，如图10和11所示。
再次，在实施例中，第二串联电感元件1032、1033中的每个(例如，图1的串联电感元件132)由多个并联的紧密隔开的接合线形成。例如，第二串联电感元件1032、1033中的每个包括在第一串联电感元件1030、1031中的一者的端部(例如，端部1141)和输出引线504、505之间耦合的多个接合线。本质上，电感元件1030、1032被串联耦合在晶体管1022的第一电流传导端和输出引线504之间，以及电感元件1031、1033被串联耦合在晶体管1023的第一电流传导端和输出引线505之间。根据实施例，第二串联电感元件1032、1033的接合线具有在基板506的顶部表面上面的范围在约20密耳至约60密耳内的高度，虽然该高度可以更小或更大。
最后，根据实施例，每个低通匹配电容器1044、1045(例如，图1的低通匹配电容器144)可被实施为MIM电容器(例如，在IPD中)或实施为分立电容器。每个低通匹配电容器1044、1045的第一端通过接合线1036被电耦合到输出引线504、505。在其它实施例中，低通匹配电容器1044、1045也可被集成到晶体管管芯1020中。在不包括低通匹配电路143的实施例中，可不包括低通匹配电容器1044、1045。
参考图7、9和11中的每个，再次值得注意的是，在串联耦合接合线阵列533、633、833、1033和并联接合线534、1034之间的电感耦合涉及在串联接合线阵列533、633、833、1033和并联接合线阵列534、1034下面的共用区域750、950、1150(通过阴影所指示)的尺寸。在此情况下，因为电感元件531、631、831、1031具有最小高度，所以在电感元件531、631、831、1031和并联接合线阵列534、1034之间的净电感耦合可为最小。
如上文所论述，串联电路和并联电路相对于彼此的电感元件的相对放置影响在那些电感元件之间的净互感。为进一步阐明此概念，提供了图12-14，其为根据各种实施例的指示对串联电感元件和并联电感元件的放置和配置的净互感的影响的图表。在图12和13中，X轴(或水平轴)指示在并联电感元件和串联电感元件的起始点和着陆点之间的水平距离，以及Y轴(或垂直轴)指示在器件基板表面(或一些其它水平参考面)上面的接合线高度。为简单起见，术语“迹线”和“接合线”可在下面互换使用。
图12涉及第一串联电感使用接合线阵列(例如，接合线230)实施的实施例。在图12中，第一串联电感由迹线1230表示，以及第二串联电感由迹线1232表示。最后，并联电感由迹线1234表示。
并联接合线1234(例如，接合线234)具有连接到第一点(在X轴上的0密耳)的第一端以及连接到第二点(在X轴上的50密耳)的第二端。第一点对应于在被电连接到晶体管的第一电流传导端的晶体管管芯(例如，管芯220)上的着陆垫，以及第二点对应于被电连接到并联电容器(例如，并联电容器442)的第一端的着陆垫。虽然并联电容器着陆垫可比晶体管着陆垫更高或更低，但是为简单起见，它们被指示处于相同高度。此外，虽然着陆垫可处于在基板表面上面的一些高度，但是也为简单起见，它们被指示处于0密耳的高度。
迹线1230绘出多段串联电路(例如，第一串联接合线230)的第一段的例子配置，其中，第一段接合线1230具有约14密耳的高度，以及在其端部之间的30密耳的水平距离。第一串联接合线1230的第一端被连接到第一点(例如，连接到第一电流传导端的着陆垫)，以及第一串联接合线1230的第二端被连接到第二点(例如，对应于串联电感电路中的中间节点(例如，节点231)的着陆垫)。第二串联接合线1232也被耦合到该节点并从该节点开始。沿图12中的接合线1230、1234的箭头指示在运行期间沿接合线1230、1234的电流的方向。给定串联接合线1230和并联接合线1234的配置，在接合线1230下面的区域1240指示在接合线1230、1234之间的正电感耦合的大小。
在所示的配置中，第一串联接合线1230的第二端处于比并联接合线1234的第二端更接近晶体管20密耳的距离1250。换句话说，在水平方向上，在接合线1230和1234的第二端之间存在20密耳的间距。在节点(例如，节点231)被移到甚至更接近晶体管(例如，朝向0密耳点)的实施例中，在第一串联接合线1230下面的区域1240可更小。相反，在节点(例如，节点231)被移到进一步远离晶体管(即，朝向并联接合线1234的第二端或超出该第二端)的实施例中，在第一串联接合线1230下面的区域1240可更大。这示出了减小或增大在接合线1230和接合线1234之间的正电感耦合的一种方式为分别增大或减小在接合线1230的第二端和接合线1234的第二端之间的间隔距离。
图13涉及第一串联电感使用集成电感(例如，电感元件530、531、630、631、830、831、1030、1031)实施的实施例。在图13中，第一串联电感由迹线1330表示，以及第二串联电感由迹线1332表示。最后，并联电感由迹线1334表示。
集成第一串联电感1330具有贯穿其长度的接近零高度。因此，集成第一串联电感1330可向在串联元件1330、1332和并联元件1334之间的净电感耦合提供零或接近零的电感耦合。在所示的实施例中，集成第一串联电感1330从0密耳点延伸到在并联接合线1334(例如，到沿X轴的30密耳点)下面的节点(例如，节点538、539、638、639、838、839、1038、1039)，以及第二串联接合线1332也耦合到该节点并从该节点开始。在全部其它事物相等(例如，接合线高度、在串联接合线的端部和并联接合线的端部之间的水平间距，等等)时，在包括集成第一串联电感的实施例中，在串联元件和并联元件之间的净电感耦合可明显减小，因为在第一串联电感1330和并联接合线1334之间的共用区域本质上被去除。在其它实施例中，集成第一串联电感1330可延伸到与并联接合线1334的第二端距晶体管的距离相同的节点(例如，到X轴上的50密耳点)，或集成第一串联电感1330可延伸到比并联接合线1334的第二端距该晶体管更远的节点(例如，到X轴上的60密耳点)。在那些实施例的任一者中，净电感耦合可为零或接近零或可能为负。
虽然在各种接合线的端部之间的特定水平距离在图12和13中指示，但是所提供的那些距离用于例子目的，并且在各种实施例中，该水平距离可更小或更大。此外，虽然到各种接合线的顶部的特定垂直高度在图12和13中指示，但是所提供的那些高度用于例子目的，并且在各种实施例中，该垂直高度可更小或更大。
图14也涉及使用集成电感实施第一串联电感的实施例。更具体地，图14为根据实施例的绘制在串联接合线和并联接合线之间的根据第二串联电感的第一端部(或近端)和并联电感之间的间距的净互感的图表。在图14中，X轴指示在第二串联电感元件的第一端和并联电感元件的第一端之间的水平间距，以及Y轴指示在并联电感元件和串联电感元件之间的净互感。例如，在X轴上的30密耳点指示第二串联电感元件的第一端和并联电感元件相隔30密耳，该间距为在图13中示出的间距。
迹线1410指示，由于在第二串联电感元件的第一端和并联电感元件之间的间距从0密耳增大，因此明显减小初始正净互感。在约31密耳间距点，净互感越过零互感阈值，以及在区域1420中，净互感为负。在一些点(例如，在第二串联电感元件的第一端和并联电感元件的第二端对齐时接近的点)，负净互感开始增大，并最终返回到零净互感。
可通过将先前所述的封装RF放大器器件200、500、600、800、1000以物理方式耦合到印刷电路板(PCB)、将一或多个输入引线电连接到一或多个信号源以及将一或多个输出引线电连接到负载，从而将该封装RF放大器器件200、500、600、800、1000并入到更大电气系统中。PCB可另外包括一或多个偏馈(例如，每个具有λ/4长度或一些其它长度)，其近端接近于到输出引线和/或输入引线的一或多个PCB连接来定位。其它实施例包括具有形成为器件的集成部分的偏置引线以及耦合该偏置引线与输入和/或输出电路和/或晶体管的另外导电特征的器件。
图15为根据例子实施例的制造在输出电路中具有多段串联电感的封装RF器件(例如，图2、5、6、8、10的器件200、500、600、800、1000)的方法的流程图。该方法可在块1502中，通过形成器件的各种部件开始，该各种部件包括一或多个晶体管管芯(例如，图2、5、6、8、10的管芯220、520、620、820、1020)、一或多个电容器(例如，图2、10的电容器214、1040、1041)以及一或多个IPD(例如，图2、5的IPD240、540、541)。在一些实施例中，晶体管管芯(例如，图5、6、8、10的晶体管管芯520、620、820、1020)可包括被电耦合到该晶体管管芯内的一或多个晶体管的一或多个第一电流传导端的集成电感元件(例如，图5、6、8、10的电感元件530、531、630、631、830、831、1030、1031)。在其它实施例(例如，图2的实施例)中，可不包括集成电感元件。
在块1504中，对于空气腔实施例，隔离结构(例如，图2、5的隔离结构208、508)被耦合到器件基板(例如，边缘206、506)。另外，晶体管管芯(例如，图2、5、6、8、10的管芯220、520、620、820、1020)、一或多个电容器(例如，图2、10的电容器214、1040、1041)以及一或多个IPD(例如，图2、5的IPD 240、540、541)被耦合到通过隔离结构中的开口暴露的该基板的顶部表面的一部分(例如，有源器件区域)。引线(例如，图2、5的输入引线202、502和输出引线204、504以及偏置引线(如果包括的话))被耦合到该隔离结构的顶部表面(例如，耦合到在该隔离结构的顶部表面上的金属化物)。对于包覆模制(例如，包封)器件实施例，可不包括隔离结构，并且基板和引线可形成引线框的部分。
在块1506中，一或多个输入引线、一或多个输入电容器、一或多个晶体管管芯、一或多个输出电容器、一或多个IPD和一或多个输出引线被电耦合在一起。如先前所详细论述，电连接可使用在各个器件部件和元件之间的接合线进行。根据实施例，在输出电路中的电连接包含进行电连接以在每个晶体管的第一电流传导端和输出引线之间形成多段串联电感。例如，在图2的实施例中，在每个输出电路250中的多段串联电感包括在每个晶体管220的第一电流传导端和输出引线204之间与一组第二接合线232串联耦合的一组第一接合线230。在图5-11的实施例中，在每个输出电路550、551、650、651、850、851、1050、1051中的多段串联电感包括在每个晶体管522、523、622、623、822、823、1022、1023的第一电流传导端和输出引线504、505之间与接合线阵列532、533、632、633、832、833、1032、1033串联耦合的第一集成电感元件530、531、630、631、830、831、1030、1031。在该输出电路中的电连接也包括至一或多个并联电路中的电容器542、544、1042、1044的接合线阵列534、536、1034、1036。
最后，在块1508中，封盖(例如，使用图3的封盖310)或包封(例如，使用模制化合物，未示出)该器件。该器件可随后被并入到更大的电气系统中。
封装RF放大器器件的实施例包括器件基板、耦合到该器件基板的输入引线、耦合到该器件基板的输出引线和耦合到该器件基板的顶部表面的晶体管管芯。晶体管管芯包括晶体管，其具有控制端、第一载流端和第二载流端，以及该控制端被电耦合到该输入引线。输出电路被电耦合在该第一载流端与该输出引线之间。输出电路包括电耦合在第一载流端和输出引线之间的串联电路，以及该串联电路包括在第一载流端和节点之间耦合的第一电感元件，以及在该节点和输出引线之间耦合的第二电感元件。第二电感元件包括第一多个接合线，以及第一电感元件选自第二多个接合线和集成电感。
制造封装RF放大器器件的方法的实施例包括将晶体管管芯耦合到器件基板的顶部表面，其中，该晶体管管芯包括具有控制端、第一载流端以及第二载流端的晶体管。该方法另外包括将晶体管的控制端电耦合到输入引线，以及在该晶体管的第一载流端和输出引线之间电耦合输出电路。输出电路包括电耦合在第一载流端和输出引线之间的串联电路，以及该串联电路包括在第一载流端和节点之间耦合的第一电感元件，以及在该节点和输出引线之间耦合的第二电感元件。第二电感元件包括第一多个接合线，以及第一电感元件选自第二多个接合线和集成电感。
先前详细描述在本质上仅为说明性的，且并不旨在限制本主题的实施例或此些实施例的应用和使用。如本文所使用，词语“示例性”是指“充当例子、实例或说明”。本文中描述为示例性的任何实施方案未必解释为比其它实施方案优选或有利。此外，不希望受前述技术领域、背景技术或具体实施方式中所呈现的任何所表达或暗示的理论约束。
本文所包含的各附图中示出的连接线旨在表示各种元件之间的示例性功能关系和/或物理耦合。应注意，许多替代的或另外的功能关系或物理连接可存在于本主题的实施例中。此外，本文中也可仅出于参考的目的使用特定术语，且因此该特定术语并不意欲具有限制性，且除非上下文明确地指示，否则在引用结构时的术语“第一”、“第二”和其它此些数字术语并不暗示序列或次序。
如本文所使用，“节点”是指任何内部或外部参考点、连接点、接合点、信号线、导电元件或类似物，在“节点”处存在给定信号、逻辑电平、电压、数据模式、电流或量。此外，两个或更多个节点可通过一个物理元件实现(并且尽管在公共节点接收或输出，但是仍然可以对两个或更多个信号进行多路复用、调制或者以其它方式区分)。
以上描述是指元件或节点或特征被“连接”或“耦合”在一起。如本文所使用，除非以其它方式明确地陈述，否则“连接”是指一个元件直接接合到另一元件(或直接与另一元件通信)，且不必以机械方式接合。同样，除非以其它方式明确地陈述，否则“耦合”是指一个元件直接或间接接合到另一元件(或直接或间接以电气或其它方式与另一元件通信)，且不必以机械方式接合。因此，尽管图中所示的示意图描绘元件的一个示例性布置，但所描绘的主题的实施例中可存在另外的介入元件、器件、特征或部件。
尽管上述的具体实施方式已呈现至少一个示例性实施例，但应了解存在大量变化。还应了解，本文中所描述的一或多个示例性实施例并不意欲以任何方式限制所主张的主题的范围、应用性或配置。实际上，上述的具体实施方式将向本领域的技术人员提供用于实施所描述的一或多个实施例的方便的指南。应理解，可在不脱离权利要求书所限定的范围的情况下对元件的功能和布置作出各种改变，权利要求书所限定的范围包括在提交本专利申请时的已知等效物和可预见的等效物。

Claims (6)

1.一种封装射频(RF)放大器器件，其特征在于，包括：
器件基板；
输入引线，其耦合到所述器件基板；
输出引线，其耦合到所述器件基板；
晶体管管芯，其耦合到所述器件基板的顶部表面，所述晶体管管芯包括具有控制端、第一载流端和第二载流端的晶体管，其中，所述控制端被电耦合到所述输入引线；以及
输出电路，其在所述第一载流端和所述输出引线之间电耦合，其中，所述输出电路包括：
第一并联电路，其在所述第一载流端和所述器件基板之间电耦合，并且其中，所述第一并联电路包括：
第一电容器，其具有第一端和第二端，其中，所述第二端被电耦合到所述器件基板；以及
由在所述第一载流端和所述第一电容器的所述第一端之间耦合的第二多个接合线形成的第一并联电感器；
其中，所述封装射频(RF)放大器器件的特征在于
在所述第一载流端和所述输出引线之间电耦合的串联电路，其中，所述串联电路包括在所述第一载流端和节点之间耦合的第一电感元件，与在所述节点和所述输出引线之间耦合的第二电感元件，其中，所述第二电感元件包括第一多个接合线，并且所述第一电感元件为集成电感，
其中，在所述器件基板上面的所述集成电感具有贯穿其长度的接近零的高度使得所述集成电感可向在所述串联电路和所述第一并联电路之间的净电感耦合提供零或接近零的电感耦合。
2.根据权利要求1所述的器件，其特征在于，所述集成电感包括多个导电迹线，其中，每个导电迹线的第一端被电耦合到所述第一载流端，并且每个导电迹线的第二端被电耦合到所述第一多个接合线的子集。
3.根据权利要求1所述的器件，其特征在于，所述集成电感包括导电迹线，其中，所述导电迹线的第一端被电耦合到所述第一载流端，并且所述导电迹线的第二端被电耦合到所述第一多个接合线。
4.根据权利要求1所述的器件，其特征在于，所述集成电感包括多个集成螺旋电感器，其中，每个集成螺旋电感器的第一端被电耦合到所述第一载流端，并且每个集成螺旋电感器的第二端被电耦合到所述第一多个接合线的子集。
5.根据权利要求1所述的器件，其特征在于，所述第一电容器被集成在所述晶体管管芯内。
6.一种制造封装射频(RF)放大器器件的方法，其特征在于，所述方法包括以下步骤：
将晶体管管芯耦合到器件基板的顶部表面，所述晶体管管芯包括具有控制端、第一载流端和第二载流端的晶体管；
将所述晶体管的所述控制端电耦合到输入引线；以及
在所述第一载流端和所述器件基板之间电耦合第一并联电路，并且其中，所述第一并联电路包括：
第一电容器，其具有第一端和第二端，其中，所述第二端被电耦合到所述器件基板；以及
由在所述第一载流端和所述第一电容器的所述第一端之间耦合的第二多个接合线形成的第一并联电感器；
其中，所述方法的特征在于
在所述晶体管的所述第一载流端和输出引线之间电耦合输出电路，其中，所述输出电路包括在所述第一载流端和所述输出引线之间电耦合的串联电路，其中，所述串联电路包括在所述第一载流端和节点之间耦合的第一电感元件，与在所述节点和所述输出引线之间耦合的第二电感元件，其中，所述第二电感元件包括第一多个接合线，并且所述第一电感元件为集成电感；以及
其中，在所述器件基板上面的所述集成电感具有贯穿其长度的接近零的高度使得所述集成电感可向在所述串联电路和所述第一并联电路之间的净电感耦合提供零或接近零的电感耦合。
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