CN108242920B - 用于rf放大器装置的输入电路及其制造方法 - Google Patents

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Abstract

一种封装RF放大器装置，其包括晶体管、第一输入电路和第二输入电路。所述第一输入电路包括：耦合在输入引线与第一节点之间的第一串联电感，耦合在所述第一节点与所述晶体管的控制端之间的第二串联电感以及耦合在所述第一节点与接地参考之间的第一并联电容。所述第二输入电路包括第一并联电感和串联耦合在所述输入引线与所述接地参考之间的第二并联电容。所述第一输入电路和所述第二输入电路产生用于所述装置的基频匹配。所述第二串联电感和所述第一并联电容针对在第二谐波频率下的RF能量将短路呈现给所述接地参考。

Description

用于RF放大器装置的输入电路及其制造方法
技术领域
本文中描述的主题的实施例大体上涉及封装半导体装置，且更具体地说，涉及包括输入阻抗匹配电路的封装射频(RF)半导体装置。
背景技术
典型大功率射频(RF)放大器装置包括封装功率晶体管，所述封装功率晶体管被配置成以基本操作频率f0操作。举例来说，图1是典型大功率RF放大器装置100的简化概念图，并且图2是这类RF放大器装置的示意图200。如所示出，典型RF放大器装置100、200包括：一个或多个输入引线102、202，一个或多个输出引线104、204，一个或多个晶体管130、230，和输入侧基本匹配电路110、210。另外，装置100、200可包括将每一输入引线102、202耦合到每一晶体管130、230的控制端(例如，栅极)的接合线阵列(例如，呈电感212、216的形式)和将每一晶体管130、230的输出端(例如，漏极)耦合到输出引线104、204的接合线阵列(例如，呈电感240的形式)。
基本匹配电路110、210被配置成以放大器装置100、200的基本操作频率f0提供输入引线102、202与晶体管130、230之间的阻抗匹配。举例来说，如图2中所示出，典型基本匹配电路110、210的配置可包括T型匹配电路，所述T型匹配电路包括两个串联电感212、216和并联电容214，所述串联电感212、216耦合在输入引线202与晶体管230的控制端之间，所述并联电容214在中间节点218与接地参考之间。
对于一些类型的放大器来说，期望减轻谐波频率下的信号能量的影响。因此，一些放大器电路包括谐波控制电路，所述谐波控制电路可减小或最小化输出电流波形的导通角(即，减少或最小化输出电流与电压波形之间的重叠)。由于封装大小限制和大功率装置中的在第二谐波频率下的低栅极节点阻抗，执行第二谐波频率控制的常规方法可能导致非最优结果。因此，电路和装置设计师继续寻求用于在大功率放大器电路和装置中提供谐波频率控制的不同方法和设备。
发明内容
根据本发明的第一方面，提供一种封装射频(RF)放大器装置，包括：
封装基板；
输入引线，其耦合到所述封装基板；
晶体管管芯，其耦合到所述封装基板的顶部表面，所述晶体管管芯包括具有控制端的晶体管；
第一输入电路，其电耦合在所述输入引线与所述控制端之间，其中所述第一输入电路包括：
第一串联电感，其具有第一电感值，所述第一串联电感耦合在所述输入引线与第一节点之间，
第二串联电感，其具有第二电感值，所述第二串联电感耦合在所述第一节点与所述控制端之间，以及
第一并联电容，其具有第一电容值，所述第一并联电容耦合在所述第一节点与接地参考之间；以及
第二输入电路，其电耦合在所述输入引线与所述接地参考之间，其中所述第二输入电路包括：
第一并联电感，其具有第三电感值，所述第一并联电感耦合在所述输入引线与第二节点之间，以及
第二并联电容，其具有第二电容值，所述第二并联电容耦合在所述第二节点与所述接地参考之间。
在一个或多个实施例中，所述第一输入电路和所述第二输入电路以所述RF放大器装置的基本操作频率提供所述输入引线与所述晶体管管芯之间的阻抗匹配；且
所述第二电感值和所述第一电容值被选择以使得所述第二串联电感和所述第一并联电容针对所述基本操作频率的第二谐波下的RF能量将短路呈现给所述接地参考。
在一个或多个实施例中，所述装置进一步包括：
第一无源装置基板，其耦合到所述输入引线与所述晶体管管芯之间的所述封装基板的顶部表面，其中所述第一节点、所述第二节点、所述第一并联电容和所述第二并联电容集成于所述第一无源装置基板内或耦合到所述第一无源装置基板，并且其中
所述第一串联电感包括第一多个接合线，所述第一多个接合线耦合在所述输入引线与所述第一节点之间，
所述第二串联电感包括第二多个接合线，所述第二多个接合线耦合在所述第一节点与所述控制端之间，以及
所述第一并联电感包括第三多个接合线，所述第三多个接合线耦合在所述输入引线与第二节点之间。
在一个或多个实施例中，所述第一无源装置基板选自半导体基板、印刷电路板和陶瓷基板。
在一个或多个实施例中，所述第一并联电容器位于所述第一无源装置基板的中心部分中；以及
所述第二并联电容器位于所述第一无源装置基板的一个或多个边缘部分中。
在一个或多个实施例中，所述第一并联电容器紧邻所述第一无源装置基板的第一侧定位；以及
所述第二并联电容器紧邻所述第一无源装置基板的第二侧定位，所述第二侧与所述第一侧相对。
在一个或多个实施例中，所述晶体管包括多个晶体管单元，其中每一晶体管单元耦合在多个控制端焊盘中的一个与所述晶体管的第一载流端之间，
所述第一节点包括多个第一节点焊盘，
所述第一并联电容器包括多个第一子电容器，其中所述第一子电容器中的每一个具有第一电极和第二电极，其中所述第一子电容器中的每一个的所述第二电极耦合到所述接地参考，以及
每一第一节点焊盘电耦合到所述第一子电容器中的一个的所述第一电极。
在一个或多个实施例中，所述第一并联电容器位于所述第一无源装置基板的中心部分中；以及
所述第二并联电容器位于所述第一无源装置基板的一个或多个边缘部分中。
在一个或多个实施例中，所述第二节点包括多个第二节点焊盘，
所述第二并联电容器包括多个第二子电容器，其中所述第二子电容器中的每一个具有第一电极和第二电极，其中所述第二子电容器中的每一个的所述第二电极耦合到所述接地参考，以及
每一第二节点焊盘电耦合到所述第二子电容器中的一个的所述第一电极。
在一个或多个实施例中，所述第一子电容器和所述第二子电容器彼此交错。
在一个或多个实施例中，所述第一并联电容和所述第二并联电容与所述第一无源装置基板一体地形成。
在一个或多个实施例中，所述第一并联电容和所述第二并联电容包括金属氧化物半导体电容器(MOScap)。
在一个或多个实施例中，所述第一并联电容和所述第二并联电容包括离散电容器，所述离散电容器耦合到所述第一无源装置基板。
在一个或多个实施例中，所述装置进一步包括：
第一无源装置基板，其耦合到所述输入引线与所述晶体管管芯之间的所述封装基板的顶部表面，其中所述第一节点和所述第一并联电容集成于所述第一无源装置基板内或耦合到所述第一无源装置基板；以及
第二无源装置基板，其耦合到所述输入引线与所述晶体管管芯之间的所述封装基板的顶部表面，其中所述第二节点和所述第二并联电容集成于所述第二无源装置基板内或耦合到所述第二无源装置基板，并且其中
所述第一串联电感包括第一多个接合线，所述第一多个接合线耦合在所述输入引线与所述第一节点之间，
所述第二串联电感包括第二多个接合线，所述第二多个接合线耦合在所述第一节点与所述控制端之间，以及
所述第一并联电感包括第三多个接合线，所述第三多个接合线耦合在所述输入引线与所述第二节点之间。
根据本发明的第二方面，提供一种制造封装射频(RF)放大器装置的方法，所述方法包括以下步骤：
将晶体管管芯耦合到封装基板的顶部表面，所述晶体管管芯包括具有控制端的晶体管；
将第一输入电路电耦合在输入引线与所述控制端之间，其中所述第一输入电路包括：
第一串联电感，其具有第一电感值，所述第一串联电感耦合在所述输入引线与第一节点之间，
第二串联电感，其具有第二电感值，所述第二串联电感耦合在所述第一节点与所述控制端之间，以及
第一并联电容，其具有第一电容值，所述第一并联电容耦合在所述第一节点与所述接地参考之间；以及
将第二输入电路电耦合在所述输入引线与所述接地参考之间，其中所述第二输入电路包括：
第一并联电感，其具有第三电感值，所述第一并联电感耦合在所述输入引线与第二节点之间，以及
第二并联电容，其具有第二电容值，所述第二并联电容耦合在所述第二节点与所述接地参考之间。
在一个或多个实施例中，所述第一输入电路和所述第二输入电路以所述RF放大器装置的基本操作频率提供所述输入引线与所述晶体管管芯之间的阻抗匹配；且
所述第二电感值和所述第一电容值被选择以使得所述第二串联电感和所述第一并联电容针对所述基本操作频率的第二谐波下的RF能量将短路呈现给所述接地参考。
在一个或多个实施例中，电耦合所述第一输入电路和所述第二输入电路包括：
将第一无源装置基板耦合到所述输入引线与所述晶体管管芯之间的所述封装基板的顶部表面，其中所述第一节点、所述第二节点、所述第一并联电容和所述第二并联电容集成于所述第一无源装置基板内或耦合到所述第一无源装置基板；
将第一多个接合线耦合在所述输入引线与所述第一节点之间，其中所述第一串联电感由所述第一多个接合线形成；
将第二多个接合线耦合在所述第一节点与所述控制端之间，其中所述第二串联电感由所述第二多个接合线形成；以及
将第三多个接合线耦合在所述输入引线与所述第二节点之间，其中所述第一并联电感由所述第三多个接合线形成。
在一个或多个实施例中，所述第一无源装置基板选自半导体基板、印刷电路板和陶瓷基板。
在一个或多个实施例中，所述第一并联电容和所述第二并联电容与所述第一无源装置基板一体地形成。
在一个或多个实施例中，电耦合所述第一输入电路包含：
将第一无源装置基板耦合到所述输入引线与所述晶体管管芯之间的所述封装基板的顶部表面，其中所述第一节点和所述第一并联电容集成于所述第一无源装置基板内或耦合到所述第一无源装置基板，
将第一多个接合线耦合在所述输入引线与所述第一节点之间，其中所述第一串联电感由所述第一多个接合线形成，以及
将第二多个接合线耦合在所述第一节点与所述控制端之间，其中所述第二串联电感由所述第二多个接合线形成；以及
电耦合所述第二输入电路包含：
将第二无源装置基板耦合到所述输入引线与所述晶体管管芯之间的所述封装基板的顶部表面，其中所述第二节点和所述第二并联电容集成于所述第二无源装置基板内或耦合到所述第二无源装置基板，以及
将第三多个接合线耦合在所述输入引线与所述第二节点之间，其中所述第一并联电感由所述第三多个接合线形成。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
可结合以下图式考虑，通过参考具体实施方式和权利要求书导出对主题的更完整理解，其中类似参考数字遍及各图指代相似元件。
图1是RF放大器装置的简化概念图；
图2是RF放大器装置的示意图；
图3是根据例子实施例的RF放大器装置的简化概念图；
图4是根据例子实施例的RF放大器装置的示意图；
图5是根据例子实施例的体现图4的电路的封装RF放大器装置的例子的俯视图；
图6是沿线6-6的图5的RF放大器装置的截面侧视图；
图7是沿线7-7的图5的RF放大器装置的截面侧视图；
图8是根据例子实施例的集成无源装置的例子的俯视图，所述集成无源装置可用于RF放大器装置中以提供用于基本匹配和谐波控制的电容；
图9是沿线9-9的图8的集成无源装置的截面侧视图；
图10是根据另一例子实施例的集成无源装置的例子的俯视图，所述集成无源装置可用于RF放大器装置中以提供用于基本匹配和谐波控制的电容；
图11是根据又一例子实施例的集成无源装置的例子的俯视图，所述集成无源装置可用于RF放大器装置中以提供用于基本匹配和谐波控制的电容；
图12是根据另一例子实施例的体现图4的电路的封装RF放大器装置的例子的俯视图；以及
图13是根据例子实施例的制造封装RF装置的方法的流程图。
具体实施方式
本文中描述封装射频(RF)放大器装置的实施例，所述封装射频放大器装置包括在到RF放大器装置的输入处的基本匹配电路和谐波减少电路两种。根据各种实施例，基本匹配电路和谐波减少电路共享一些共同组件(例如，电感和电容)，并且电路被配置成与传统电路相比适应明显更小的占据面积。因此，基本匹配电路和谐波减少电路两种可实施于大功率放大器装置封装内。根据一实施例，与基本匹配电路和谐波减少电路两种相关联的电容可集成到单一集成无源装置中，由此实现尤其紧凑的实施方案。另外，基本匹配电容可实施为多个平行电容，在一实施例中，所述平行电容中的每一个可耦合到装置的功率晶体管的不同单元。平行电容各自可具有相同电容值或不同电容值来实现用于每一晶体管单元的最优匹配。
图3是根据一实施例的RF放大器装置300的示意图，并且图4是RF放大器装置300的实施例的示意图400。基本上，装置300、400形成放大器的部分，所述放大器被配置成增加输入到装置300、400的RF信号的功率。RF放大器装置300、400包括封装功率晶体管330、430，所述封装功率晶体管330、430被配置成以基本工作频率f0操作。
RF放大器装置300、400包括：一个或多个输入引线302、402，一个或多个输出引线304、404，和一个或多个晶体管330、430。另外，RF放大器装置300、400包括输入侧基本匹配电路310、410和输入侧第二谐波控制电路320、420。尽管未在图式中具体示出或在本文中详细地描述，但RF放大器装置300、400还可包括输出侧阻抗匹配电路。
在图3和图4中，晶体管330、340和输入侧及输出侧电路310、320、410、420、440的各种元件示出为单个组件。这一描述仅出于易于阐释的目的。本领域的技术人员将理解，基于本文中的描述，晶体管330、430和/或输入及输出电路310、320、410、420、440的某些元件各自可实施为多个组件(例如，彼此并联连接或串联连接)，并且这些实施例的例子在其它图式中示出并稍后描述。举例来说，实施例可包括单路径装置(例如包括单个输入引线、输出引线、晶体管等)、双路径装置(例如包括两个输入引线、输出引线、晶体管等)和/或多路径装置(例如包括两个或多于两个输入引线、输出引线、晶体管等)。另外，输入/输出引线的数目可能不同于晶体管的数目(例如，可能存在用于给定输入/输出引线组的并联操作的多个晶体管)。因此下文对晶体管330、430和输入侧及输出侧电路310、320、410、420、440的各种元件的描述并不意图将本发明主题的范围限于仅示出的实施例。
输入引线302、402和输出引线304、404各自包括导体，所述导体被配置成使装置300、400能够与外部电路(未示出)电耦合。更具体地说，输入和输出引线302、402、304、404以物理方式定位在装置的封装的外部与内部之间。输入侧电路310、410、320、420电耦合在输入引线302、402与晶体管330、430的第一端之间，所述输入侧电路310、410、320、420还定位于装置的内部内，并且输出侧电路440电耦合在晶体管330、430的第二端与输出引线304、404之间。
根据一实施例，晶体管330、430是装置300、400的主要有源组件。晶体管330、430包括控制端和两个导电端，其中导电端通过可变导电性通道空间地且电力地分离。举例来说，晶体管330、430可以是场效应晶体管(FET)(例如，高电子迁移率晶体管(HEMT)或金属氧化物半导体FET(MOSFET))，所述场效应晶体管包括栅极(控制端)、漏极(第一导电端)和源极(第二导电端)。可替换的是，晶体管330、430可以是双极结型晶体管(BJT)。因此，本文中对“栅极”、“漏极”和“源极”的参考并不意图是限制性的，因为这些名称中的每一个具有针对BJT实施方案的类似特征(例如，分别是基极、集电极和发射极)。
根据一实施例且使用通常以非限制性方式应用于MOSFET的命名法，晶体管330、430的栅极通过输入侧电路310、320、410、420耦合到输入引线302、402，晶体管330、430的漏极通过输出侧电路(例如，电感440，其可以是接合线阵列540，图5)耦合到输出引线304、404，并且晶体管330、430的源极耦合到接地参考(即，接地电压参考或另一电压参考)。通过提供到晶体管330、430的栅极的控制信号(例如输入RF信号)的变体，可调制晶体管330、430的导电端之间的电流。
基本匹配电路310、410被配置成以放大器装置300、400的基本操作频率f0提供输入引线302、402与晶体管330、430之间的阻抗匹配。更具体地说，基本匹配电路310、410被配置成将装置300、400的阻抗升高到较高(例如，中等或更高)阻抗水平(例如，在约2到约30欧姆或更高的范围内)。因此，基本匹配电路310、410可被认为是输入阻抗匹配电路。增加装置阻抗的优点在于其允许来自驱动级的印刷电路板层级(PCB层级)匹配接口具有可在最小损失和变化的情况下实现高批量制造的阻抗(例如，“用户友好”匹配接口)。
第二谐波控制电路320、420被配置成减小第二谐波频率2f0的成分，所述第二谐波频率2f0可存在于输入RF信号(即，在输入端302、402处接收到的RF信号)中。更具体地说，第二谐波控制电路320、420被配置成针对在基本操作频率2f0的第二谐波处的输入RF信号中的能量将来自晶体管330、430的控制端(或栅极)的短路或低阻路径提供到接地参考。第二谐波控制电路320、420可帮助最小化输出电流波形的导通角(例如，最小化输出电流与电压波形之间的重叠)，因此提高装置效率。
根据一实施例，基本匹配电路310、410包括多个无源组件，所述无源组件包括第一串联电感412和第二串联电感416、第一并联电容414、并联电感422和第二并联电容424。举例来说，电感412、416、422中的每一个可包括一个或多个接合线(例如，接合线阵列512、516、522，图5)第一串联电感412和第二串联电感416串联耦合在输入引线302、402与晶体管330、430的控制端(例如，栅极)之间，两个电感412、416之间具有中间节点418。中间节点418电耦合到第一并联电容414的第一电极，并且第一并联电容414的第二电极电耦合到接地参考。电感422和第二并联电容424串联地电耦合在输入引线402与接地参考之间，在电感422与电容424之间具有中间节点426。更具体地说，第二并联电容424的第一电极通过电感422电耦合到输入引线302、402，并且第二并联电容424的第二电极电耦合到接地参考。
另一方面的特征，基本匹配电路310、410包括第一输入电路和第二输入电路，所述第一输入电路电耦合在输入引线302、402与晶体管330、430的控制端之间，所述第二输入电路电耦合在输入引线302、402与接地参考之间。第一输入电路包括第一串联电感412和第二串联电感416以及第一并联电容414，并且第二输入电路包括并联电感422和第二并联电容424。
根据一实施例，第二谐波控制电路320、420由第二串联电感416和第一并联电容414构成。更具体地说，第二串联电感416的电感值和第一并联电容414的电容值被选择以使得第二串联电感416和第一并联电容414针对基本操作频率的第二谐波下的RF能量将短路呈现给接地参考。如图4中所指示以及上文所描述，基本匹配电路310、410和第二谐波控制电路320、420各自包括串联电感416和第一并联电容414。如将结合图5示出以及更详细地描述，基本匹配电路310、410与第二谐波控制电路320、420之间的组件的共享使基本匹配电路310、410和第二谐波控制电路320、420能够以尤其紧凑的方式实施，因此潜在地产生更小封装装置。
尽管装置300、400的实施例可被配置成用于基本工作频率f0(在约500兆赫兹(MHz)到约6千兆赫(GHz)范围内)的最优操作，但装置300、400还可被配置成用于以更低或更高的基本工作频率最优操作呈更低或更高。根据一实施例，串联电感412、416的串联组合可具有在约50微微亨(pH)与约3毫微亨(nH)之间的范围内的值，第一并联电容414可具有在约200毫微微法拉(fF)与约10微微法拉(pF)之间的范围内的值，并联电感422可具有在约50pH与约1nH之间的范围内的值，并且第二并联电容424可具有在约1pF与约50pF之间的范围内的值。
尽管未在本文中示出或描述，但在其它实施例中，输出匹配电路可包括在晶体管330、430的输出端(例如，漏极)与输出引线304、404之间。举例来说，这类输出电路可被配置成将装置300、400的输出阻抗与耦合到输出引线304、404的外部电路或组件(未示出)的输入阻抗匹配。更具体地说，这类输出电路可提供晶体管330、430与装置300、400所耦合到的负载(未示出)之间的阻抗匹配的一部分。因此，这类输出电路可被认为是输出阻抗匹配电路(或输出阻抗“预匹配”电路，其中，阻抗匹配的剩余部分在PCB层级处执行)。
在本文中示出且描述的实施例对应于单级放大器，其中单一晶体管(例如，晶体管330、340)用于放大输入RF信号。本发明主题的实施例还可应用于多级(例如，两级)放大器，其中，预放大器级中的第一晶体管放大输入RF信号，并且主放大器级中的第二放大器接收并另外放大从预放大器级输出的RF信号。举例来说，多个放大器级可在单一晶体管管芯上实施，或放大器级可在单独管芯上实施。虽然本文未详细论述多级放大器，但是多级放大器的实施例包括在本发明主题的范围内。
图5是根据例子实施例的体现图4的电路的封装RF放大器装置500的例子的俯视图。更具体地说，装置500的互连电气组件和元件可通过图4的示意图建模。然而，图4的电路与图5的装置500中所示出的实施方案之间的一个显著差异在于图5的装置500包括在输入引线502与输出引线504之间的两个平行放大路径(例如，引线402、404之间的图4的电路的两个平行个例)。为增强理解，图5应与图6和图7同时被观察，其中图6是沿线6-6的图5的RF放大器装置的截面侧视图，并且图7是沿线7-7的图5的RF放大器装置的截面侧视图。更具体地说，图6和图7是贯穿输入引线502和输出引线504以及有源装置区域的截面视图。
装置500包括：输入引线502(例如，输入引线402，图4)，输出引线504(例如，输出引线404，图4)，凸缘506，隔离结构508，多个晶体管530、531(例如，晶体管430的两个个例，图4)，和多个输入侧电路(例如，基本匹配电路410和第二谐波控制电路420的两个个例，图4)，所有这些可一起封装为装置500的部分。在图5的例子中，尽管装置500包括基本上并行地起作用的两个晶体管530、531，但另一半导体装置还可包括一个晶体管或多于两个晶体管。另外，装置500包括两个输入侧集成无源装置(IPD)510、511，所述输入侧集成无源装置510、511也基本上并行地起作用。应理解，还可实施更多或更少的IPD 510、511。为清楚起见，晶体管530、531和IPD 510、511各自可在下文以单数形式含义称为稍后描述的其它图式中的类似组件。应理解，将具有单数含义的特定装置组件的描述应用到全部这类组件的集合。根据一实施例，跳线(未示出)可电耦合在多个晶体管530、531与IPD 510、511之间，以便提供对应组件之间的低频路径。
根据一实施例并且参考图6和图7，装置500并入空气腔封装中，其中晶体管530、531和各种输入和输出电路元件510到517、522、523、540、541位于封闭空气腔612内。基本上，空气腔以凸缘506、隔离结构508和上覆且与隔离结构508和引线502、504接触的顶盖610为界。在其它实施例中，装置可并入到包覆模制封装中(即，其中有源装置区域内的电气组件使用非导电模制化合物包封，并且其中引线502、504的部分和隔离结构508的全部或部分也可由模制化合物包围的封装)。
凸缘506包括刚性导电基板，所述刚性导电基板具有足以为装置500的电气组件和元件提供结构支撑的厚度。另外，凸缘506可充当晶体管530、531和安装在凸缘506上的其它装置的散热片。凸缘506具有顶部和底部表面(在图5中仅可见顶部表面的中心部分)，和对应于装置500的周界(例如，对应于隔离结构508的周界，下文描述)的大体上矩形的周界。
凸缘506由导电材料形成，且可用于为装置500提供接地参考。举例来说，各种组件和元件可具有电耦合到凸缘506的端，并且当装置500并入到更大的电气系统中时，凸缘506可电耦合到系统接地。至少凸缘506的表面由导电材料层形成，并且可能整个凸缘506由块状导电材料形成。可替换的是，凸缘506可具有在其顶部表面下方的一个或多个非导电材料层。无论哪种方式，凸缘506都具有导电顶部表面。凸缘506可更一般地被称作具有导电表面的基板。
隔离结构508附接到凸缘506的顶部表面。隔离结构508由刚性电绝缘材料形成(即，具有在约3.0到约30.0范围内的介电常数的材料，但可使用具有更高或更低介电常数的材料缘材料)，并且具有顶部表面和相对底部表面。如本文中所使用，术语“隔离结构”是指提供装置的导电特征之间(例如，引线502、504与凸缘506之间)的电隔离的结构。举例来说，隔离结构508可由无机材料(例如陶瓷，例如氧化铝、氮化铝等等)和/或有机材料(例如，一种或多种聚合物或印刷电路板(PCB)材料)形成。
在一实施例中，导电层602、604(例如，铜层)可包括在隔离结构508的顶部表面和底部表面上。隔离结构508的顶部表面上的导电层602可焊接、钎焊或以其它方式附接到引线502、504，且隔离结构508的底部表面上的导电层604可焊接、钎焊或以其它方式耦合到凸缘506。在其它实施例中，导电层602、604可不包括于隔离结构508的顶部和/或底部表面中。在这类实施例中，引线(例如，引线502、504)可使用环氧树脂(或其它粘合材料)耦合到隔离结构508，和/或隔离结构508可使用环氧树脂(或其它粘合材料)耦合到凸缘506。
在一实施例中，隔离结构508具有框架形状，所述框架形状包括具有中心开口的大体上封闭的四边结构。如图5中所示出，隔离结构508可具有大体上矩形的形状，或隔离结构508可具有另一形状(例如，环圈、椭圆形等等)。隔离结构508可形成为单个一体化结构，或者隔离结构508可形成为多个部件的组合。举例来说，在替代实施例中，隔离结构508可包括接触彼此或彼此空间分离的多个部分(例如，隔离结构508可具有将输入引线502与凸缘506隔离的一个部分和将输出引线504与凸缘506隔离的另一部分)。
输入引线502和输出引线504安装在隔离结构508的在中心开口的相反侧上的顶部表面上，且因此输入引线502和输出引线504高于凸缘506的顶部表面，且与凸缘506电隔离。举例来说，输入引线502和输出引线504可焊接或以其它方式附着到隔离结构508的顶部表面上的金属化物602。一般来说，输入引线502和输出引线504朝向成允许输入引线502和输出引线504与隔离结构508的中心开口内的组件和元件之间的接合线(例如，接合线512、513、522、523)的附接。
晶体管管芯530、531和输入电路的各种元件510、511安装在凸缘506的顶部表面的大体中心部分上，所述大体中心部分通过隔离结构508中的开口暴露。如本文中所使用，“有源装置区域”对应于装置的一部分，一个或多个主动装置(例如，晶体管管芯530、531)安装在所述部分上(例如，凸缘506的导电表面通过隔离结构508中的开口暴露的所述部分)。根据一实施例，晶体管管芯530、531与IPD 510、511一起定位在装置500的有源装置区域内。举例来说，晶体管管芯530、531和IPD 510、511可使用导电环氧树脂、焊料、焊料凸块、烧结和/或共晶接合耦合到凸缘506。
晶体管管芯530、531可使用各种类型的半导体基板，例如硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅上GaN、硅上GaN或其它类型的基板材料来实施。另外，晶体管管芯530、531内的晶体管中的每一个可以是场效应晶体管(FET)(例如金属氧化物半导体FET(MOSFET)、横向扩散MOSFET(LDMOS FET)、高电子迁移率晶体管(HEMT)等等)，所述晶体管中的每一个包括栅极(控制端)、源极(第一导电端)和漏极(第二导电端)。可替换的是，晶体管中的每一个可以是双极结型晶体管(BJT)。常用于描述FET的本文中所引用的“栅极”、“漏极”和“源极”并不意图为限制性的，因为这些名称中的每一个具有针对BJT实施方案的类似特征(例如，分别为基极、集电极和发射极)。
每一晶体管管芯530、531包括一个或多个串联连接的晶体管和/或平行晶体管单元(例如，单元532)，所述晶体管中的每一个具有控制端(例如栅极)和两个导电端(例如漏极和源极)。举例来说，在图5中所描绘的实施例中，每一晶体管包括九个彼此平行布置的晶体管单元。可替换的是，晶体管可具有更多或更少单元。对于多单元晶体管来说，每一晶体管单元532包括控制端(例如，栅极端)和导电端(例如，漏极端)，所述控制端电耦合到在晶体管管芯530、531的顶部表面处暴露的不同导电着陆焊盘534、535，所述导电端电耦合到在晶体管管芯530、531的顶部表面处暴露的共同导电杆536、537。在输出侧上，每一共同导电杆536、537通过接合线540、541(例如，电感元件440，图4)电耦合到输出引线504。在一实施例中，每一晶体管单元532的另一导电端(例如，源极)电耦合到凸缘506(例如接地)。举例来说，每一晶体管单元532的源极可通过每一晶体管管芯530、531的半导体基板电耦合到凸缘506。
在输入侧上，每一晶体管单元532的控制端通过导电着陆焊盘534、535和输入侧电路的第一部分(例如，基本匹配电路410和第二谐波控制电路420的第一部分，图4)的个例电耦合到输入引线502。更具体地说，输入侧电路的“第一部分”包括第一串联电感和第二串联电感(例如电感412、416，图4)和第一并联电容(例如，电容414，图4)，每一晶体管单元532通过所述输入侧电路的“第一部分”电耦合到输入引线502。举例来说，在图5的装置500中，晶体管单元532通过输入侧电路的一部分耦合到输入引线502，所述输入侧电路包括串联耦合的第一和第二组接合线(或其阵列)512、513、516、517(例如，对应于串联耦合的电感元件412、416的多个个例，图4)和多个平行耦合的第一并联“子电容器”514、515(例如，其中每一“子电容器”对应于第一并联电容器414的个例，图4)。以另一方式考虑，每一晶体管管芯530、531的多个晶体管单元532通过呈接合线阵列512、513形式的第一串联电感元件、呈接合线阵列516、517形式的第二串联电感元件和呈多个平行耦合的子电容器514、515形式的第一并联电容耦合到输入引线502。图5描绘晶体管单元532的数目、第一串联接合线阵列512、513中的接合线的数目、第二串联接合线阵列516、517中的接合线的数目与第一并联子电容器514、515的数目之间的1∶1比率。可替换的是，除1∶1比率外的比率可针对晶体管单元532、阵列512、513、516、517中的接合线和并联子电容器514、515的数目实施。
如将结合图8到图12更详细地描述，在一实施例中，第一并联子电容器514、515中的每一个包括第一电极和第二电极，所述第一电极电耦合到在IPD 510、511的顶部表面处暴露的导电着陆焊盘518、519，所述第二电极电耦合到凸缘506(例如，接地)。举例来说，每一第一并联子电容器514、515的第二电极可通过每一IPD 510、511的基板电耦合到凸缘506。每一导电着陆焊盘518、519可设定大小来提供用于接合线阵列512、513中的一个接合线与接合线阵列516、517中的一个接合线的连接点，如图5中所示出。可替换的是，每一导电着陆焊盘518、519可设定大小来提供用于接合线阵列512、513、516、517中的每一个中的多个接合线的连接点。在任何情况下，每一导电着陆焊盘518、519对应于每一组串联连接的电感(或接合线阵列512、513、516、517中的接合线)之间的中间节点(例如，节点418，图4)。
同样在输入侧上，输入引线502通过输入侧电路的第二部分(例如，基本匹配电路410的第二部分，图4)电耦合到接地参考(例如，电耦合到凸缘506)。更具体地说，输入侧电路的“第二部分”包括并联电感(例如，电感422，图4)和第二并联电容(例如，电容424，图4)，输入引线502通过所述输入侧电路的“第二部分”电耦合到接地参考。举例来说，在图5的装置500中，输入引线502通过输入侧电路的一部分耦合到接地参考，所述输入侧电路包括第三组接合线(或其阵列)522、523(例如，对应于并联电感元件422的多个个例，图4)和多个平行耦合的第二并联“子电容器”524、525(例如，其中每一“子电容器”对应于第二并联电容器424的个例，图4)。以另一方式考虑，对于每一晶体管管芯530、531来说，输入引线502通过呈两个并联接合线阵列522、523形式的第一并联电感元件和呈两个第二并联子电容器524、525形式的第二并联电容电耦合到接地参考。尽管每一第二并联电容器524、525示出为使用两个平行子电容器524、525实施，但每一第二并联电容器可由更多或更少平行并联子电容器构成。
如将结合图8到图12更详细地描述，在一实施例中，第二并联子电容器524、525中的每一个包括第一电极和第二电极，所述第一电极电耦合到在IPD 510、511的顶部表面处暴露的导电着陆焊盘526、527，所述第二电极电耦合到凸缘506(例如，接地)。举例来说，每一第二并联子电容器524、525的第二电极可通过每一IPD 510、511的基板电耦合到凸缘506。每一导电着陆焊盘526、527可设定大小来提供用于多个接合线的一阵列522、523的连接点，如图5中所示出。另外，每一导电着陆焊盘526、527对应于并联电感(或接合线阵列522、523中的接合线)与第二并联电容之间的中间节点(例如，节点426，图4)。
如上文所论述以及如图5中所示出，在一实施例中，与任何给定晶体管管芯530、531相关联的第一并联电容器514、515和第二并联电容器524、525可实施于单一IPD 510、511中。如本文中所使用，术语“集成无源装置”和“IPD”指代包括基板和耦合到基板的至少一个无源装置(例如，至少一个电容器)的结构。在各种实施例中，基板可以是半导体基板、由PCB材料形成的基板、陶瓷基板或另一合适的基板。另外，“耦合到”IPD的无源装置可用基板单块形成，或无源装置可以是离散装置(例如，片状电容器)，所述离散装置连接到(例如，焊接到)用基板单块形成的导电焊盘。IPD的特定例子实施例在图8到图12中示出并且描述为包括用基板单块形成的半导体基板和电容器。例子实施例不应被理解为将本发明主题的范围限于仅这些实施例，因为具有非半导体基板和/或离散电容器的IPD也被视为属于本发明主题的范围内。
举例来说，图8是根据例子实施例的可用于RF放大器装置(例如装置500，图5)中以提供用于基本匹配和谐波控制的电容的IPD 800(例如，IPD 510，图5)的例子的俯视图。为增强理解，图8应与图9同时被观察，所述图9是沿线9-9的图8的IPD 800的截面侧视图。
IPD 800具有顶部表面806、底部表面906和延伸于顶部表面806与底部表面906之间的侧面801、802、803、804。根据一实施例，IPD 800包括半导体基板910，所述半导体基板910可由多种半导体材料中的任一种形成，包括(但不限于)硅、砷化镓、氮化镓等等。多个导电层920、921和介电层923、924建立在基板910的顶部表面912上。另外，IPD 800可包括形成于基板910的底部表面914上的导电层922。
根据一实施例，一个或多个第一并联电容器914(例如，第一并联电容器514，图5)定位于IPD 800的中心部分820内，并且一个或多个第二并联电容器924(例如，第二并联电容器524，图5)定位于IPD 800的边缘部分830内。另外，所有并联电容器914、924在延伸于侧面802、804之间的单行中对齐。当并入到封装RF放大器装置(例如，装置500，图5)中时，IPD800朝向成使得所述行大体上垂直于RF信号通过装置的方向(例如，垂直于在输入引线502与输出引线504之间的线，图5)，并联电容器914、924沿所述行对齐。
根据一实施例，第一并联电容器914和第二并联电容器924中的每一个实施为金属氧化物半导体电容器(或MOScap)，其中这类电容器的简化表示描绘在图9中。可替换的是，第一并联电容器914和第二并联电容器924可实施为金属-绝缘体-金属(MIM)电容器或实施为某一其它类型的电容器。无论哪种方式，每一第一并联电容器914可包括第一或顶部电极(或板)916和第二或底部电极(或板)918，所述第一或顶部电极(或板)916和所述第二或底部电极(或板)918通过介电材料电分离。举例来说，第一电极916可由导电层921的部分形成，第二电极918可由导电层920的部分形成，并且中间介电材料可由介电层923(例如，薄氮化或氧化层)的部分形成。类似地，每一第二并联电容器924可包括第一电极(或板)926和第二电极(或板)928(例如，由导电层921、920的部分形成)，所述第一电极(或板)926和所述第二电极(或板)928通过介电材料(例如，介电层923的部分)电分离。
在一些实施例中，顶部电极916、926可由最高导电层921的部分形成，并且导电层921暴露在IPD 800的顶部表面806处的部分可充当用于接合线(例如，用于接合线512、516、522，图5)的接合焊盘818、826。根据一实施例，接合焊盘818可设定大小来容纳单一接合线的连接，并且接合焊盘826可设定大小来容纳多个接合线的连接。可替换的是，接合焊盘818可更大和/或接合焊盘826可更小。另外，在其它实施例中，顶部电极916、926可由导电层的部分形成，所述导电层低于最高导电层921，且顶部电极916、928可通过各种导电结构(例如，导电通孔和/或迹线)电连接到接合焊盘818、826。在任何情况下，每一接合焊盘818充当第一串联电感元件与第二串联电感元件(例如，电感元件412、416，图4，或接合线512、516，图5)之间的中间节点(例如，节点418，图4)。类似地，每一接合焊盘826充当并联电感元件(例如，电感元件422，图4，或接合线522，图5)与并联电容(例如，电容器424，图4，或电容器524，图5)之间的中间节点(例如，节点426，图4)。
底部电极918、928电耦合到基板910的底部表面914或电耦合到上覆于基板910的底部表面914的导电层922。根据一实施例，底部电极918、928使用导电穿基板通孔(TSV)930、932电耦合到基板910的底部表面914。根据一实施例，当基板910的底部表面914或导电层922连接到接地参考(例如，连接到凸缘506的导电表面，图5)时，这种配置使底部电极918、928能够接地。
根据一实施例，第一并联电容器914中的每一个具有大体上相同的电容值。在替代实施例中，第一并联电容器914可具有彼此不同的值。举例来说，电容值的差可通过改变顶部电极916和/或底部电极918的大小和/或通过改变顶部电极916与底部电极918之间的重叠量来实现。举例来说，用于第一并联电容器914的电容值可在最低电容值到最高电容值的范围内变化，所述最高电容值比最低电容值高约5％到约30％。由于任何特定晶体管管芯中的晶体管单元(例如，单元532，图5)的阻抗可不同，这使第一并联电容器914中的每一个能够被配置成为晶体管单元提供最优阻抗匹配，所述第一并联电容器914中的每一个电耦合到所述晶体管单元。另外或可替换的是，晶体管单元与IPD(例如，IPD 510)之间的接合线(例如，接合线516，图5)的长度、高度和/或形状可变化来实现晶体管单元的阻抗匹配的差。
如上文所提及，图9中的电容器914，924的表示被简化。更具体地说，每一电容器914、924示出成具有顶部电极916、926和底部电极918、928，所述顶部电极916、926对应于最高导电层921((即，M2或最远离基板910和最接近于IPD 800的顶部表面806的导电层)的一部分，所述底部电极918、928对应于最低导电层920(即，M1或最接近于基板910的导电层)的一部分。在其它实施例中，IPD可具有多于两个导电层，且电容器电极可由除外最低和/或最高层以外的层的部分形成。另外，尽管电容器914、924被描绘为单个平行板电容器，但可替代地是，电极中的每一个可以是多层电极，并且一个电极的多个层可与另一电极的多个层交错。另外，底部电极918、928与基板910的底部表面914之间的电连接可使用TSV进行，所述TSV并不直接位于底部电极918、928下方，和/或电连接可包括额外或不同导电结构。
图8和9的实施例包括九个第一并联电容器914和两个第二并联电容器924。替代实施例可包括更多或更少的任一电容器914、924，包括少至一个第一并联电容器914和一个第二并联电容器924。另外，在图8和9的实施例中，第一并联电容器914以物理方式一起定位于IPD 800的中心部分820中，且第二并联电容器924以物理方式定位于IPD 800的边缘部分830中。在各种替代实施例中，第一和第二并联电容器可不同地定位。
举例来说，第一和第二并联电容器可如图10中所示出的彼此交错，所述图10是根据另一例子实施例的IPD 1000的例子的俯视图，所述IPD1000可用于RF放大器装置(例如，装置500，图5)来提供用于基本匹配和谐波控制的电容。IPD 1000与先前所述的IPD 800(图8和图9)有许多类似之处，并且就IPD 1000的各种特征类似于IPD 800的特征来说，为简洁起见，相似特征的细节未在下文重复。相反，除如下文所指示的之外，还将所有IPD 800的细节应用到IPD 1000。
如同IPD 800，IPD 1000具有顶部表面1006、底部表面(图10中未示出)和延伸于顶部表面与底部表面之间的侧面1001、1002、1003、1004。根据一实施例，IPD 1000还包括一个或多个第一并联电容器1014(例如，第一并联电容器514，图5，或第一并联电容器414，图4)和一个或多个第二并联电容器1024(例如，第二并联电容器524，图5，或第二并联电容器424，图4)，每一并联电容器用短划线指示，这是因为所述并联电容器低于IPD 1000的顶部表面1006。第一并联电容器1014中的每一个的顶部端电耦合到在顶部表面1006处暴露的对应接合焊盘1018，且接合焊盘1018被配置成用于与串联电感元件(例如，接合线512、516，图5，或电感元件412、416，图4)附接。类似地，第二并联电容器1024中的每一个的顶部端电耦合到在顶部表面1006处暴露的对应接合焊盘1026，且接合焊盘1026被配置成用于与并联电感元件(例如，接合线522，图5，或电感元件422，图4)附接。
不同于IPD 800，第一并联电容器1014和第二并联电容器1024彼此成一行交错，所述行在侧面1002、1004之间延伸。更具体地说，与数个第一并联电容器1018一起，第二并联电容器1024位于IPD 1000的中心部分内而不是位于IPD 1000的边缘部分(例如，边缘部分830，图8)内。如本领域的技术人员将会理解，基于本文中的描述，各种接合线阵列(例如，接合线阵列512、516、522，图5)将会重新定位于RF放大器装置内以与接合焊盘1018、1026恰当地连接。
在图8到图10的实施例中，第一并联电容器914、1014和第二并联电容器924、1024和其相关联接合焊盘818、826、1018、1026全部横跨IPD 800、1000在单行中对齐。在各种替代实施例中，第一和第二并联电容器可定位于IPD内的多个列中。举例来说，图11是根据又一例子实施例的可用于RF放大器装置(例如装置500，图5)以提供用于基本匹配和谐波控制的电容的IPD 1100的例子的俯视图。IPD 1100与先前所述的IPD 800(图8和图9)有许多类似之处，并且就IPD 1100的各种特征类似于IPD 800的特征来说，为简洁起见，相似特征的细节未在下文重复。相反，除如下文所指示的之外，还将所有IPD 800的细节应用到IPD1100。
如同IPD 800，IPD 1100具有顶部表面1106、底部表面(图11中未示出)和延伸于顶部表面与底部表面之间的侧面1101、1102、1103、1104。根据一实施例，IPD 1100还包括一个或多个第一并联电容器1114(例如，第一并联电容器514，图5，或第一并联电容器414，图4)和一个或多个第二并联电容器1124(例如，第二并联电容器524，图5，或第二并联电容器424，图4)，每一并联电容器用短划线指示，这是因为所述并联电容器低于IPD 1100的顶部表面1106。在图11的实施例中，IPD 1100具体地说包括九个第一并联电容器1114和单一第二并联电容器1124，所述第一并联电容器1114在第一行1130中对齐，所述第二并联电容器1124在从第一行1130偏移的第二行1140中排对齐。更具体地说，当并入于RF放大器装置(例如，装置500，图5)中时，第一行1130可紧邻IPD 1100的第一侧1103定位，所述第一侧1103更接近晶体管管芯(例如，管芯530，图5)，并且第二行1140可紧邻IPD 100的第二侧1101，所述第二侧1101更接近输入引线(例如，输入引线502，图5)。可替换的是，IPD 1100可旋转180度以使得第一并联电容器1114可更接近输入引线定位，并且第二并联电容器1124可更接近晶体管管芯定位。
第一并联电容器1114中的每一个的顶部端电耦合到在顶部表面1106处暴露的对应接合焊盘1118，且接合焊盘1118被配置成用于与串联电感元件1112、1116(例如，类似于接合线512、516，图5，或电感元件412、416，图4)附接。类似地，第二并联电容器1124中的每一个的顶部端电耦合到在顶部表面1106处暴露的对应接合焊盘1126，且接合焊盘1126被配置成用于与并联电感元件1122(例如，类似于接合线522，图5，或电感元件422，图4)附接。
在又其它替代实施例中，第一并联电容器(例如，第一并联电容器514，图5，或第一并联电容器414，图4)和第二并联电容器(例如，第二并联电容器524，图5，或第二并联电容器424，图4)可在单独IPD上实施。举例来说，图12是根据另一例子实施例的体现图4的电路的封装RF放大器装置1200的例子的俯视图。装置1200与先前所述的RF放大器装置500(图5)有许多类似之处，并且就装置1200的各种特征类似于装置500的特征来说，为简洁起见，相似特征的细节未在下文重复。相反，除如下文所指示的之外，还将装置500的所有细节应用到装置1200。
如同装置500(图5)，装置1200包括：输入引线1202(例如，输入引线402，图4)，输出引线1204(例如，输出引线404，图4)，凸缘1206，多个晶体管1230、1231(例如，晶体管430的两个个例，图4)，以及多个输入侧电路(例如，基本匹配电路410和第二谐波控制电路420的两个个例，图4)，所有这些可一起封装为装置1200的部分。然而，不同于图5的装置500，装置1200包括每一放大路径中的两个输入侧IPD 1208、1209、1210、1211，与图5的实施例中的单个输入侧IPD 510、511相反。晶体管管芯1230、1231和IPD 1208到1211安装在凸缘1206的顶部表面的大体中心部分上。
在输入侧上，每一晶体管单元的控制端通过第一和第二串联电感(例如，电感412、416，图4)和第一并联电容(例如，电容414，图4)电耦合到输入引线1202。举例来说，在图12的装置1200中，晶体管单元通过接合线1212、1213、1216、1217(例如，对应于串联连接的电感元件412、416的多个个例，图4)耦合到输入引线1202，并且多个平行耦合的第一并联子电容器在第一并联电容器IPD 1208、1209中实施(例如，其中每一“子电容器”对应于第一并联电容器414的个例，图4)。
同样在输入侧上，输入引线1202通过并联电感(例如，电感422，图4)和第二并联电容(例如，电容424，图4)电耦合到接地参考(例如，凸缘1206)。举例来说，在图12的装置1200中，输入引线1202通过接合线1222、1223(例如，对应于并联电感元件422的多个个例，图4)耦合到接地参考，并且第二并联电容器在第二并联电容器IPD 1210、1211中实施，所述第二并联电容器IPD 1210、1211不同于第一并联电容器IPD 1208、1209(例如，其中每一第二并联电容器对应于第二并联电容器424的个例，图4)。
在图12的实施例中，包括第一并联电容器的IPD 1208、1209更接近晶体管管芯1230、1231定位，并且包括第二并联电容器的IPD 1210、1211更接近输入引线1202定位。在替代实施例中，IPD 1208到1211可在位置上反向。更具体地说，包括第一并联电容器的IPD1208、1209可更接近输入引线1202定位，并且包括第二并联电容器的IPD 1210、1211可更接近晶体管管芯1230、1231定位。
图13是根据例子实施例的制造封装RF装置(例如，装置500、1200，图5、图12)的方法的流程图。在框1302中，方法可通过形成装置的各种组件开始，包括形成一个或多个晶体管管芯(例如，管芯530、531、1230、1231，图5、图12)以及形成一个或多个IPD(例如，IPD510、511、800、1000、1100、1208到1211，图5、图8和图10到图12)。在各种实施例中，IPD包括第一和第二并联电容器(例如，对应于第一并联电容器414和第二并联电容器424，图4)。
在框1304中，对于空气腔实施例来说，隔离结构(例如，隔离结构508，图5)耦合到装置基板(例如，凸缘506、1206，图5、图12)。另外，晶体管管芯(例如，管芯530、531、1230、1231，图5、图12)和IPD(例如，IPD 510、511、800、1000、1100、1208到1211，图5、图8和图10到图12)耦合到基板的顶部表面通过隔离结构中的开口暴露的一部分(例如，有源装置区域)。引线(例如，输入和输出引线502、504、1202、1204，图5、图12)耦合到隔离结构的顶部表面(例如，耦合到隔离结构的顶部表面上的金属化物)。对于包覆模制(例如，包封)装置实施例来说，可不包括隔离结构，且基板和引线可形成引线框架的部分。
在框1306中，输入引线、晶体管管芯、IPD和输出引线电耦合在一起。如先前所详细论述，电连接可使用各种装置组件和元件之间的接合线进行。最后，在框1308中，装置得以加盖(例如，使用顶盖610，图6)或包封(例如，使用模制化合物，未示出)。装置可随后并入到较大电力系统中。
封装RF放大器装置的实施例包括封装基板、耦合到封装基板的输入引线耦合到封装基板的顶部表面的晶体管管芯、第一输入电路和第二输入电路。晶体管管芯包括具有控制端的晶体管。第一输入电路电耦合在输入引线与控制端之间。第一输入电路包括具有第一电感值的第一串联电感、具有第二电感值的第二串联电感和具有第一电容值的第一并联电容，所述第一串联电感耦合在输入引线与第一节点之间，所述第二串联电感耦合在第一节点与控制端之间，所述第一并联电容耦合在第一节点与接地参考之间。第二输入电路电耦合在输入引线与接地参考之间。第二输入电路包括具有第三电感值的第一并联电感和具有第二电容值的第二并联电容，所述第一并联电感耦合在输入引线与第二节点之间，所述第二并联电容耦合在第二节点与接地参考之间。
一种制造封装RF放大器装置的方法的实施例包括将晶体管管芯耦合到封装基板的顶部表面，其中晶体管管芯包括具有控制端的晶体管。方法另外包括将第一输入电路电耦合在输入引线与控制端之间，其中第一输入电路包括具有第一电感值的第一串联电感、具有第二电感值的第二串联电感和具有第一电容值的第一并联电容，所述第一串联电感耦合在输入引线与第一节点之间，所述第二串联电感耦合在第一节点与控制端之间，所述第一并联电容耦合在第一节点与接地参考之间。方法另外包括将第二输入电路电耦合在输入引线与接地参考之间，其中第二输入电路包括具有第三电感值的第一并联电感和具有第二电容值的第二并联电容，所述第一并联电感耦合在输入引线与第二节点之间，所述第二并联电容耦合在第二节点与接地参考之间。
先前详细描述本质上仅为说明性的，且并不意图限制主题的实施例或这类实施例的应用和使用。如本文中所使用，词语“示例性”意思是“充当例子、个例或说明”。本文中描述为示例性的任何实施方案不必理解为比其它实施方案优选或有利。此外，不希望受先前技术领域、背景技术或详细描述中存在的任何所表达或暗示的理论的限定。
本文中含有的各图中所示出的连接线意图表示各种元件之间的示例性功能关系和/或物理耦合。应注意，许多替代或额外的功能关系或物理连接可存在于主题的实施例中。另外，本文中还可仅出于参考的目的使用特定术语，且因此所述特定术语并不意图为限制性的，且除非上下文清楚地指示，否则参考结构的术语“第一”、“第二”和其它这类数值术语并不暗示序列或次序。
如本文中所使用，“节点”意味着任何内部或外部参考点、连接点、交汇处、信号线、导电元件或类似物，在“节点”处存在给定信号、逻辑电平、电压、数据模式、电流或量。此外，两个或多于两个节点可通过一个物理元件实现(并且尽管在共用节点处接收或输出，但是仍然可以对两个或多于两个信号进行多路复用、调制或以其它方式区分)。
以上描述指代元件或节点或特征“连接”或“耦合”在一起。如本文中所使用，除非以其它方式明确地陈述，否则“连接”意思是一个元件直接接合到另一元件(或直接与另一元件通信)，且不一定以机械方式接合。同样，除非以其它方式明确地陈述，否则“耦合”意思是一个元件直接或间接接合到另一元件(或直接或间接以电学或其它方式与另一元件通信)，且不一定以机械方式接合。因此，尽管图中示出的示意图描绘元件的一个示例性布置，但额外介入元件、装置、特征或组件可存在于所描绘的主题的实施例中。
虽然以上详细描述中已呈现至少一个示例性实施例，但应了解存在大量变化。还应了解，本文中所描述的示例性实施例并不意图以任何方式限制所主张的主题的范围、适用性或配置。实际上，以上详细描述将向本领域的技术人员提供用于实施所描述的(一个或多个)实施例的方便的指南。应理解，可以在不脱离由权利要求书所限定的范围的情况下对元件的功能和布置作出各种改变，权利要求书所限定的范围包括在提交本专利申请案之时的已知等效物和可预见的等效物。

Claims (9)

1.一种封装射频(RF)放大器装置，其特征在于，包括：
封装基板；
输入引线，其耦合到所述封装基板；
晶体管管芯，其耦合到所述封装基板的顶部表面，所述晶体管管芯包括具有控制端的晶体管；
第一输入电路，其电耦合在所述输入引线与所述控制端之间，其中所述第一输入电路包括：
第一串联电感，其具有第一电感值，所述第一串联电感耦合在所述输入引线与第一节点之间，
第二串联电感，其具有第二电感值，所述第二串联电感耦合在所述第一节点与所述控制端之间，以及
第一并联电容，其具有第一电容值，所述第一并联电容耦合在所述第一节点与接地参考之间；
第二输入电路，其电耦合在所述输入引线与所述接地参考之间，其中所述第二输入电路包括：
第一并联电感，其具有第三电感值，所述第一并联电感耦合在所述输入引线与第二节点之间，以及
第二并联电容，其具有第二电容值，所述第二并联电容耦合在所述第二节点与所述接地参考之间，以及
第一无源装置基板，其耦合到所述输入引线与所述晶体管管芯之间的所述封装基板的顶部表面，其中所述第一节点、所述第二节点、所述第一并联电容和所述第二并联电容集成于所述第一无源装置基板内或耦合到所述第一无源装置基板，并且其中
所述第一串联电感包括第一多个接合线，所述第一多个接合线耦合在所述输入引线与所述第一节点之间，
所述第二串联电感包括第二多个接合线，所述第二多个接合线耦合在所述第一节点与所述控制端之间，以及
所述第一并联电感包括第三多个接合线，所述第三多个接合线耦合在所述输入引线与第二节点之间。
2.根据权利要求1所述的装置，其特征在于：
所述第一输入电路和所述第二输入电路以所述RF放大器装置的基本操作频率提供所述输入引线与所述晶体管管芯之间的阻抗匹配；且
所述第二电感值和所述第一电容值被选择以使得所述第二串联电感和所述第一并联电容针对所述基本操作频率的第二谐波下的RF能量将短路呈现给所述接地参考。
3.根据权利要求1所述的装置，其特征在于，所述第一无源装置基板选自半导体基板、印刷电路板和陶瓷基板。
4.根据权利要求1所述的装置，其特征在于：
所述第一并联电容器位于所述第一无源装置基板的中心部分中；以及
所述第二并联电容器位于所述第一无源装置基板的一个或多个边缘部分中。
5.根据权利要求1所述的装置，其特征在于：
所述第一并联电容器紧邻所述第一无源装置基板的第一侧定位；以及
所述第二并联电容器紧邻所述第一无源装置基板的第二侧定位，所述第二侧与所述第一侧相对。
6.根据权利要求1所述的装置，其特征在于：
所述晶体管包括多个晶体管单元，其中每一晶体管单元耦合在多个控制端焊盘中的一个与所述晶体管的第一载流端之间，
所述第一节点包括多个第一节点焊盘，
所述第一并联电容器包括多个第一子电容器，其中所述第一子电容器中的每一个具有第一电极和第二电极，其中所述第一子电容器中的每一个的所述第二电极耦合到所述接地参考，以及
每一第一节点焊盘电耦合到所述第一子电容器中的一个的所述第一电极。
7.根据权利要求1所述的装置，其特征在于，所述第一并联电容和所述第二并联电容与所述第一无源装置基板一体地形成。
8.根据权利要求1所述的装置，其特征在于，所述第一并联电容和所述第二并联电容包括离散电容器，所述离散电容器耦合到所述第一无源装置基板。
9.一种制造封装射频(RF)放大器装置的方法，其特征在于，所述方法包括以下步骤：
将晶体管管芯耦合到封装基板的顶部表面，所述晶体管管芯包括具有控制端的晶体管；
将第一输入电路电耦合在输入引线与所述控制端之间，其中所述第一输入电路包括：
第一串联电感，其具有第一电感值，所述第一串联电感耦合在所述输入引线与第一节点之间，
第二串联电感，其具有第二电感值，所述第二串联电感耦合在所述第一节点与所述控制端之间，以及
第一并联电容，其具有第一电容值，所述第一并联电容耦合在所述第一节点与接地参考之间；以及
将第二输入电路电耦合在所述输入引线与所述接地参考之间，其中所述第二输入电路包括：
第一并联电感，其具有第三电感值，所述第一并联电感耦合在所述输入引线与第二节点之间，以及
第二并联电容，其具有第二电容值，所述第二并联电容耦合在所述第二节点与所述接地参考之间，
其中，电耦合所述第一输入电路和所述第二输入电路包括：
将第一无源装置基板耦合到所述输入引线与所述晶体管管芯之间的所述封装基板的顶部表面，其中所述第一节点、所述第二节点、所述第一并联电容和所述第二并联电容集成于所述第一无源装置基板内或耦合到所述第一无源装置基板；
将第一多个接合线耦合在所述输入引线与所述第一节点之间，其中所述第一串联电感由所述第一多个接合线形成；
将第二多个接合线耦合在所述第一节点与所述控制端之间，其中所述第二串联电感由所述第二多个接合线形成；以及
将第三多个接合线耦合在所述输入引线与所述第二节点之间，其中
所述第一并联电感由所述第三多个接合线形成。
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