JP2014057304A - インピーダンス整合回路を有する半導体デバイス、およびその製造方法 - Google Patents
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Abstract
【解決手段】
半導体デバイス(たとえば、RFデバイス)の実施形態は、基板と、分離構造体と、能動素子と、リードと、回路とを含む。分離構造は基板に結合され、開口を含む。基板表面の、開口を通じて露出される部分によって、能動素子領域が画定される。能動素子は、能動素子領域内で基板表面に結合される。回路は、能動素子とリードとの間に電気的に結合される。回路は、能動素子領域の外部に位置付けられる(たとえば、分離構造体に物理的に結合される、および/またはリードの下にある)1以上の要素を含む。能動素子領域の外部に位置付けられる要素は、包絡線終端回路および/またはインピーダンス整合回路の要素を含んでもよい。実施形態は、そのような半導体デバイスを製造する方法をも含む。
【選択図】図3
Description
Claims (26)
- デバイスであって、
表面を有する基板と、
上面、および前記基板の前記表面に結合される底面を有する分離構造体であって、前記分離構造体は開口を含み、前記基板の前記表面の、前記開口を通じて露出される部分によって、能動素子領域が画定される、分離構造体と、
前記能動素子領域内で前記基板の前記表面に結合される能動素子と、
前記分離構造体に結合されるリードと、
前記能動素子と前記リードとの間に電気的に結合される回路であって、前記回路は、複数の要素を含み、前記複数の要素の1以上の要素は、前記能動素子領域の外部に位置付けられ、前記能動素子領域の外部に位置付けられる前記1以上の要素は、包絡線周波数終端回路およびローパス整合回路から選択される要素を含む、回路と
を備える、デバイス。 - 前記能動素子領域の外部に位置付けられる前記1以上の要素は、前記分離構造体に物理的に結合される、
請求項1に記載のデバイス。 - 前記回路は、
前記能動素子と前記リードとの間に結合される第1の誘導素子と、
前記能動素子と前記基板との間に結合されるシャント回路と、
前記シャント回路と前記基板との間に結合される前記包絡線周波数終端回路とを含み、前記能動素子領域の外部に位置付けられる前記1以上の要素は、前記包絡線周波数終端回路の1以上の要素を含む、
請求項2に記載のデバイス。 - 前記回路は、
前記能動素子と前記リードとの間に結合される第1の誘導素子と、
前記リードと前記基板との間に結合される前記ローパス整合回路とを含み、前記能動素子領域の外部に位置付けられる前記1以上の要素は、前記ローパス整合回路の1以上のインピーダンス整合要素を含む、
請求項2に記載のデバイス。 - 前記回路は、
前記能動素子と前記リードとの間に結合される複数のボンドワイヤを含む第1の誘導素子と、
前記能動素子と前記基板との間に結合されるシャント回路であって、前記シャント回路は、直列に結合される第1のキャパシタおよび第2の誘導素子を備え、前記第1のキャパシタは、前記能動素子領域内で前記基板の前記表面に結合され、前記第2の誘導素子は、前記能動素子と前記第1のキャパシタとの間に結合される複数のボンドワイヤを含む、シャント回路と、
前記シャント回路と前記基板との間に結合される前記包絡線周波数終端回路であって、前記包絡線周波数終端回路は直列に結合される第3の誘導素子、抵抗器、および第2のキャパシタを備え、前記第3の誘導素子は、前記第1のキャパシタと前記抵抗器との間に結合される複数のボンドワイヤを含む、前記包絡線周波数終端回路と、
前記リードと前記基板との間に結合される前記ローパス整合回路であって、前記ローパス整合回路は、前記リードと前記基板との間に結合される第3のキャパシタを備える、前記ローパス整合回路とを備え、
前記能動素子領域の外部に位置付けられる前記1以上の要素は、前記第3の誘導素子、前記抵抗器、前記第2のキャパシタ、および前記第3のキャパシタから選択される、
請求項2に記載のデバイス。 - 前記分離構造体は、無機材料を含む、
請求項1に記載のデバイス。 - 前記分離構造体は、有機材料を含む、
請求項1に記載のデバイス。 - デバイスであって、
導電面を有する基板と、
上面、および前記基板の前記導電面に結合される底面を有する分離構造体であって、前記分離構造体は、開口を含み、前記基板の前記導電面の、前記開口を通じて露出される部分によって、能動素子領域が画定される、分離構造体と、
前記能動素子領域内で前記基板の前記導電面に結合されるトランジスタと、
前記分離構造体に結合される第1のリードと、
前記トランジスタと前記第1のリードとの間に電気的に結合される回路であって、前記回路は、複数の要素を含み、前記複数の要素の1以上の要素は、前記能動素子領域の外部に位置付けられ、前記能動素子領域の外部に位置付けられる前記1以上の要素は、包絡線周波数終端回路およびローパス整合回路から選択される要素を含む、回路と
を備える、デバイス。 - 前記第1のリードは、出力リードであり、
前記回路は、前記トランジスタの導電端子と前記出力リードとの間に結合される出力回路であり、
前記能動素子領域の外部に位置付けられる前記1以上の要素は、前記分離構造体に物理的に結合される、
請求項8に記載のデバイス。 - 前記能動素子領域の外部に位置付けられる前記1以上の要素は前記分離構造体の上面上に位置付けられる抵抗器と、前記分離構造体と一体的に形成されるキャパシタとを含み、
前記抵抗器は、厚膜抵抗器、薄膜抵抗器、およびディスクリート抵抗器から選択され、
前記デバイスはさらに、
前記分離構造体の前記上面上の第1の導電性パッドであって、前記第1の導電性パッドは、前記トランジスタの前記導電端子に電気的に結合され、前記抵抗器の第1の端子は、前記第1の導電性パッドに結合される、第1の導電性パッドと、
前記分離構造体の前記上面上の第2の導電性パッドであって、前記抵抗器の第2の端子および前記キャパシタの第1の端子は、前記第2の導電性パッドに結合され、前記キャパシタの第2の端子は、前記基板の前記導電面に結合される、第2の導電性パッドを備える、
請求項9に記載のデバイス。 - 前記デバイスはさらに、前記キャパシタの前記第2の端子を前記基板の前記導電面に電気的に結合する、前記分離構造体の中または上の1以上の導電性構造体を備え、
前記1以上の導電性構造体は、1以上のビア、1以上のキャスタレーション、および端部めっきから選択される、
請求項10に記載のデバイス。 - 前記能動素子領域の外部に位置付けられる前記1以上の要素は、前記分離構造体の上面上に位置付けられる抵抗器およびディスクリートキャパシタを含み、
前記抵抗器は、厚膜抵抗器、薄膜抵抗器、およびディスクリート抵抗器から選択され、
前記デバイスはさらに、
前記分離構造体の前記上面上の第1の導電性パッドであって、前記第1の導電性パッドは、前記トランジスタの前記導電端子に電気的に結合され、前記抵抗の第1の端子は、前記第1の導電性パッドに結合される、第1の導電性パッドと、
前記分離構造体の前記上面上の第2の導電性パッドであって、前記抵抗器の第2の端子および前記キャパシタの第1の端子は、前記第2の導電性パッドに結合される、第2の導電性パッドと、
前記分離構造体の前記上面上の第3の導電性パッドであって、前記キャパシタの第2の端子は、前記第3の導電性パッドに結合される、第3の導電性パッドと、
前記第3の導電性パッドを前記基板の前記導電面に電気的に結合する、前記分離構造体の中または上の1以上の導電性構造体であって、前記1以上の導電性構造体は、1以上のビア、1以上のキャスタレーション、および端部めっきから選択される、1以上の導電性構造体と
を備える、
請求項9に記載のデバイス。 - 前記能動素子領域の外部に位置付けられる前記1以上の要素は、前記分離構造体の上面上に位置付けられるディスクリートキャパシタを含み、
前記デバイスはさらに、
前記分離構造体の前記上面上の第1の導電性パッドであって、前記出力リードおよび前記キャパシタの第1の端子は、前記第1の導電性パッドに結合される、第1の導電性パッドと、
前記分離構造体の前記上面上の第2の導電性パッドであって、前記キャパシタの第2の端子は、前記第2の導電性パッドに結合される、第2の導電性パッドと、
前記第2の導電性パッドを前記基板の前記導電面に電気的に結合する前記分離構造体の中または上の1以上の導電性構造体であって、前記1以上の導電性構造体は、1以上のビア、1以上のキャスタレーション、および端部めっきから選択される、1以上の導電性構造体と
を備える、
請求項9に記載のデバイス。 - 前記能動素子領域の外部に位置付けられる前記1以上の要素は、
前記分離構造体の前記上面上のメタライゼーションを含む誘導素子であって、前記誘導素子のバー部分は、前記分離構造体の、前記出力リードの端部を越えて前記能動素子領域に向かって延びる部分の上に位置し、前記バー部分は、前記出力リードの前記端部に隣接してそれと平行に延びる、誘導素子と、
前記分離構造体に物理的に結合され、前記誘導素子の端部に電気的に結合される第1の端子を有する抵抗器と、
前記分離構造体に物理的に結合され、前記抵抗器の第2の端子に電気的に結合される第1の端子を有するキャパシタと
を含み、
前記デバイスはさらに、
前記キャパシタの第2の端子を前記基板の前記導電面に電気的に結合する、前記分離構造体の中または上の1以上の導電性構造体であって、前記1以上の導電性構造体は、1以上のビア、1以上のキャスタレーション、および端部めっきから選択される、1以上の導電性構造体を備える、
請求項9に記載のデバイス。 - 前記デバイスはさらに、前記誘導素子の前記端部に結合され、前記デバイスから延びるバイアスリードを備える、
請求項14に記載のデバイス。 - 前記分離構造体は、低損失材料を含み、
前記能動素子領域の外部に位置付けられる前記1以上の要素は、前記出力リードおよび前記基板の重なり合った部分、ならびに前記出力リードおよび前記基板の前記重なり合った部分の間の前記分離構造体の部分から形成されるキャパシタを含む、
請求項9に記載のデバイス。 - 前記デバイスはさらに、前記デバイスの内部構成要素を空洞内にシールするためのキャップを備える、
請求項9に記載のデバイス。 - 前記デバイスはさらに、前記能動素子領域の構成要素および回路要素を包含する成形コンパウンドを備える、
請求項9に記載のデバイス。 - デバイスであって、
表面を有する基板と、
リードと、
上面および底面を有する分離構造体であって、前記リードは前記分離構造体の前記上面に結合され、前記分離構造体の前記底面は、前記基板の前記表面に結合され、能動素子領域は、前記基板の前記表面の、前記分離構造体が結合されない部分に対応する、分離構造体と、
前記能動素子領域内で前記基板の前記表面に結合される能動素子と、
前記能動素子と前記リードとの間に電気的に結合される回路であって、前記回路は、複数の要素を含み、前記複数の要素の1以上の要素は、前記能動素子領域の外部に位置付けられ、前記能動素子領域の外部に位置付けられる前記1以上の要素は、前記分離構造体の前記リードと前記基板との間の部分を含む、前記リードの下のキャパシタを含む、回路と
を備える、デバイス。 - 前記デバイスはさらに、前記能動素子および少なくとも前記能動素子領域内の前記回路の要素を包含する成形コンパウンドを備える、
請求項19に記載のデバイス。 - 前記キャパシタは、ローパス整合キャパシタである、
請求項19に記載のデバイス。 - 前記回路はさらに、前記能動素子領域内で前記基板の前記表面に結合されるシャントキャパシタを備え、
前記シャントキャパシタは、前記能動素子と前記分離構造体との間に位置付けられる、
請求項21に記載のデバイス。 - 前記分離構造体は、プリント回路基板材料から形成される、
請求項19に記載のデバイス。 - 前記能動素子領域の外部に位置付けられる前記1以上の要素は、前記分離構造体の上面に結合される1以上の受動素子をも含む、
請求項19に記載のデバイス。 - 半導体デバイスを製造する方法であって、
表面を有する基板を設けるステップと、
分離構造体の底面を前記基板の前記表面に結合するステップであって、前記分離構造体は開口を含み、前記基板の前記表面の、前記開口を通じて露出される部分によって、能動素子領域が画定される、結合するステップと、
能動素子を、前記能動素子領域内で前記基板の前記表面に結合するステップと、
リードを前記分離構造体に結合するステップと、
回路を前記能動素子と前記リードとの間に電気的に結合するステップであって、前記回路は複数の要素を含み、前記複数の要素の1以上の要素は前記能動素子領域の外部に位置付けられ、前記能動素子領域の外部に位置付けられる前記1以上の要素は、包絡線周波数終端回路およびローパス整合回路から選択される要素を含む、電気的に結合するステップと
を含む、方法。 - 前記回路を前記能動素子と前記リードとの間に電気的に結合するステップは、前記能動素子領域の外部に位置付けられる前記1以上の要素を前記分離構造体に物理的に結合するステップを含む、
請求項25に記載の方法。
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