CN109585561A - 具有漏极通孔布置的晶体管管芯以及其制造方法 - Google Patents

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Abstract

本发明涉及具有漏极通孔布置的晶体管管芯以及其制造方法。一种晶体管管芯的一实施例包括半导体衬底、漏极区、沟道区、漏极端以及导电栅极抽头。所述导电栅极抽头包括耦接到所述沟道区之上的栅极结构的远侧末端。所述漏极区的第一区段邻近于所述栅极抽头的所述远侧末端。所述漏极端包括由图案化导电层的一个或多个部分形成的漏极流道。多个漏极柱将所述漏极流道电连接到所述漏极区的第二区段和第三区段，且多个第二漏极柱电连接所述漏极流道与第三漏极区区段。第一漏极柱与所述第二漏极柱之间的第二漏极区区段之上的堆积结构没有所述漏极流道与所述漏极区之间的电连接。

Description

具有漏极通孔布置的晶体管管芯以及其制造方法
技术领域
本文所描述的主题的实施例大体上涉及晶体管管芯，且更具体地说，涉及具有细长晶体管指形件的场效应晶体管。
背景技术
典型的固态场效应晶体管(field effect transistor；FET)具有栅极接触件结构、源极接触件结构以及漏极接触件结构，栅极接触件结构、源极接触件结构以及漏极接触件结构中的每一个分别电连接到半导体衬底内的对应沟道区、源极区以及漏极区。键合垫电连接到漏极接触件结构和栅极接触件结构以为FET提供外部连接性。
栅极接触件结构与漏极接触件结构的物理邻近使所述结构之间产生电磁耦合，且更具体地说，使得在栅极结构与漏极结构之间产生寄生反馈电容，称为Cgd。Cgd是重要的参数，相对高的Cgd值造成装置性能下降，尤其在更高的频率上。更具体地说，在装置设计中，相对高的Cgd可不利地影响装置增益和稳定性。
发明内容
根据本发明的第一方面，提供一种晶体管管芯，包括：
半导体衬底，其具有顶部衬底表面；
细长漏极区，其在所述顶部衬底表面处，所述细长漏极区平行于第一轴延伸，其中所述漏极区包括连续的第一漏极区区段、第二漏极区区段以及第三漏极区区段，其中所述第二漏极区区段位于所述第一漏极区区段与所述第三漏极区区段之间；
细长沟道区，其在所述顶部衬底表面处，所述细长沟道区平行于所述细长漏极区延伸；
堆积结构，其由所述顶部衬底表面之上的多个交替的介电层和图案化导电层形成，其中所述堆积结构包括
导电栅极抽头，其垂直于所述第一轴延伸，并且所述导电栅极抽头包括远侧末端，所述远侧末端耦接到所述细长沟道区之上的栅极结构，其中所述漏极区的所述第二区段邻近于所述导电栅极抽头的所述远侧末端，以及
漏极端，其包括
漏极流道，其由所述图案化导电层的一个或多个部分形成，其中所述漏极流道与所述漏极区竖直地对准，
多个第一漏极柱，其电连接所述漏极流道与所述第一漏极区区段，以及
多个第二漏极柱，其电连接所述漏极流道与所述第三漏极区区段，
其中在所述第一漏极柱与所述第二漏极柱之间的所述第二漏极区区段之上的所述堆积结构没有所述漏极流道与所述漏极区之间的电连接。
在一个或多个实施例中，所述多个第一漏极柱沿所述第一漏极区区段的长度间隔开；以及
所述多个第二漏极柱沿所述第三漏极区区段的长度间隔开。
在一个或多个实施例中，所述多个第一漏极柱与所述多个第二漏极柱沿所述第一漏极区区段和所述第三漏极区区段的所述长度以每1.0微米到每5.0微米间隔开。
在一个或多个实施例中，所述第二漏极区区段具有介于10微米到30微米的范围内的长度。
在一个或多个实施例中，所述栅极抽头的所述远侧末端与所述漏极区之间的最短距离介于3微米到15微米的范围内。
在一个或多个实施例中，所述栅极抽头的所述远侧末端与最接近的漏极柱之间的距离Dt-dp是：
其中Ddp是所述第一漏极柱与所述第二漏极柱在整个所述第二漏极区区段之间的距离，且H是所述栅极抽头的所述远侧末端与所述漏极区之间的最短距离。
在一个或多个实施例中，所述栅极抽头的所述远侧末端与所述漏极区之间的所述最短距离介于所述第二漏极区区段的长度的15％到75％的范围内。
在一个或多个实施例中，所述晶体管管芯进一步包括：
细长栅极流道，其由所述图案化导电层的一个或多个部分形成，其中所述细长栅极流道平行于所述第一轴延伸，并且所述导电栅极抽头电连接到所述细长栅极流道。
在一个或多个实施例中，所述晶体管管芯进一步包括：
多个另外的导电栅极抽头，其电连接到所述细长栅极流道，其中所述另外的导电栅极抽头耦接到所述栅极结构的其它部分，并且其中第一掺杂半导体区包括另外的区段，所述另外的区段邻近于所述另外的导电栅极抽头的所述远侧末端，并且其中所述介电层在所述另外的区段之上的部分也没有所述漏极流道与所述漏极区之间的电连接。
在一个或多个实施例中，邻近的栅极抽头之间的距离介于25微米到200微米的范围内。
在一个或多个实施例中，所述细长栅极流道的长度介于100微米到2000微米的范围内。
在一个或多个实施例中，所述栅极抽头包括：
第一导电通孔，其连接到所述栅极结构并定位成离所述漏极区第一距离；
第一导电迹线，其由第一导电层的一部分形成，其中所述第一导电迹线耦接到所述第一导电通孔，并且所述第一导电迹线在远离所述漏极区的方向上延伸；
多个第二导电通孔，其在离所述漏极区第二距离处耦接到所述第一导电迹线，所述第二距离显著大于所述第一距离；以及
第二导电迹线，其由第二导电层的一部分形成，其中所述第二导电迹线耦接到所述第二导电通孔，并且所述第二导电迹线在远离所述漏极区的方向上延伸。
根据本发明的第二方面，提供一种晶体管管芯，包括：
半导体衬底，其具有顶部衬底表面；
细长第一掺杂半导体区，其在所述顶部衬底表面处，所述第一掺杂半导体区平行于第一轴延伸，其中所述第一掺杂半导体区包括连续的第一区段、第二区段以及第三区段，其中所述第二区段位于所述第一区段与所述第三区段之间；
细长沟道区，其在所述顶部衬底表面处，所述沟道区平行于所述细长第一掺杂半导体区延伸；
导电栅极抽头，其垂直于所述第一轴延伸，并且所述导电栅极抽头包括远侧末端，所述远侧末端耦接到所述细长沟道区之上的栅极结构，其中所述第一掺杂半导体区的所述第二区段邻近于所述导电栅极抽头的所述远侧末端；以及
第一电流承载端，其包括
导电流道，其由所述顶部衬底表面之上的多个图案化导电层的一个或多个部分形成，其中所述导电流道与所述细长第一掺杂半导体区竖直地对准，
多个第一竖直导电结构，其电连接所述导电流道与所述第一区段，其中所述第一竖直导电结构中的每一个在所述导电流道与所述第一区段之间延伸穿过多个介电层，以及
多个第二竖直导电结构，其延伸穿过所述介电层并电连接所述导电流道与所述第三区段，
其中所述第一竖直导电结构与所述第二竖直导电结构之间的所述第二区段之上的所述介电层的一部分没有所述导电流道与所述第一掺杂半导体区之间的电连接。
在一个或多个实施例中，所述多个第一竖直导电结构包括沿所述第一区段的长度间隔开的多个第一导电柱；以及
所述多个第二竖直导电结构包括沿所述第三区段的长度间隔开的多个第二导电柱。
在一个或多个实施例中，所述晶体管管芯进一步包括：
细长栅极流道，其由所述顶部衬底表面之上的所述多个图案化导电层的一个或多个部分形成，其中所述细长栅极流道平行于所述第一轴延伸，并且所述导电栅极抽头电连接到所述细长栅极流道。
在一个或多个实施例中，所述晶体管管芯进一步包括：
多个另外的导电栅极抽头，其电连接到所述细长栅极流道，其中所述另外的导电栅极抽头耦接到所述栅极结构的其它部分，并且其中所述第一掺杂半导体区包括另外的区段，所述另外的区段邻近于所述另外的导电栅极抽头的所述远侧末端，并且其中所述介电层在所述另外的区段之上的部分也没有所述导电流道与所述第一掺杂半导体区之间的电连接。
根据本发明的第三方面，提供一种晶体管管芯的制造方法，所述方法包括：
在半导体衬底的顶部衬底表面处形成细长漏极区，其中所述漏极区形成为平行于第一轴延伸，并且其中所述漏极区包括连续的第一漏极区区段、第二漏极区区段以及第三漏极区区段，其中所述第二漏极区区段位于第一漏极区区段与第三漏极区区段之间；
在所述顶部衬底表面处形成细长沟道区，所述沟道区平行于所述细长漏极区延伸；
由所述顶部衬底表面之上的多个交替的介电层和图案化导电层来形成堆积结构，其中所述堆积结构包括
导电栅极抽头，其垂直于所述第一轴延伸，并且所述导电栅极抽头包括远侧末端，所述远侧末端耦接到所述细长沟道区之上的栅极结构，其中所述漏极区的所述第二区段邻近于所述导电栅极抽头的所述远侧末端，以及
漏极端，其包括
漏极流道，其由所述图案化导电层的一个或多个部分形成，其中所述漏极流道与所述漏极区竖直地对准，
多个第一漏极柱，其电连接所述漏极流道与所述第一漏极区区段，以及
多个第二漏极柱，其电连接所述漏极流道与所述第三漏极区区段，
其中在所述第一漏极柱与所述第二漏极柱之间的所述第二漏极区区段之上的所述堆积结构没有所述漏极流道与所述漏极区之间的电连接。
在一个或多个实施例中，所述多个第一漏极柱沿所述第一漏极区区段的长度间隔开；以及
所述多个第二漏极柱沿所述第三漏极区区段的长度间隔开。
在一个或多个实施例中，所述方法进一步包括：
由所述图案化导电层的一个或多个部分形成细长栅极流道，其中所述细长栅极流道平行于所述第一轴延伸，并且所述导电栅极抽头电连接到所述细长栅极流道。
在一个或多个实施例中，所述方法进一步包括：
形成多个另外的导电栅极抽头，其电连接到所述细长栅极流道，其中所述另外的导电栅极抽头耦接到所述栅极结构的其它部分，并且其中第一掺杂半导体区包括另外的区段，所述另外的区段邻近于所述另外的导电栅极抽头的所述远侧末端，并且其中所述介电层在所述另外的区段之上的部分也没有所述漏极流道与所述漏极区之间的电连接。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
当结合以下附图考虑时可通过参考具体实施方式和权利要求书得到主题的较完整理解，在所有附图中，类似的附图标记指代相似的元件。
图1是根据例子实施例的RF放大器装置的示意图；
图2是根据例子实施例的体现图1的电路的封装RF放大器装置的例子的顶视图；
图3是沿线3-3的图2的RF放大器装置的横截面侧视图；
图4是根据例子实施例的功率晶体管管芯的例子的顶视图；
图5是图4的功率晶体管管芯的一部分的放大视图；
图6是图5的功率晶体管管芯的一部分的放大视图；
图7是沿线7-7的图6的功率晶体管管芯的横截面侧视图；
图8是沿线8-8的图6的功率晶体管管芯的横截面侧视图；
图9是沿线9-9的图6的功率晶体管管芯的横截面侧视图；
图10是图6的功率晶体管管芯的一部分的放大视图；以及
图11是根据例子实施例的功率晶体管管芯的制造方法的流程图。
具体实施方式
一些场效应晶体管(FET)装置包括多个并联晶体管“指形件”，所述“指形件”中的每一个包括细长源极区、细长漏极区以及细长沟道区。在这类FET装置中，漏极接触件结构可包括多个有规律地间隔开的竖直互连件，所述互连件提供漏极区与由上部金属层的一部分形成的细长导电漏极流道之间的电连接性。举例来说，竖直互连件可包括由堆叠的竖直地对准的通孔形成的导电漏极“柱”，所述通孔从半导体衬底表面处的漏极区延伸到漏极流道。
多个间隔开的栅极接触件结构(称为栅极“抽头”结构)在抽头点处沿定位在细长沟道区之上的细长栅极电连接。栅极抽头结构与漏极柱之间的电磁耦合在栅极结构与漏极结构之间产生寄生反馈电容，或Cgd。如上文所论述，相对高的Cgd可不利地影响装置性能。
如下文所描述，在与常规FET装置相比时，具有独特的栅极接触件结构和漏极接触件结构的晶体管装置的实施例可具有减小的Cgd。具体地说，实施例包括具有漏极接触件结构的装置，所述漏极接触件结构具有不规则地布置的漏极柱。更具体地说，尽管漏极柱呈现为沿漏极流道的大部分长度，但在邻近于栅极抽头结构的区域中(例如在栅极抽头结构与漏极柱之间的“隔开”距离内的区域中)，漏极接触件结构不包括漏极柱。在与常规装置相比时，由于栅极抽头结构与最接近的漏极柱之间的物理距离更大，所以与这类常规装置相比，这些实施例可产生减小的Cgd。因此，在与常规装置相比时，这些实施例可具有提高的装置增益和稳定性。减小的反馈电容也可具有其它有益的效果。
在论述晶体管装置实施例的细节之前，首先结合图1-3论述例子放大器电路和功率晶体管装置，以给出本发明实施例的背景。图1是根据实施例的RF放大器装置100的示意图。实质上，装置100形成放大器的一部分，所述放大器配置成增大输入到装置的RF信号的功率。本文示出的以及下文所描述的实施例对应于单级放大器，在单级放大器中使用单个晶体管(例如晶体管120)以放大RF信号。本发明的主题的实施例还可应用于多级(例如两级)放大器，在多级放大器中，预放大器级的第一晶体管放大输入RF信号，并且最终放大器级的第二放大器接收并进一步放大从预放大器级输出的RF信号。举例来说，多个放大器级可在单个晶体管管芯上实现，或放大器级可在单独的管芯上实现。尽管本文未详细论述多级放大器，但多级放大器的实施例包括在本发明的主题的范围内。
在一实施例中，装置100包括输入引脚102、输入电路110、晶体管120、输出电路150以及输出引脚104。尽管晶体管120以及输入阻抗匹配电路110和输出阻抗匹配电路150的各种元件示出为单个组件，但仅出于易于解释的目的来描述。基于本文的描述，本领域的技术人员将理解，晶体管120和/或输入电路110和输出电路150的特定元件可各自实现为多个组件(例如彼此并联连接或串联连接)，并且这类实施例的例子在其它附图中示出并随后描述。
输入引脚102和输出引脚104各自包括导体，所述导体配置成使得装置100能够与外部电路(未示出)电耦接。更具体地说，输入引脚102和输出引脚104物理地位于装置的封装的外部与内部之间。输入电路110电耦接在输入引脚102与晶体管120的第一端之间，所述输入电路也位于装置的内部内，并且输出电路150电耦接在晶体管120的第二端与输出引脚104之间。
根据一实施例，晶体管120是装置100的主要有源组件。晶体管120包括控制端和两个电流承载端，其中电流承载端由可变导电性沟道空间地和电气地分隔开。举例来说，晶体管120可以是场效应晶体管(FET)(例如金属氧化物半导体FET(metal oxidesemiconductor FET；MOSFET))，其包括栅极(控制端)、漏极(第一电流承载端)，以及源极(第二电流承载端)。可替换的是，晶体管120可以是双极结型晶体管(bipolar junctiontransistor；BJT)。因此，本文对“栅极”、“漏极”以及“源极”的参考并不意图限制，因为这些名称中的每一个具有BJT实施方式的类似特征(例如分别类似于基极、集电极和发射极)。根据一实施例并使用通常以非限制性方式应用于MOSFET的命名法，晶体管120的栅极耦接到输入电路110，晶体管120的漏极耦接到输出电路150，以及晶体管120的源极耦接到接地(或另一电压参考)。通过(例如以输入RF信号形式)提供到晶体管120的栅极的控制信号的变化，可调制晶体管120的电流承载端之间的电流。
输入电路110配置成将装置100的阻抗升高到更高的(例如中等或更高的)阻抗电平(例如介于从约2欧姆到约10欧姆或更高的范围内)。因此，可将输入电路110视为输入阻抗匹配电路。输入电路110耦接在输入引脚102与晶体管120的控制端(例如栅极)之间。根据一实施例，输入电路110包括两个电感元件112、116和分流电容器114。第一电感元件112(在节点118处)耦接在输入引脚102与电容器114的第一端之间，并且第二电感元件116耦接在电容器114的第一端与晶体管120的控制端之间。电容器114的第二端耦接到接地(或另一电压参考)。电感元件112、116可各自实现为多个并联耦接键合线(例如图2的键合线212、216)。电感元件112、116和分流电容器114的组合充当低通滤波器。在替换性实施例中，形成电路110的组件的组合可充当高通滤波器或带通滤波器。
输出电路150配置成将装置100的输出阻抗与可耦接到输出引脚104的外部电路或组件(未示出)的输入阻抗相匹配。更具体地说，输出电路150提供晶体管120与负载(未示出)之间的阻抗匹配的一部分，装置100耦接到所述负载。因此，可将输出电路150视为输出阻抗匹配电路(或输出阻抗“预匹配”电路，其中阻抗匹配的剩余部分在PCB层级上进行)。输出电路150耦接在晶体管120的第一电流承载端(例如漏极)与输出引脚104之间。根据一实施例，输出电路150包括耦接在晶体管120的第一电流承载端与输出引脚104之间的串联电路，以及耦接在第一电流承载端与接地参考之间的分流电路。
根据一实施例，串联电路包括耦接在晶体管120的第一电流承载端(例如漏极)与输出引脚104之间的电感元件152。电感元件152可实现为多个并联耦接键合线(例如图2的键合线252)。
在一实施例中，分流电路包括另一电感元件154和电容器156。电感元件154耦接在晶体管120的第一电流承载端与电容器156的第一端之间。电感元件154可实现为多个并联耦接键合线(例如图2的键合线254)。在一实施例中，电容器156的第二端耦接到接地(或耦接到另一电压参考)。电感元件154和电容器156的串联耦接组合充当高通滤波器。在替换性实施例中，电路150可充当低通滤波器或带通滤波器。
图2是根据实施例的体现图1的电路的封装RF放大器装置200的例子的顶视图。更具体地说，装置200的互连电组件和元件可通过图1的示意图来建模。为了强化理解，图2应结合图3查看，图3是沿线3-3的图2的半导体装置200的横截面侧视图。更具体地说，图3是贯穿输入引脚202和输出引脚204以及有源装置区域的横截面视图。图3还示出帽盖310，其可在气腔封装实施例中实现，以密封装置200的在气腔312内的内部组件。可替换的是，装置200的内部组件可由包封材料覆盖。
装置200包括输入引脚202(例如图1的输入引脚102)、输出引脚204(例如图1的输出引脚104)、边缘206、隔离结构208、多个晶体管220(例如图1的晶体管120的多个实例)、多个输入电路210(例如图1的输入电路110的多个实例)，以及多个输出电路250(例如图1的输出电路150的多个实例)，上述所有都可作为装置200的部分而封装在一起。在图2的例子中，装置200包括耦接在引脚202与引脚204之间的三个放大路径，其中每一个放大路径包括输入电路210、晶体管220以及输出电路250。尽管另一半导体装置可包括一个或两个放大路径或大于三个放大路径，但实质上所述三个放大路径并联运行。根据一实施例，跨接线(未示出)可电耦接在多个放大路径之间，以便提供对应组件之间的低频路径。
根据一实施例，装置200并入在气腔封装中，其中晶体管220和各种输入电路元件212、214、216以及输出电路元件252、254、256位于密闭气腔312内。基本上，气腔312以边缘206、隔离结构208以及帽盖310为界，所述帽盖上覆隔离结构208和引脚202、204并与隔离结构208和引脚202、204接触。在图2中，帽盖310的例子周界由虚线框218表示。在其它实施例中，装置可并入到包覆成型封装中(即，其中有源装置区域内的电组件使用非导电模塑料来包封，并且其中引脚202、204的部分以及隔离结构208的全部或部分还可由模塑料来包围的封装)。
边缘206包括刚性导电衬底，所述刚性导电衬底具有足以为装置200的电组件和元件提供结构支撑的厚度。此外，边缘206可充当用于安装在边缘206上的晶体管220和其它装置的散热片。边缘206具有顶部表面和底部表面(图2中仅可见顶部表面的中心部分)，以及对应于装置200的周界(例如对应于下文所描述的隔离结构208的周界)的大致矩形的周界。边缘206由导电材料形成，并可用于为装置200提供接地参考。
具有顶部表面和相对的底部表面的隔离结构208附接到边缘206的顶部表面。隔离结构208由刚性电绝缘材料(即，尽管可使用具有更高或更低介电常数的材料，但还是使用具有介于从约3.0到约10.0的范围内的介电常数的材料)形成。
输入引脚202和输出引脚204在中心开口的相对侧上安装在隔离结构208的顶部表面上，并且因此输入引脚202和输出引脚204在边缘206的顶部表面上方抬升并与边缘206电隔离。一般来说，定向输入引脚202和输出引脚204以便允许键合线(例如键合线212、232、236)附接在输入引脚202和输出引脚204与隔离结构208的中心开口内的组件和元件之间。
晶体管220以及输入电路210和输出电路250的各种组件214、256安装在边缘206的顶部表面的大体中心部分上，所述大体中心部分通过隔离结构208中的开口而暴露。每一个晶体管220具有控制端(例如栅极端)和两个电流承载端(例如漏极端和源极端)。在每一个晶体管220的顶部表面处的导电着陆垫221、222分别电耦接到每一个晶体管220的控制端以及电耦接到每一个晶体管220的电流承载端中的一个。每一个晶体管220的控制端通过输入电路210(例如通过输入电路210的键合线212和键合线216)耦接到输入引脚202。此外，一个电流承载端(例如漏极端)通过输出电路250(例如通过输出电路250的键合线252)耦接到输出引脚204。在一实施例中，另一个电流承载端(例如源极端)电耦接到边缘206(例如耦接到接地)。
输入电路210(例如图1的输入电路110)耦接在输入引脚202(例如图1的输入引脚102)与晶体管220(例如图1的晶体管120)的控制端之间。在图2的装置200中，输入电路210包括两个电感元件212、216(例如图1的电感元件112、116)以及电容器214(例如图1的电容器114)。每一个电感元件212、216由多个并联的紧密地间隔开的键合线形成。举例来说，第一电感元件212(例如图1的电感元件112)包括耦接在输入引脚202与电容器214的第一端(例如图1的电容器114的第一端)之间的多个键合线。第二电感元件216(例如图1的电感元件116)包括耦接在电容器214的第一端与晶体管220的控制端之间的多个键合线。电容器214的第二端电耦接到边缘206(例如耦接到接地)。电容器214可以是例如离散硅电容器、离散陶瓷电容器或另一类型的电容器。键合线212、216的第一末端在电容器214的顶部表面处附接到导电着陆垫(未编号，但对应于图1的节点118)，所述导电着陆垫继而电耦接到电容器214的第一端。另外，键合线216的第二末端在晶体管220的顶部表面处附接到导电着陆垫221，所述导电着陆垫继而电耦接到晶体管220的控制端。
输出电路250(例如图1的输出阻抗匹配电路150)耦接在晶体管220(例如图1的晶体管120)的第一电流承载端(例如漏极)与输出引脚204(例如图1的输出引脚104)之间。在图2的装置200中，输出电路250包括两个电感元件252、254(例如图1的电感元件152、154)以及一个电容器256(例如图1的电容器156)。
在一实施例中，每一个电感元件252、254由多个并联的紧密地间隔开的键合线形成。举例来说，串联电感元件252(例如图1的电感元件152)包括耦接在晶体管220的第一电流承载端(例如漏极端)与输出引脚204之间的多个键合线。类似地，分流电感元件254(例如图1的分流电感元件154)包括耦接在晶体管220的第一电流承载端与电容器256的第一端之间的多个键合线。电容器256的第二端电耦接到边缘206(例如耦接到接地)。电容器256可以是例如离散硅电容器、离散陶瓷电容器或另一类型的电容器。
现将结合图4-10更详细地论述适合用于放大器电路和装置(包括但不限于图1和图2中的电路100和装置200)中的场效应晶体管(FET)的实施例。如将在下文更详细地阐释，FET装置的实施例包括多个并联晶体管“指形件”，所述指形件中的每一个包括细长源极区、细长漏极区以及细长沟道区。多个间隔开的栅极接触件结构(称为栅极“抽头”结构)在抽头点处沿定位在细长沟道区之上的细长栅极电连接。
漏极接触件结构电连接在漏极区与由上部金属层的一部分形成的细长导电漏极流道之间。使用例如导电漏极“柱”的竖直互连件实现漏极区与漏极流道之间的电连接，所述导电漏极柱由堆叠的竖直地对准的通孔形成，所述通孔从半导体衬底表面处的漏极区延伸到漏极流道。
根据一实施例，漏极接触件结构具有不规则地布置的漏极柱。更具体地说，尽管漏极柱呈现为沿漏极流道的大部分长度，但在邻近于栅极抽头结构的区域中(例如在栅极抽头结构与漏极柱之间的“隔开”距离内的区域中)，漏极接触件结构不包括漏极柱。在与在邻近于栅极抽头结构的区域中包括漏极柱的常规装置相比时，由于栅极抽头结构与最接近的漏极柱之间的物理距离更大，所以在与这类常规装置相比时，这些实施例可在栅极结构与漏极结构之间产生减小的寄生反馈电容，或Cgd。因此，在与常规装置相比时，这些实施例可具有提高的装置增益和稳定性。减小的反馈电容也可具有其它有益的效果。
图4是根据例子实施例的功率晶体管管芯400(例如图2的晶体管220)的例子的顶视图。应结合图5和图6查看图4，其中图5是图4的装置400的由框500围绕的一部分的放大顶视图，以及图6是图5的管芯的由框600围绕的部分500的另一放大顶视图。还将参考图7-9，其包括图6中描绘的管芯400的部分600的沿线7-7、线8-8以及线9-9截取的各种横截面视图。最后，图10是图6中所描绘的管芯400的由框1000围绕的部分600的另一放大顶视图。
尽管图4-6以及图10描绘晶体管管芯400的顶视图，但应注意，图4-6以及图10中所示出的特征中的一些可位于晶体管管芯400的顶部表面415之下的材料层中。因此，在实际顶视图中这类特征实际上可隐藏。然而，为了描述清晰并强化理解，图4-6以及图10中描绘了可以其它方式隐藏的特征。各种特征实际在晶体管管芯400的顶部表面415下方隐藏的程度在图7-9中更为明显。正交坐标轴401、402和403包括在图4-10中以说明各种特征的定向。如本文中所使用的术语“竖直”、“竖直地”以及“竖直方向”意味着平行于轴403或垂直于装置400的顶部表面415的方向。相反，如本文中所使用的术语“水平”、“水平地”以及“水平方向”意味着平行于轴401和402或平行于装置400的表面415的方向。
首先参考图4的顶视图并且也参考图7的横截面视图，晶体管管芯400包括具有顶部表面712和底部表面714以及侧411、412、413、414的半导体衬底710，所述侧在顶部表面712与底部表面714之间延伸。晶体管管芯400还包括形成在衬底710的顶部表面712之上的堆积结构720，其中堆积结构720的外部表面对应于晶体管管芯400的顶部表面415。在各种实施例中，半导体衬底710可包括硅、绝缘体上硅(silicon-on-insulator；SOI)、蓝宝石上硅(silicon-on-sapphire；SOS)、砷化镓(gallium arsenide；GaAs)、氮化镓(galliumnitride；GaN)、碳化硅上的GaN、硅上的GaN或其它类型的衬底材料。举例来说，尽管衬底710也可更薄或更厚，但衬底710可具有介于约50微米到约100微米(例如约75微米)的范围内的厚度。衬底710可包括例如基础半导体衬底和一个或多个另外的半导体层，这些半导体层外延地形成在基础半导体衬底的表面上。在具体的例子实施例中，衬底710是高电阻率硅衬底(例如具有介于约1000欧姆-厘米(cm)到约100,000欧姆-厘米或更高的范围内的体电阻率的硅衬底)。可替换的是，衬底710可以是半绝缘GaAs衬底(例如具有高达108欧姆-厘米的体电阻率的GaAs衬底)或另一合适的高电阻率衬底。在这类实施例中，可使用导电穿衬底通孔(through substrate via；TSV)(未示出)以制造顶部衬底表面712与底部衬底表面714之间的电连接。可替换的是，可使用缠绕终端或使用其它导电结构以制造顶部衬底表面712与底部衬底表面714之间的电连接。可使用低电阻率衬底以实现另外其它实施例。
堆积结构720包括多个图案化导电层721-725与多个介电层731-735的交替布置，所述多个图案化导电层和多个介电层中的每一个形成在顶部衬底表面712之上并且耦接到顶部衬底表面712。堆积结构720的顶部层的暴露表面对应于装置400的顶部表面415。举例来说，使用在半导体装置制造领域中已知的命名法，最接近于顶部衬底表面712的图案化导电层721可对应于M1层(金属1层)，并且位于离顶部衬底表面712依次更远的位置的导电层722-725可分别对应于M2、M3、M4以及M5层。导电通孔(例如图7、图8的通孔766-769、通孔841-844)延伸穿过介电层731-735以提供导电层721-725之间的电连接，并且以提供对与掺杂半导体区(例如漏极区560、沟道区530以及源极区580)电连通的导电结构的电连接。
导电层721-725可彼此由相同或不同的材料形成，并且可具有相同或不同的厚度。根据一实施例，下部金属层(例如对应于层M1-M3的层721-723)由大致相同的材料形成，并且具有大致相同的厚度，而更高的金属层(例如对应于M4和M5的层724、725)可由与下部金属层不同的材料形成，并且更高的金属层可更厚以适应更高的电流。举例来说，导电层731-733可由铝铜钨(aluminum-copper-tungsten；AlCuW)或其它常用导电层材料形成，并且导电层731-733可具有介于约0.3微米到约1.0微米的范围内的厚度。相比而言，导电层734和735可由一个或多个导电材料层形成，其中所述层中的至少一个是能够承载相对较高电流的相对较厚的导电层(例如铜(copper；Cu)层)。在具体的例子实施例中，导电层734和735包括AlCuW层和Cu层。导电层734和735可具有例如介于约1.0微米到约10.0微米的范围内的厚度。
尽管本文中列出具体例子材料和尺寸范围，但在其它实施例中，层731-735可由与上文所列材料不同的材料形成，和/或可具有比上文所给出的范围更大或更小的厚度。此外，尽管本文中所描述的例子实施例具有五个金属层731-735(例如层M1-M5)，但装置也可具有更多或更少的金属层。举例来说，替换性实施例可包括具有少至三个金属层(例如M1-M3)或一些其它数目个层的堆积结构。
参考图4和图5，装置400包括多个晶体管“指形件”，其中每一个指形件在延伸于侧411与侧413之间(即平行于图4的轴401)的方向上伸长，并且多个指形件在从侧412延伸到侧414(即平行于轴402)的方向上分布。尽管图4中示出了晶体管指形件的具体数目，但在其它实施例中，晶体管管芯可包括更多或更少的指形件。尽管装置也可具有更少或更多的指形件，但一般来说，晶体管指形件的数目可少至10个指形件到多达50个指形件。在任何情况下，每一个晶体管指形件包括：
a)第一电流承载区560(例如漏极区)，其呈细长第一掺杂半导体区形式，位于半导体衬底710的顶部表面712处并在半导体衬底710的顶部表面712下方，其中区560在平行于轴401的方向上伸长。举例来说，尽管区560也可具有更小或更大的宽度，但区560可具有介于约2微米到约4微米(例如约3微米)的范围内的宽度(即平行于轴402的尺寸)；
b)漂移区561，第一电流承载区560植入所述漂移区561中，其中漂移区561在半导体衬底710的顶部表面712处并在半导体衬底710的顶部表面712下方，并且区561在平行于轴401的方向上伸长。举例来说，尽管区561也可具有更小或更大的宽度，但区561可具有介于约1.0微米到约10.0微米的范围内的宽度(区530与区560之间的尺寸)；
c)第二电流承载区580(例如源极区)，其呈细长第二掺杂半导体区形式，位于半导体衬底710的顶部表面712处并在半导体衬底710的顶部表面712下方，其中区580在平行于轴401的方向上伸长。举例来说，尽管区560也可具有更小或更大的宽度，但区560可具有介于约5.0微米到约50微米的范围内的宽度(即平行于轴402的尺寸)；
d)沟道区530，其呈细长第三半导体区形式，位于漂移区561与第二电流承载区580之间在半导体衬底710的顶部表面712处并在半导体衬底710的顶部表面712下方，并且其中区530在平行于轴401的方向上伸长。举例来说，尽管区560也可具有更小或更大的宽度，但区560可具有介于约0.1微米到约1.0微米的范围内的宽度(即平行于轴402的尺寸)；
e)第一电流承载端(例如漏极端)，其电连接到第一电流承载区560，并且由堆积结构720的导电特征460、564的第一组合件形成，如将在下文更详细地描述；
f)第二电流承载端(例如源极端)，其电连接到第二电流承载区580，并且由堆积结构720的导电特征582、584的第二组合件形成，如将在下文更详细地描述；以及
g)控制端(例如栅极端)，其电连接到沟道区530，并且由一个或多个栅极结构(例如图8的栅极结构830)和堆积结构720的导电特征430、532的第三组合件形成，如将在下文更详细地描述。
尽管指形件也可更短或更长，但指形件的长度450(即平行于轴401的尺寸)且因此沟道区530、漏极区560、漂移区561以及源极区580中的每一个的长度可介于约100微米到约2000微米(例如约500微米)的范围内。
如在图4中最清晰地描绘，每一个指形件的控制端包括细长导电流道430(本文中称为“栅极流道”)，所述细长导电流道在近侧末端431与远侧末端432之间平行于轴401延伸。每一个栅极流道430的近侧末端431电耦接到共同导电控制终端垫421(本文中称为“栅极垫”)。类似地，每一个指形件的第一电流承载端包括细长导电流道460(本文中称为“漏极流道”)，所述细长导电流道在近侧末端461与远侧末端432之间平行于轴401延伸。每一个漏极流道460的近侧末端461电耦接到共同导电电流承载终端垫422(本文中称为“漏极垫”)。如图4中所示出，栅极流道430与漏极流道460互相交错，因为所述栅极流道和所述漏极流道在平行于轴402的方向上以交替方式布置。如在图7中所表示，栅极流道430和漏极流道460可由一个或多个相对较高的金属层(例如M4和/或M5层724、725)的部分形成。
栅极垫421和漏极垫422也可由一个或多个相对较高的金属层的部分(例如M4和/或M5层724、725)形成。根据一实施例，栅极垫421和漏极垫422对应于导电着陆垫(例如图2的导电着陆垫221、222)，所述导电着陆垫暴露在晶体管管芯400的顶部表面415处，并且配置成用于附接键合线(例如图2的键合线216、252、254)。因此，在晶体管管芯400操作期间，可通过外部电路将输入RF信号提供给栅极垫421，并且可通过晶体管管芯400在漏极垫422处生成所得的放大输出RF信号，用以传输到外部电路。
如结合图1所论述，源极区580可电耦接到接地参考。在图4的晶体管管芯400中，这个可使用堆积结构720的导电特征以及将源极区580电连接到管芯400的底部表面714的穿衬底通孔或掺杂沉降区(未示出)来实现。当管芯400并入到封装装置或其它系统(例如图2的装置200)中时，管芯的底部表面714上的导电层(未示出)可耦接到衬底(例如图2的衬底206)的导电顶部表面，并且所述衬底继而可接地。
如在图5-7中所表示，为提供接地参考的导电路径，每一个指形件的第二电流承载端(例如源极端)还包括细长导电流道582(例如源极流道)，所述细长导电流道平行于轴401沿指形件的长度延伸。举例来说，源极流道582可由一个或多个相对较高的金属层(例如M4和/或M5层724、725)的部分形成。在一实施例中，每一个源极流道582通过导电结构584(例如导电源极柱)电连接到源极区580，由于导电结构584将位于横截面平面的后方，所以在图7中使用虚线示出所述导电结构。每一个导电结构584可包括多个导电通孔和金属层721-724的部分，其中导电结构584中的每一个从源极流道582竖直地延伸到源极区580。源极流道582继而可通过堆积结构中的另外的通孔(未示出)以及穿衬底通孔(未示出)或掺杂沉降区来电连接到晶体管管芯400的底部表面714。
现将关于漏极端和栅极端(或第一电流承载端和控制端)的结构和并列特征论述细节，在与常规装置相比时，所述结构和并列特征可在栅极端与漏极端之间产生减小的寄生反馈电容Cgd。首先参考图4-7，并且如先前所提及，每一个栅极端包括平行于轴401延伸的细长导电流道430(本文中称为“栅极流道”)，所述细长导电流道物理地和电气地耦接到共同栅极垫421。此外，如在图5中最清晰地示出，每一个栅极端包括多个细长抽头结构532(本文中称为“栅极抽头”)，所述细长抽头结构中的每一个在垂直方向上从栅极流道430朝沟道区530延伸(即平行于轴402)。根据一实施例，尽管栅极流道430的长度也可更小或更大，但栅极流道430可在近侧末端537与远侧末端538之间具有介于约100微米到约2000微米的范围内的长度(即平行于轴401的尺寸)。尽管栅极抽头532的长度也可更小或更大，但栅极抽头532可具有介于约25微米到约50微米的范围内的长度(即，在平行于轴402的方向上近侧末端537与远侧末端538之间的尺寸)。尽管栅极抽头532之间的距离也可更小或更大，但邻近的栅极抽头532之间的沿栅极流道430的长度的距离533可介于约25微米到约200微米(例如约50微米)的范围内。
在图5和图6中简单地描绘栅极抽头532。在简单描绘中，每一个栅极抽头532表示为包括大体上水平的导电结构534和大体上竖直的导电结构536。实际上，每一个栅极抽头532可包括多个水平导电结构和多个竖直导电结构。水平导电结构534在的平行于轴402的方向上从栅极流道430延伸到沟道区530，并且竖直导电结构536在平行于轴403的方向上延伸穿过堆积结构720的介电层(例如图7的层731-735)。
如更详细的例子，参考图8，栅极抽头532的实施例包括由相对较高的金属层(例如M4层724)的一部分形成的第一细长迹线834、由相对较低的金属层(例如M1层721)的一部分形成的第二细长迹线836、在第一迹线834与第二迹线836之间延伸穿过介电层(例如介电层732-734)的多个导电栅极柱835，以及接触栅极结构830的另外的导电通孔841。举例来说，每一个栅极柱835可由堆叠的导电通孔842、843、844以及所述通孔842-844之间的金属层722、723的部分845、846形成。举例来说，部分845、846可以是由金属层722、723的图案化部分形成的相对较小的衬垫。
栅极接触导电通孔841可延伸穿过最低介电层(例如层731)以接触上覆沟道区530的栅极结构830。如将结合图10更详细地论述，栅极接触导电通孔841是栅极抽头532的在物理上最接近于漏极区560的导电特征(且因此是最接近于漏极端的导电特征)。根据一实施例，栅极抽头532的“远侧末端”538可限定为在物理上最接近于漏极区560(或最接近于漏极端)的栅极接触导电通孔841。尽管栅极抽头532的远侧末端538与漏极区560之间的最短距离也可更小或更大，但在各种实施例中，所述最短距离可介于约3微米到约15微米(例如约5微米)的范围内。
在图8所示出的实施例中，第二细长迹线836的包括使得栅极柱835能够比栅极接触导电通孔841更远离漏极端(例如更远离漏极柱564)来定位。这可显著减小寄生栅极-漏极反馈电容Cgd。在其它实施例中，栅极柱可作为连续的堆叠从第一细长迹线834一直延伸到栅极结构830(例如所述栅极柱包括所有通孔841-844的竖直堆叠)。
根据各个实施例，栅极抽头532的导电通孔841-844可具有圆形、椭圆形、正方形或矩形的横截面，并且尽管每一个导电通孔的宽度/直径也可更小或更大，但每一个导电通孔可具有介于约0.4微米到约0.6微米的范围内的宽度或直径。通孔842-844之间的金属层部分845、846可以是由金属层722、723的图案化部分形成的相对较小的衬垫(例如尽管所述衬垫可更窄或更宽，但其具有介于约0.6微米到约0.8微米的范围内的宽度/直径)。
尽管在图8中描绘了包括导电特征834、836、841-844、845、846的配置的具体的栅极抽头结构，但替换性栅极抽头结构也可由更多或更少的细长迹线和/或更多或更少的导电通孔形成。另外，细长迹线和导电通孔的布置可不同于图8中所示出的布置。无论哪种方式，栅极抽头532具有连接到栅极流道430的近侧末端537以及连接到栅极结构830的远侧末端538。
再次参考图4-7，每一个指形件的漏极端包括细长导电流道460(例如漏极流道)，所述细长导电流道平行于轴401沿指形件的长度延伸。如图4中所示出，每一个漏极流道460在近侧末端461处电连接到漏极垫422。举例来说，漏极流道460可由一个或多个相对较高的金属层的部分(例如M4和/或M5层724、725的部分755、756)形成。如先前所论述，在与下部层(例如层721-723)相比时，形成漏极流道460的金属层(例如层724、725)可相对较厚，以在与下部层的电流承载能力相比时提供更强的电流承载能力。
在一实施例中，每一个漏极流道460与下伏漏极区560在竖直方向上对准。每一个漏极流道460通过多个导电结构564(例如导电漏极柱)电连接到漏极区560。如图7(其是贯穿漏极柱564截取的横截面)中所示出，每一个漏极柱564包括多个导电通孔766-769以及金属层721-723的部分762-764，所述多个导电通孔和所述部分布置成从漏极流道460朝漏极区560竖直地延伸的堆叠。根据各个实施例，导电通孔766-769可具有圆形、椭圆形、正方形或矩形的横截面，尽管每一个导电通孔的宽度/直径也可更小或更大，但每一个导电通孔具有介于约0.4微米到约0.6微米的范围内的宽度或直径。通孔766-769之间的金属层部分762-764可以是由金属层721-723的图案化部分形成的相对较小的衬垫(例如尽管所述衬垫可更窄或更宽，但所述衬垫具有介于约0.6微米到约0.8微米的范围内的宽度/直径)。漏极区接触件761将每一个漏极柱564电耦接到漏极区560。
如在图5和图9中最清晰地示出，多个漏极柱564将每一个漏极流道460电连接到下伏漏极区560。然而，根据一实施例，沿漏极流道460(或沿漏极区560)的漏极柱564的密度和分布在整个漏极区560的长度上是非均匀的。更具体地说，并且如将在下文更详细地论述，漏极柱564的沿漏极区560的(在方向402上)直接邻近于栅极抽头532的远侧末端538的区段的密度相对较低(例如降至零密度并包括零密度)，并且漏极柱564的沿漏极区560的不直接邻近于栅极抽头523的远侧末端538的区段的密度相对较高(并均等分布)。
实质上，漏极区560可视为沿其长度(即平行于轴401)包括邻接的漏极区区段(例如区段661、662、663)的连续序列。参考图6和图9，将多个区段中的一些区段(例如区段662)视为“邻近于”栅极抽头532的远侧末端538。这些区段在本文中称为“邻近抽头的漏极区区段”。相反，将所述多个区段的其它区段(例如区段661和663)视为“非邻近于”栅极抽头的远侧末端。这些区段在本文中称为“非邻近抽头的漏极区区段”。如本文中所使用，当水平轴(在竖直方向上)切割穿过漏极区区段的一部分或在漏极区区段的一部分之上切割时，漏极区区段“邻近于”栅极抽头532的远侧末端538，所述水平轴在与栅极抽头的长尺寸平行的方向上从栅极抽头532的远侧末端538延伸(即轴平行于轴402)。以另一方式限定，邻近抽头的漏极区区段是沿漏极区区段的序列的在物理上最接近于栅极抽头532的远侧末端538的区段。
在一实施例中，并且如在图9中最清晰地表示，尽管漏极区区段662也可更短或更长，但每一个邻近抽头的漏极区区段662(在平行于轴401的方向上)具有介于约10微米与约30微米之间(例如约20微米)的长度962。如图6和图9中所表示，每一个邻近抽头的漏极区区段662可相对于每一个栅极抽头532来定中心。更具体地说，参考图9，邻近抽头的漏极区区段662的中心963与栅极抽头532对准，或至少与栅极抽头532的远侧末端538对准。应注意，在图9中，由于栅极抽头532将位于横截面平面的后方，所以使用虚线示出栅极抽头532。
每一个非邻近抽头的漏极区区段661、663可显著长于邻近抽头的漏极区区段662。举例来说，每一个非邻近抽头的漏极区区段661、663可具有小于邻近的栅极抽头532之间的距离533的长度，所小于的量近似等于邻近抽头的漏极区区段662的宽度962。举例来说，当邻近的栅极抽头532之间的距离533是约50微米时，并且当邻近抽头的漏极区区段662的长度962是约20微米时，非邻近抽头的漏极区区段661、663的长度可以是约30微米。
如图6、图7以及图9中所示出，漏极柱564穿过漏极流道460与下伏的非邻近抽头的漏极区区段661、663之间的堆积结构720的部分竖直地延伸。这些漏极柱564可沿每一个非邻近抽头的漏极区区段661、663的长度而均匀间隔开(例如漏极柱564沿区段661、663具有第一密度)。举例来说，邻近的漏极柱564可沿非邻近抽头的漏极区区段661、663的长度以约每1.0微米到5.0微米间隔开。相反，如图6、图8以及图9中所示出，在堆积结构720的部分862中没有漏极柱564存在，所述部分直接位于邻近抽头的漏极区区段662与漏极流道460的直接位于邻近抽头的漏极区区段662上方的区段(例如区段664)之间。换句话说，堆积结构720的上覆邻近抽头的漏极区区段662的这些部分862没有互连漏极区560与漏极流道460的漏极柱564。在其它实施例中，一个或多个漏极柱564可在堆积结构720的这些部分862中存在，但漏极柱564沿邻近抽头的漏极区区段662的密度显著小于(例如至少小于50％)漏极柱564沿非邻近抽头的漏极区区段661、663的密度。
将结合图10更精确地阐释漏极抽头532与漏极接触件之间的几何关系，图10是装置400的由图6中的框1000围绕的部分600的放大视图。图10具体地示出在装置400的一部分之上转置的等腰三角形1010，所述部分包括栅极抽头532的远侧末端538(例如栅极接触通孔841)、邻近抽头的漏极区区段662、漏极流道460的直接位于邻近抽头的漏极区区段662上方的区段664，以及在邻近抽头的漏极区区段662的任一侧上的漏极柱564。尽管图10中描绘了等腰三角形1010，表示栅极抽头532的远侧末端538可邻近于邻近抽头的漏极区区段662的中心963，但在其它实施例中，栅极抽头532的远侧末端538可从邻近抽头的漏极区区段662的中心963而偏离中心(例如侧边1012、1013的长度可不同)。
三角形1010的底边1011代表邻近抽头的漏极区区段662的任一侧上的漏极柱564之间的距离Ddp，或邻近抽头的漏极区区段662的长度962。侧边1012、1013代表栅极抽头532的远侧末端538(或最接近于漏极区560的栅极接触通孔841)与最接近于栅极抽头532的远侧末端538的漏极柱564之间的距离1020(Dt-dp)。三角形1010的高度1014(H)近似栅极抽头532的远侧末端538与漏极区560之间的最短距离。
基于毕达哥拉斯定理(Pythagorean theorem)的等式将栅极抽头532的远侧末端538与最接近的漏极柱564之间的距离1020限定为：
举例来说，在H是5微米并且漏极柱564在整个区662之间的距离Ddp是20微米的装置中，栅极抽头532的远侧末端538与最接近的漏极柱564之间的距离1020(Dt-dp)是约11.2微米。根据各个实施例，尽管栅极抽头532的远侧末端538与漏极区560之间的最短距离(例如三角形1010的高度1014)也可更短或更长，但这个距离在邻近抽头的漏极区区段662的长度962的介于约15％到约75％(例如，如在上文所给出的例子中，约25％)的范围内。
在与常规装置相比时，通过使邻近抽头的漏极区区段662包括低密度或零密度的漏极柱564，可显著降低栅极抽头532与漏极端之间的电磁耦合。因此，在与常规装置相比时，栅极结构与漏极结构之间的寄生反馈电容Cgd也可显著减小。在与常规装置相比时，所得的相对较低的Cgd可显著改良装置性能(例如装置增益和稳定性)。
图11是根据实施例的包括晶体管管芯(例如图4的管芯400)的装置(例如图2的装置200)的制造方法的流程图。在框1102和1104中，使用晶片制造技术制造晶片，所述晶片包括上文所描述的晶体管管芯的众多实例(例如众多管芯位点，所述管芯位点中的每一个包括管芯400的电路)。在框1102中，可通过在半导体晶片的顶部表面(例如对应于半导体衬底710的顶部表面712)中和半导体晶片的顶部表面处形成多个掺杂半导体区(例如区530、560、561和580)来开始所述方法。如先前所论述，所述区对应于沟道区(例如沟道区530)、漏极区(例如漏极区560)、漂移区(例如漂移区561)以及源极区(例如源极区580)。可还形成或可替换地形成另外的或以不同方式配置或掺杂的区。所述区中的一些或全部可以是细长区，每一个细长区配置成晶体管指形件的部分。
方法还包括在沟道区(例如沟道区530)之上形成栅极结构(例如图8的栅极830)。举例来说，栅极结构可通过在半导体衬底710的顶部表面712上依次形成介电层、多晶硅层以及金属互连层并且进行图案化蚀刻工艺以限定栅极结构来形成。
在框1104中，堆积结构(例如堆积结构720)形成在半导体衬底的顶部表面上。举例来说，堆积结构720可包括多个图案化导电层和介电层。堆积结构形成为包括用于每一个指形件的漏极端，其中漏极端包括电连接到漏极区(例如图5的漏极区560)的多个漏极柱(例如图5-7的漏极柱564)。堆积结构还形成为包括用于每一个指形件的栅极端，其中每一个栅极端包括多个栅极抽头(例如图5、图6以及图8的栅极抽头532)。如上文所具体描述，堆积结构在邻近于栅极抽头的远侧末端的漏极区的区域中没有漏极柱，或这类区域中的漏极柱的密度显著低于不邻近于栅极抽头的远侧末端的漏极区的区域中的漏极柱的密度。晶体管晶片制造一旦完成，那么在框1106中，可将晶片单一化以创造单独的晶体管管芯(例如图4的管芯400)。
在框1108中，可随后将管芯封装。根据一实施例，装置包括气腔封装，并且封装实质上包括：将隔离结构(例如图2的隔离结构208)和每一个单一化管芯耦接到引脚框(例如包括图2的边缘206和引脚202、204)；将另外的组件(例如图2的电容器214、256)耦接到引脚框；(例如使用图2的焊线212、216、252、254)电连接组件；以及(例如使用图3的帽盖310)罩盖装置。在替换性实施例中，装置包括经包封封装，在所述经包封封装中，用覆盖管芯和边缘顶部表面并且将引脚紧固在相对于管芯的固定定向上的塑料包封材料来替换隔离结构和帽盖。封装装置可随后并入到更大的电气系统(例如图1的放大器100)中。
晶体管管芯的实施例包括：半导体衬底，其具有顶部衬底表面；细长漏极区，其在顶部衬底表面处，所述细长漏极区平行于第一轴延伸；细长沟道区，其在顶部衬底表面处，所述细长沟道区平行于细长漏极区延伸；以及堆积结构，其由顶部衬底表面之上的多个交替的介电层和图案化导电层形成。漏极区包括连续的第一漏极区区段、第二漏极区区段以及第三漏极区区段，其中第二漏极区区段位于第一漏极区区段与第三漏极区区段之间。堆积结构包括导电栅极抽头和漏极端。导电栅极抽头垂直于第一轴延伸，并且包括耦接到细长沟道区之上的栅极结构的远侧末端。漏极区的第二区段邻近于导电栅极抽头的远侧末端。漏极端包括：漏极流道，其由图案化导电层的一个或多个部分形成，其中漏极流道与漏极区竖直地对准；多个第一漏极柱，其电连接漏极流道和第一漏极区区段；以及多个第二漏极柱，电连接漏极流道与第三漏极区区段。第一漏极柱与第二漏极柱之间的第二漏极区区段之上的堆积结构没有漏极流道与漏极区之间的电连接。
晶体管管芯包括：半导体衬底，具有顶部衬底表面；细长第一掺杂半导体区，其在顶部衬底表面处，所述细长第一掺杂半导体区平行于第一轴延伸；细长沟道区，其在顶部衬底表面处，所述细长沟道区平行于细长第一掺杂半导体区延伸；导电栅极抽头，其垂直于第一轴延伸；以及第一电流承载端。第一掺杂半导体区包括连续的第一区段、第二区段以及第三区段，其中第二区段位于第一区段与第三区段之间。导电栅极抽头包括耦接到细长沟道区之上的栅极结构的远侧末端。第一掺杂半导体区的第二区段邻近于导电栅极抽头的远侧末端。第一电流承载端包括：导电流道，其由顶部衬底表面之上的多个图案化导电层的一个或多个部分形成；多个第一竖直导电结构，其电连接导电流道与第一区段；以及多个第二竖直导电结构，其延伸穿过介电层并且电连接导电流道与第三区段。导电流道与细长第一掺杂半导体区竖直地对准。第一竖直导电结构中的每一个在导电流道与第一区段之间延伸穿过多个介电层。第一竖直导电结构与第二竖直导电结构之间的第二区段之上的介电层的一部分没有导电流道与第一掺杂半导体区之间的电连接。
晶体管管芯的制造方法包括：在半导体衬底的顶部衬底表面处形成细长漏极区；在顶部衬底表面处形成细长沟道区，所述细长沟道区平行于细长漏极区延伸；以及由顶部衬底表面之上的多个交替的介电层和图案化导电层形成堆积结构。漏极区形成为平行于第一轴延伸，并且漏极区包括连续的第一漏极区区段、第二漏极区区段以及第三漏极区区段，其中第二漏极区区段位于第一漏极区区段与第三漏极区区段之间。堆积结构包括垂直于第一轴延伸的导电栅极抽头，以及漏极端。导电栅极抽头包括耦接到细长沟道区之上的栅极结构的远侧末端，其中漏极区的第二区段邻近于导电栅极抽头的远侧末端。漏极端包括：漏极流道，其由图案化导电层的一个或多个部分形成，其中漏极流道与漏极区竖直地对准；多个第一漏极柱，其电连接漏极流道与第一漏极区区段；以及多个第二漏极柱，其电连接漏极流道与第三漏极区区段。第一漏极柱与第二漏极柱之间的第二漏极区区段之上的堆积结构没有漏极流道与漏极区之间的电连接。
前述具体实施方式本质上仅仅是说明性的，且并不意图限制主题的实施例或这类实施例的应用和使用。如本文中所使用，词语“示例性”意味着“充当例子、实例或说明”。本文中描述为示例性的任何实施方式未必应理解为比其它实施方式优选或有利。此外，不意图受到前述技术领域、背景技术或具体实施方式中呈现的任何所表达或所暗示的理论的限定。
本文中包含的各种附图中所示出的连接线意图代表各种元件之间的示例性功能关系和/或物理耦接。应注意，许多替换性或另外的功能关系或物理连接可存在于主题的实施例中。此外，本文中还可仅出于参考目的而使用特定术语，且因此这些术语并不意图具有限制性，并且除非上下文清楚地指示，否则指代结构的术语“第一”、“第二”以及其它这类数字术语并不暗示顺序或次序。
如本文中所使用，“节点”意味着任何内部或外部的参考点、连接点、结、信号线、导电元件或类似物，在“节点”处存在给出信号、逻辑电平、电压、数据模式、电流或数量。此外，两个或大于两个节点可通过一个物理元件实现(并且尽管在共同节点处接收或输出，但仍然可以对两个或大于两个信号进行多路复用、调制或以其它方式区分)。
以上描述指代元件或节点或特征“连接”或“耦接”在一起。如本文中所使用，除非以其它方式明确地陈述，否则“连接”意味着一个元件直接接合到另一元件(或直接与另一元件连通)，且不一定以机械方式。同样，除非以其它方式明确地陈述，否则“耦接”意味着一个元件直接或间接地接合到另一元件(或，以电气方式或以其它方式与另一元件直接或间接地连通)，且不一定以机械方式。因此，尽管附图中示出的示意图描绘元件的一个示例性布置，但另外的介入元件、装置、特征或组件可存在于所描绘主题的实施例中。
尽管以上具体实施方式中已呈现至少一个示例性实施例，但应了解，存在大量变化。还应了解，本文中所描述的示例性实施例并不意图以任何方式限制所要求的主题的范围、可应用性或配置。实际上，以上具体实施方式将向本领域的技术人员提供用于实现所描述的(一个或多个)实施例的方便的指南。应理解，可在不脱离权利要求书所限定的范围的情况下对元件的功能和布置作出各种改变，权利要求书所限定的范围包括在提交本专利申请时的已知等效物和可预见的等效物。

Claims (10)

1.一种晶体管管芯，其特征在于，包括：
半导体衬底，其具有顶部衬底表面；
细长漏极区，其在所述顶部衬底表面处，所述细长漏极区平行于第一轴延伸，其中所述漏极区包括连续的第一漏极区区段、第二漏极区区段以及第三漏极区区段，其中所述第二漏极区区段位于所述第一漏极区区段与所述第三漏极区区段之间；
细长沟道区，其在所述顶部衬底表面处，所述细长沟道区平行于所述细长漏极区延伸；
堆积结构，其由所述顶部衬底表面之上的多个交替的介电层和图案化导电层形成，其中所述堆积结构包括
导电栅极抽头，其垂直于所述第一轴延伸，并且所述导电栅极抽头包括远侧末端，所述远侧末端耦接到所述细长沟道区之上的栅极结构，其中所述漏极区的所述第二区段邻近于所述导电栅极抽头的所述远侧末端，以及
漏极端，其包括
漏极流道，其由所述图案化导电层的一个或多个部分形成，其中所述漏极流道与所述漏极区竖直地对准，
多个第一漏极柱，其电连接所述漏极流道与所述第一漏极区区段，以及
多个第二漏极柱，其电连接所述漏极流道与所述第三漏极区区段，
其中在所述第一漏极柱与所述第二漏极柱之间的所述第二漏极区区段之上的所述堆积结构没有所述漏极流道与所述漏极区之间的电连接。
2.根据权利要求1所述的晶体管管芯，其特征在于：
所述多个第一漏极柱沿所述第一漏极区区段的长度间隔开；以及
所述多个第二漏极柱沿所述第三漏极区区段的长度间隔开。
3.根据权利要求2所述的晶体管管芯，其特征在于，所述多个第一漏极柱与所述多个第二漏极柱沿所述第一漏极区区段和所述第三漏极区区段的所述长度以每1.0微米到每5.0微米间隔开。
4.根据权利要求3所述的晶体管管芯，其特征在于，所述第二漏极区区段具有介于10微米到30微米的范围内的长度。
5.根据权利要求4所述的晶体管管芯，其特征在于，所述栅极抽头的所述远侧末端与所述漏极区之间的最短距离介于3微米到15微米的范围内。
6.根据权利要求1所述的晶体管管芯，其特征在于，进一步包括：
细长栅极流道，其由所述图案化导电层的一个或多个部分形成，其中所述细长栅极流道平行于所述第一轴延伸，并且所述导电栅极抽头电连接到所述细长栅极流道。
7.根据权利要求6所述的晶体管管芯，其特征在于，进一步包括：
多个另外的导电栅极抽头，其电连接到所述细长栅极流道，其中所述另外的导电栅极抽头耦接到所述栅极结构的其它部分，并且其中第一掺杂半导体区包括另外的区段，所述另外的区段邻近于所述另外的导电栅极抽头的所述远侧末端，并且其中所述介电层在所述另外的区段之上的部分也没有所述漏极流道与所述漏极区之间的电连接。
8.根据权利要求1所述的晶体管管芯，其特征在于，所述栅极抽头包括：
第一导电通孔，其连接到所述栅极结构并定位成离所述漏极区第一距离；
第一导电迹线，其由第一导电层的一部分形成，其中所述第一导电迹线耦接到所述第一导电通孔，并且所述第一导电迹线在远离所述漏极区的方向上延伸；
多个第二导电通孔，其在离所述漏极区第二距离处耦接到所述第一导电迹线，所述第二距离显著大于所述第一距离；以及
第二导电迹线，其由第二导电层的一部分形成，其中所述第二导电迹线耦接到所述第二导电通孔，并且所述第二导电迹线在远离所述漏极区的方向上延伸。
9.一种晶体管管芯，其特征在于，包括：
半导体衬底，其具有顶部衬底表面；
细长第一掺杂半导体区，其在所述顶部衬底表面处，所述第一掺杂半导体区平行于第一轴延伸，其中所述第一掺杂半导体区包括连续的第一区段、第二区段以及第三区段，其中所述第二区段位于所述第一区段与所述第三区段之间；
细长沟道区，其在所述顶部衬底表面处，所述沟道区平行于所述细长第一掺杂半导体区延伸；
导电栅极抽头，其垂直于所述第一轴延伸，并且所述导电栅极抽头包括远侧末端，所述远侧末端耦接到所述细长沟道区之上的栅极结构，其中所述第一掺杂半导体区的所述第二区段邻近于所述导电栅极抽头的所述远侧末端；以及
第一电流承载端，其包括
导电流道，其由所述顶部衬底表面之上的多个图案化导电层的一个或多个部分形成，其中所述导电流道与所述细长第一掺杂半导体区竖直地对准，
多个第一竖直导电结构，其电连接所述导电流道与所述第一区段，其中所述第一竖直导电结构中的每一个在所述导电流道与所述第一区段之间延伸穿过多个介电层，以及
多个第二竖直导电结构，其延伸穿过所述介电层并电连接所述导电流道与所述第三区段，
其中所述第一竖直导电结构与所述第二竖直导电结构之间的所述第二区段之上的所述介电层的一部分没有所述导电流道与所述第一掺杂半导体区之间的电连接。
10.一种晶体管管芯的制造方法，其特征在于，所述方法包括：
在半导体衬底的顶部衬底表面处形成细长漏极区，其中所述漏极区形成为平行于第一轴延伸，并且其中所述漏极区包括连续的第一漏极区区段、第二漏极区区段以及第三漏极区区段，其中所述第二漏极区区段位于第一漏极区区段与第三漏极区区段之间；
在所述顶部衬底表面处形成细长沟道区，所述沟道区平行于所述细长漏极区延伸；
由所述顶部衬底表面之上的多个交替的介电层和图案化导电层来形成堆积结构，其中所述堆积结构包括
导电栅极抽头，其垂直于所述第一轴延伸，并且所述导电栅极抽头包括远侧末端，所述远侧末端耦接到所述细长沟道区之上的栅极结构，其中所述漏极区的所述第二区段邻近于所述导电栅极抽头的所述远侧末端，以及
漏极端，其包括
漏极流道，其由所述图案化导电层的一个或多个部分形成，其中所述漏极流道与所述漏极区竖直地对准，
多个第一漏极柱，其电连接所述漏极流道与所述第一漏极区区段，以及
多个第二漏极柱，其电连接所述漏极流道与所述第三漏极区区段，
其中在所述第一漏极柱与所述第二漏极柱之间的所述第二漏极区区段之上的所述堆积结构没有所述漏极流道与所述漏极区之间的电连接。
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