CN113690214A - 半导体结构及半导体结构的形成方法 - Google Patents

半导体结构及半导体结构的形成方法 Download PDF

Info

Publication number
CN113690214A
CN113690214A CN202010426930.9A CN202010426930A CN113690214A CN 113690214 A CN113690214 A CN 113690214A CN 202010426930 A CN202010426930 A CN 202010426930A CN 113690214 A CN113690214 A CN 113690214A
Authority
CN
China
Prior art keywords
electrical interconnect
layer
electrical
semiconductor structure
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010426930.9A
Other languages
English (en)
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010426930.9A priority Critical patent/CN113690214A/zh
Publication of CN113690214A publication Critical patent/CN113690214A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体结构和半导体结构的形成方法，其中，结构包括：衬底；位于所述衬底表面的栅极结构；分别位于所述栅极结构两侧衬底表面的第一电互连结构；位于所述栅极结构顶部表面的第二电互连结构，所述第二电互连结构与所述栅极结构电互连，所述第二电互连结构包括2层以上的第一电互连层。从而，改善了半导体结构的性能。

Description

半导体结构及半导体结构的形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的形成方法。
背景技术
随着移动通信技术的发展，射频(RF)电路的研究引起了广泛的重视。采用标准CMOS工艺实现压控振荡器(VCO)，是实现RF射频CMOS集成收发机的关键。而可变电容作为一种可以随施加电压变化而发生不同的电容变化的基本器件在模拟集成电路设计中得到了广泛的使用。
然而，半导体器件的性能仍然较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底；位于所述衬底表面的栅极结构；分别位于所述栅极结构两侧衬底表面的第一电互连结构；位于所述栅极结构顶部表面的第二电互连结构，所述第二电互连结构与所述栅极结构电互连，所述第二电互连结构包括2层以上的第一电互连层。
可选的，所述第一电互连层的线宽与所述栅极结构的宽度的比例范围为1.2:1至2:1。
可选的，所述第一电互连层的线宽范围包括20纳米至200纳米。
可选的，还包括：位于所述第一电互连结构顶部表面的第三电互连结构，所述第三电互连结构与所述第一电互连结构电互连，所述第三电互连结构包括2层以上的第二电互连层。
可选的，所述第二电互连层的线宽与所述第一电互连结构的宽度的比例范围为1.1:1至2.5:1。
可选的，所述第二电互连层的线宽范围包括22纳米至450纳米。
可选的，所述第一电互连层的材料包括金属材料。
可选的，所述第二电互连层的材料包括金属材料。
可选的，所述第二电互连结构还包括：位于相邻的所述第一电互连层之间的若干第一导电插塞。
可选的，所述第三电互连结构还包括：位于相邻的所述第二电互连层之间的若干第二导电插塞。
可选的，还包括：位于所述栅极结构与所述第二电互连结构之间的第三导电插塞。
可选的，还包括：位于所述第一电互连结构与所述第三电互连结构之间的第四导电插塞。
可选的，所述第二电互连结构还位于部分所述衬底表面。
可选的，所述第三电互连结构还位于部分所述衬底表面。
可选的，所述衬底上具有若干相互分立的鳍部结构，所述栅极结构横跨所述若干鳍部结构。
可选的，所述栅极结构两侧的鳍部结构内具有掺杂层，并且，每个所述第一电互连结构横跨所述掺杂层。
可选的，所述衬底内具有第一离子，所述掺杂层内具有第二离子，且所述第一离子与所述第二离子的导电类型相同。
可选的，所述衬底内具有第一离子，所述掺杂层内具有第二离子，且所述第一离子与所述第二离子的导电类型相反。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成栅极结构；分别在所述栅极结构两侧衬底的表面形成第一电互连结构；在所述栅极结构顶部表面形成第二电互连结构，所述第二电互连结构与所述栅极结构电互连，所述第二电互连结构包括2层以上的第一电互连层。
可选的，所述第二电互连结构还包括：在相邻的所述第一电互连层之间的若干第一导电插塞。
可选的，还包括：在所述第一电互连结构顶部表面形成第三电互连结构，所述第三电互连结构与所述第一电互连结构电互连，所述第三电互连结构包括2层以上的第二电互连层。
可选的，所述第三电互连结构还包括：在相邻的所述第二电互连层之间的若干第二导电插塞。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明的技术方案提供的半导体结构中，由于所述第二电互连结构包括2层以上的第一电互连层，因此，通过多层的第一电互连层的结构能够形成并联电路，从而降低第二电互连结构上的寄生电阻，提高半导体器件的性能。不仅如此，当与第二电互连结构电互连的栅极结构，以及与第一电互连结构电互连的衬底之间形成的半导体器件为可变电容时，由于可变电容的品质因数受所述寄生电阻的影响较大，因此，通过降低所述寄生电阻，能够提高可变电容的品质因数，从而，减小了可变电容在运行时的能量损耗。
进一步，由于所述第三电互连结构与所述第一电互连结构电互连，所述第三电互连结构包括2层以上的第二电互连层，因此，通过多层的第二电互连层的结构能够形成并联电路，以降低第一电互连结构上的寄生电阻，从而，更好的提高了半导体器件的性能。在此基础上，当与第二电互连结构电互连的栅极结构，以及与第一电互连结构电互连的衬底之间形成的半导体器件为可变电容时，能够较大的提高所述可变电容的品质因数，从而，更好的减小了可变电容在运行时的能量损耗。
附图说明
图1是一种半导体结构的俯视结构示意图；
图2至图9是本发明实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
如背景技术所述，半导体结构的性能仍然较差。现结合具体的实施例进行分析说明。
需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图1是一种半导体结构的俯视结构示意图。
请参考图1，所述半导体结构包括：衬底10，所述衬底内具有第一离子，所述衬底10上具有若干沿第一方向X排布的鳍部结构11；栅极结构20，所述栅极结构20横跨若干所述鳍部结构11，并且，所述栅极结构20两侧的鳍部结构11内具有掺杂层(未图示)，所述掺杂层内具有第二离子，并且所述第一离子和所述第二离子的导电类型相同，从而，若干所述鳍部结构11与所述栅极结构20构成若干可变电容器件；位于所述栅极结构20两侧的第一电互连结构30，所述第一电互连结构30横跨所述栅极结构20两侧的若干所述鳍部结构11，并且，所述第一电互连结构30与所述栅极结构20两侧的掺杂层电互连；位于所述栅极结构20顶部表面及部分衬底10表面的第一互连层40；位于所述第一互连层40和所述栅极结构20之间的第一插塞(未图示)，从而，所述第一互连层40通过所述第一插塞与所述栅极结构20电互连；位于所述第一互连结构30顶部表面及部分衬底10表面的第二电互连层50，所述第二电互连层50与所述第一互连结构30电互连。
在上述实施例中，通过向所述第一互连层40和所述第二电互连层50施加工作电压，从而能够使所述可变电容工作。
然而，由于所述第一互连层40和所述第二电互连层50的寄生电阻较大，可变电容的品质因数受到所述寄生电阻的影响降低，从而导致所述可变电容的能量损耗变大，使得半导体器件，尤其是可变电容的性能较差。
为解决所述技术问题，本发明实施例提供一种半导体结构，通过多层的第一电互连层的结构能够形成并联电路，从而降低第二电互连结构上的寄生电阻，提高半导体器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图2和图3，图3是图2中沿A-A1方向上的剖面结构示意图，图2是图3中沿方向B的俯视结构示意图，提供衬底100。
所述衬底100的材料为半导体材料。
在本实施例中，所述衬底100的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，所述衬底100内具有器件层(未图示)。所述器件层可以包括器件结构，例如，PMOS晶体管或者NMOS晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。
在本实施例中，所述衬底100上具有若干相互分立的鳍部结构110。
在本实施例中，形成所述鳍部结构110的方法包括：提供初始衬底(未图示)，在所述初始衬底表面形成若干相互分立的鳍部掩膜结构(未图示)；以所述鳍部掩膜结构为掩膜，刻蚀所述初始衬底，直至形成所述若干相互分立的鳍部结构110。
在本实施例中，在形成所述鳍部结构110后，去除所述鳍部掩膜结构。
在本实施例中，刻蚀所述初始衬底的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，所述衬底100内具有第一离子。
在本实施例中，所述第一离子的类型包括N型离子，所述N型离子包括磷离子或锑离子，
在其他实施例中，所述第一离子的类型包括P型离子，所述P型离子包括硼离子或铟离子。
在本实施例中，在后续形成栅极结构200之前，在所述衬底100表面形成衬底介质层120，所述衬底介质层120覆盖所述鳍部结构110部分侧壁面。
请参考图4和图5，图5是图4中沿A-A1方向上的剖面结构示意图，在所述衬底100表面形成栅极结构200。
在本实施例中，所述栅极结构200横跨若干所述鳍部结构110。
在本实施例中，所述栅极结构200包括：很跨所述鳍部结构110表面的栅介质层(未图示)；位于所述栅介质层表面的功函数层(未图示)；以及位于所述功函数层表面的栅电极层(未图示)。
在本实施例中，所述栅介质层的材料包括氧化硅或者高k介质材料(介电系数大于3.9)，所述高k介质材料包括氮化硅、氧化钛、氧化铝、氧化铪、氧化钽和氧化镧等。所述功函数层的材料包括氮化钛、氮化钽或钛铝。所述栅电极层的材料包括金属材料，所述金属材料包括铜、钨、镍、铬、钛、钽和铝等。
在本实施例中，形成所述栅极结构200的方法包括：在所述鳍部结构110表面形成伪栅结构(未图示)；在形成所述伪栅结构后，在所述衬底100、鳍部结构110和伪栅结构的表面形成第一下层介质材料层(未图示)；平坦化所述第一下层介质材料层，直至暴露出所述伪栅结构表面，以形成第一下层介质层(未图示)；在形成所述第一下层介质层后，去除所述伪栅结构，以在所述第一下层介质层内形成栅极开口(未图示)，所述栅极开口横跨所述鳍部结构110，并且，所述栅极开口暴露出所述鳍部结构110表面；在所述第一下层介质层表面以及栅极开口内形成栅极结构材料层；平坦化所述栅极结构材料层，直至暴露出所述第一下层介质层表面。
在本实施例中，在形成所述栅极结构200后，在所述第一下层介质层表面以及所述栅极结构200表面形成第一上层介质层，所述第一下层介质层和所述第一上层介质层构成第一介质层210。
需要说明的是，为了便于理解，图4为未示意出所述第一介质层210的结构示意图。
在本实施例中，所述第一介质层210的材料包括氧化硅、氮化硅、氮氧化硅和氮碳化硅中的至少一种。
在本实施例中，所述栅极结构200两侧的鳍部结构110内具有掺杂层(未图示)。
在本实施例中，形成所述掺杂层的方法包括：在形成所述伪栅结构后，在形成所述初始第一介质层之前，在所述伪栅结构两侧的鳍部结构110内形成掺杂层开口(未图示)；在所述掺杂层开口内形成所述掺杂层。
在本实施例中，在所述掺杂层开口内形成所述掺杂层的工艺包括外延生长工艺和离子注入工艺中的至少一种。
在其他实施例中，不形成所述掺杂层开口，直接对所述伪栅结构两侧的鳍部结构110进行离子掺杂，以形成掺杂层。
在本实施例中，所述掺杂层内具有第二离子，且所述第一离子与所述第二离子的导电类型相同。
从而，若干所述鳍部结构110与所述栅极结构200构成若干可变电容器件。
在其他实施例中，所述第一离子与所述第二离子的导电类型相反。从而，所述鳍部结构与所述栅极结构能够构成其他半导体器件。
请在图4的基础上参考图6，分别在所述栅极结构200两侧衬底100表面的形成第一电互连结构310。
需要说明的是，为了便于理解，图6为未示意出所述第一介质层210的结构示意图。
在本实施例中，每个所述第一电互连结构310横跨所述掺杂层。
在本实施例中，所述第一电互连结构310的材料包括铜、钨、铝、氮化钛、氮化钽和钴中的至少一种。
在本实施例中，形成所述第一电互连结构310的方法包括：在所述栅极结构200两侧的第一介质层210内形成第一电互连开口(未图示)，所述第一电互连开口横跨若干所述鳍部结构110，并且，所述第一电互连开口暴露出所述鳍部结构110顶面；在所述第一电互连开口内以及所述第一介质层210表面形成第一电互连材料层(未图示)；平坦化所述第一电互连材料层，直至暴露出所述第一介质层210表面，以形成所述第一电互连结构310。
在本实施例中，形成所述第一电互连材料层的工艺包括金属电镀工艺或沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
在本实施例中，平坦化所述第一电互连材料层的工艺包括化学机械研磨工艺、干法刻蚀工艺或者湿法刻蚀工艺等。
请参考图7至图9，图8是图7中沿A-A1方向上的剖面结构示意图，图9是图7中沿B-B1方向上的剖面结构示意图，在所述栅极结构200顶部表面形成第二电互连结构410，所述第二电互连结构410与所述栅极结构200电互连，所述第二电互连结构410包括2层以上的第一电互连层411。
在本实施例中，第二电互连结构410包括2层第一电互连层411。
在其他实施例中，第二电互连结构包括大于2层的任意层数的第一电互连层。
在本实施例中，所述第一电互连层的线宽D3与所述栅极结构的宽度D4的比例范围为(如图4中所示)的比例范围为1.2:1至2:1。
在本实施例中，所述第一电互连层411的线宽D3范围包括20纳米至200纳米。
在本实施例中，所述第一电互连层411的材料包括金属材料，所述金属材料包括铜、钨、铝、氮化钛、氮化钽和钴中的至少一种。
在本实施例中，所述第二电互连结构410还包括：在相邻的所述第一电互连层411之间的若干第一导电插塞412。
在本实施例中，所述第一导电插塞412的材料包括金属材料。
在本实施例中，所述第一导电插塞412的材料与所述第一电互连层411的材料相同。
在其他实施例中，所述第一导电插塞的材料与所述第一电互连层的材料不同。
在本实施例中，所述第二电互连结构410还位于部分所述衬底100表面。
在本实施例中，所述半导体结构的形成方法还包括：在所述第一电互连结构310顶部表面形成第三电互连结构320，所述第三电互连结构320与所述第一电互连结构310电互连，所述第三电互连结构320包括2层以上的第二电互连层322。
在本实施例中，第三电互连结构320包括2层所述第二电互连层322。
在其他实施例中，第三电互连结构包括大于2层的任意层数的第二电互连层。
在本实施例中，所述第二电互连层322的线宽D2与所述第一电互连结构310的宽度D1(如图6中所示)的比例范围为1.1:1至2.5:1。
在本实施例中，所述第二电互连层322的线宽D2范围包括22纳米至450纳米。
在本实施例中，所述第二电互连层322的材料包括金属材料，所述金属材料包括铜、钨、铝、氮化钛、氮化钽和钴中的至少一种。
在本实施例中，所述第三电互连结构320还包括：在相邻的所述第二电互连层322之间的若干第二导电插塞323。
在本实施例中，所述第二导电插塞323的材料包括金属材料。
在本实施例中，所述第二导电插塞323的材料与所述第二电互连层322的材料相同。
在其他实施例中，所述第二导电插塞的材料与所述第二电互连层的材料不同。
在本实施例中，所述第三电互连结构320还位于部分所述衬底100表面。
在本实施例中，在形成所述第二电互连结构410之前，在所述栅极结构200顶部表面形成若干第三导电插塞413。
所述第三导电插塞413用于使所述第二电互连结构410与所述栅极结构200之间形成电互连。
在本实施例中，在形成所述第三电互连结构320之前，在所述第一电互连结构310顶部表面形成若干第四导电插塞321。
所述第四导电插塞321用于使所述第三电互连结构320与所述第一电互连结构310之间形成电互连。
在本实施例中，形成所述若干第三导电插塞413的方法包括：在所述第一介质层210、栅极结构200以及所述第一电互连结构310表面形成第二介质层220，并在所述第二介质层220内形成若干第三导电插塞开口(未图示)，每个所述第三导电插塞开口暴露出所述暴露出部分所述栅极结构200顶面；在所述第三导电插塞开口内以及所述第二介质层220表面形成第三导电插塞材料层(未图示)；平坦化所述第三导电插塞材料层，直至暴露出所述第二介质层220表面。
在本实施例中，形成所述若干第四导电插塞321的方法包括：在所述第二介质层220内形成若干第四导电插塞开口(未图示)，每个所述第四导电插塞开口暴露出所述暴露出部分所述第一电互连结构310顶面；在所述第四导电插塞开口内以及了所述第二介质层220表面形成第四导电插塞材料层(未图示)；平坦化所述第四导电插塞材料层，直至暴露出所述第二介质层220表面。
在本实施例中，所述第三导电插塞413和第四导电插塞321的材料相同。
在此基础上，在本实施例中，在形成所述第三导电插塞413的同时形成所述第四导电插塞321。
在其他实施例中，所述第三导电插塞在所述第四导电插塞之前或之后形成，即，所述第三导电插塞和第四导电插塞分别形成。
在本实施例中，形成所述第二电互连结构410的方法包括：在所述第二介质层220、若干所述第三导电插塞413以及若干第四导电插塞321表面形成第三下层介质层(未图示)，并在所述第三下层介质层内形成第一下层互连层开口(未图示)，所述第一下层互连层开口暴露出所述若干第三导电插塞413顶面；在所述第一下层互连层开口内以及所述第三下层介质层表面形成第一电互连层材料层(未图示)；平坦化所述第一电互连层材料层，直至暴露出所述第三下层介质层表面，以在所述第一下层互连层开口内形成所述2层第一电互连层411中的一层；在所述第一下层互连层开口内形成所述2层第一电互连层411中的一层后，在所述第三下层介质层表面以及所述第一电互连层411表面形成第三中层介质层(未图示)，并且在所述第三中层介质层内形成若干第一导电插塞开口(未图示)，每个所述第一导电插塞开口暴露出部分所述第一电互连层411；在所述第一导电插塞开口内以及所述第三中层介质层表面形成第一导电插塞材料层(未图示)；平坦化所述第一导电插塞材料层，直至暴露出所述第三中层介质层表面，以形成若干所述第一导电插塞412；在形成若干所述第一导电插塞412后，在所述第一导电插塞412表面以及所述第三中层介质层表面形成第三上层介质层，所述第三下层介质层、第三中层介质层以及第三上层介质层构成第三介质层230；在所述第三上层介质层内形成第一上层互连层开口，所述第一上层互连层开口暴露出所述若干第一导电插塞412顶部表面；在所述第一上层互连层开口内以及所述第三上层介质层表面形成第一电互连层材料层(未图示)；平坦化所述第一电互连层材料层，直至暴露出所述第三上层介质层表面，以在所述第一上层互连层开口内形成所述2层第一电互连层411中的另一层。
在本实施例中，形成所述第三电互连结构320的方法包括：在形成所述第三中层介质层之前，在所述第三下层介质层内形成第二下层互连层开口(未图示)，所述第二下层互连层开口暴露出所述若干第四导电插塞321顶面；在所述第二下层互连层开口内以及所述第三下层介质层表面形成第二电互连层材料层(未图示)；平坦化所述第二电互连层材料层，直至暴露出所述第三下层介质层表面，以在所述第二下层互连层开口内形成所述2层第二电互连层322中的一层；在形成所述第三上层介质层之前，在所述第三中层介质层内形成若干第二导电插塞开口(未图示)，每个所述第二导电插塞开口暴露出部分所述第二电互连层322；在所述第二导电插塞开口内以及所述第三中层介质层表面形成第二导电插塞材料层(未图示)；平坦化所述第二导电插塞材料层，直至暴露出所述第三中层介质层表面，以形成若干所述第二导电插塞323；在形成所述第三上层介质层后，在所述第三上层介质层内形成第二上层互连层开口，所述第二上层互连开口暴露出所述若干第二导电插塞323顶部表面；在所述第二上层互连层开口内以及所述第三上层介质层表面形成第二电互连层材料层(未图示)；平坦化所述第二电互连层材料层，直至暴露出所述第三上层介质层表面，以在所述第二上层互连层开口内形成所述2层第二电互连层322中的另一层。
在本实施例中，所述第二电互连层322与所述第一电互连层411的材料相同。
在此基础上，在本实施例中，在形成所述第一电互连层411的同时形成所述第二电互连层322。
在其他实施例中，所述第一电互连层在所述第二电互连层之前或之后形成，即，所述第一电互连层和第二电互连层分别形成。
在本实施例中，所述第一导电插塞412和所述第二导电插塞323的材料相同。
在此基础上，在本实施例中，在形成第一导电插塞412的同时形成所述第二导电插塞323。
在其他实施例中，所述第一导电插塞在所述第二导电插塞之前或之后形成，即，所述第一导电插塞和第二导电插塞分别形成。
在本实施例中，形成所述第一电互连层材料层、第二电互连层材料层、第一导电插塞材料层以及第二导电插塞材料层的工艺包括金属电镀工艺或沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
在本实施例中，平坦化所述第一电互连层材料层、第二电互连层材料层、第一导电插塞材料层以及第二导电插塞材料层的工艺包括化学机械研磨工艺、干法刻蚀工艺或者湿法刻蚀工艺等。
需要说明的是，为了便于理解，图7为未示意出所述第一介质层210、第二介质层220以及第三介质层230的结构示意图。
相应的，本发明实施例还提供上述形成方法所形成的半导体结构，其特征在于，请继续参考图7至图9，包括：衬底100；位于所述衬底100表面的栅极结构200；分别位于所述栅极结构200两侧衬底100表面的第一电互连结构310；位于所述栅极结构200顶部表面的第二电互连结构410，所述第二电互连结构410与所述栅极结构200电互连，所述第二电互连结构410包括2层以上的第一电互连层411。
由于所述第二电互连结构410包括2层以上的第一电互连层411，因此，通过多层的第一电互连层411的结构能够形成并联电路，从而降低第二电互连结构410上的寄生电阻，提高半导体器件的性能。不仅如此，当与第二电互连结构410电互连的栅极结构200，以及与第一电互连结构310电互连的衬底100之间形成的半导体器件为可变电容时，由于可变电容的品质因数受所述寄生电阻的影响较大，因此，通过降低所述寄生电阻，能够提高可变电容的品质因数，从而，减小了可变电容在运行时的能量损耗。
所述衬底100的材料为半导体材料。
在本实施例中，所述衬底100的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，所述衬底100内具有器件层(未图示)。所述器件层可以包括器件结构，例如，PMOS晶体管或者NMOS晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。
在本实施例中，所述衬底100上具有若干相互分立的鳍部结构110。
在本实施例中，所述衬底100内具有第一离子。
在本实施例中，所述第一离子的类型包括N型离子，所述N型离子包括磷离子或锑离子，
在其他实施例中，所述第一离子的类型包括P型离子，所述P型离子包括硼离子或铟离子。
在本实施例中，所述栅极结构200横跨若干所述鳍部结构110。
在本实施例中，所述栅极结构200两侧的鳍部结构110内具有掺杂层(未图示)。
在本实施例中，所述掺杂层内具有第二离子，且所述第一离子与所述第二离子的导电类型相同。
从而，若干所述鳍部结构110与所述栅极结构200构成若干可变电容器件。
在其他实施例中，所述第一离子与所述第二离子的导电类型相反。从而，所述鳍部结构与所述栅极结构能够构成其他半导体器件。
在本实施例中，所述栅极结构200包括：很跨所述鳍部结构110表面的栅介质层(未图示)；位于所述栅介质层表面的功函数层(未图示)；以及位于所述功函数层表面的栅电极层(未图示)。
在本实施例中，所述栅介质层的材料包括氧化硅或者高k介质材料(介电系数大于3.9)，所述高k介质材料包括氮化硅、氧化钛、氧化铝、氧化铪、氧化钽或氧化镧等。所述功函数层的材料包括氮化钛、氮化钽或钛铝。所述栅电极层的材料包括金属材料，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的至少一种。
在本实施例中，每个所述第一电互连结构310横跨所述掺杂层。
在本实施例中，所述第一电互连结构310的材料包括铜、钨、铝、氮化钛、氮化钽和钴中的至少一种。
在本实施例中，所述半导体结构还包括：包围所述栅极结构200及第一电互连结构310的第一介质层210。
在本实施例中，所述第一介质层210的材料包括氧化硅、氮化硅、氮氧化硅和氮碳化硅中的至少一种。
在本实施例中，第二电互连结构410包括2层第一电互连层411。
在其他实施例中，第二电互连结构包括大于2层的任意层数的第一电互连层。
在本实施例中，所述第一电互连层411的线宽D3与所述栅极结构200的宽度D4的比例范围为(如图4中所示)的比例范围为1.2:1至2:1。
由于所述第一电互连层411的线宽D3与所述栅极结构200的宽度D4的比例范围为，即，第一电互连层411的线宽D3采用较大的线宽，因此，有利于减少第二电互连结构410之间、以及第二电互连结构410与栅极结构200之间的接触电阻和连线电阻，从而，进一步改善半导体器件的性能。
在本实施例中，所述第一电互连层411的线宽D3范围包括20纳米至200纳米。
在本实施例中，所述第一电互连层411的材料包括金属材料，所述金属材料包括铜、钨、铝、氮化钛、氮化钽和钴中的至少一种。
在本实施例中，所述第二电互连结构410还包括：在相邻的所述第一电互连层411之间的若干第一导电插塞412。
在本实施例中，所述第一导电插塞412的材料包括金属材料。
在本实施例中，所述第一导电插塞412的材料与所述第一电互连层411的材料相同。
在其他实施例中，所述第一导电插塞的材料与所述第一电互连层的材料不同。
在本实施例中，所述第二电互连结构410还位于部分所述衬底100表面。
在本实施例中，所述半导体结构还包括：位于所述第一电互连结构310顶部表面的第三电互连结构320，所述第三电互连结构320与所述第一电互连结构310电互连，所述第三电互连结构320包括2层以上的第二电互连层322。
由于所述第三电互连结构320与所述第一电互连结构310电互连，所述第三电互连结构320包括2层以上的第二电互连层322，因此，通过多层的第二电互连层322的结构能够形成并联电路，以降低第一电互连结构310上的寄生电阻，从而，更好的提高了半导体器件的性能。在此基础上，当与第二电互连结构410电互连的栅极结构200，以及与第一电互连结构310电互连的衬底100之间形成的半导体器件为可变电容时，能够较大的提高所述可变电容的品质因数，从而，更好的减小了可变电容在运行时的能量损耗。
在本实施例中，第三电互连结构320包括2层所述第二电互连层322。
在其他实施例中，第三电互连结构包括大于2层的任意层数的第二电互连层。
在本实施例中，所述第二电互连层322的线宽D2与所述第一电互连结构310的宽度D1(如图6中所示)的比例范围为1.1:1至2.5:1。
由于所述第二电互连层322的线宽D2与所述第一电互连结构310的宽度D1的比例范围为1.1:1～2.5:1，即，第二电互连层322的线宽D2采用较大的线宽，因此，有利于减少第三电互连结构320之间、以及第三电互连结构320与第一电互连结构310之间的接触电阻和连线电阻，从而，进一步改善半导体器件的性能。
在本实施例中，所述第二电互连层322的线宽D2范围包括22纳米至450纳米。
在本实施例中，所述第二电互连层322的材料包括金属材料，所述金属材料包括铜、钨、铝、氮化钛、氮化钽和钴中的至少一种。
在本实施例中，所述第三电互连结构320还包括：在相邻的所述第二电互连层322之间的若干第二导电插塞323。
在本实施例中，所述第二导电插塞323的材料包括金属材料。
在本实施例中，所述第二导电插塞323的材料与所述第二电互连层322的材料相同。
在其他实施例中，所述第二导电插塞的材料与所述第二电互连层的材料不同。
在本实施例中，所述第三电互连结构320还位于部分所述衬底100表面。
在本实施例中，所述半导体结构还包括：位于所述第一介质层210表面的第三介质层230，所述第三介质层230包围所述第二电互连结构410以及第三电互连结构320。
在本实施例中，所述半导体结构还包括：位于所述栅极结构200和所述第二电互连结构410之间的若干第三导电插塞413。
所述第三导电插塞413用于使所述第二电互连结构410与所述栅极结构200之间形成电互连。
在本实施例中，所述半导体结构还包括：位于所述第三电互连结构320和所述第一电互连结构310之间的若干第四导电插塞321。
所述第四导电插塞321用于使所述第三电互连结构320与所述第一电互连结构310之间形成电互连。
在本实施例中，所述半导体结构还包括：包围若干第三导电插塞413和若干第四导电插塞321的第二介质层220，所述第二介质层220位于所述第一介质层210和所述第三介质层230之间。
在本实施例中，所述半导体结构还包括：位于所述第一介质层210和所述衬底100表面之间的衬底介质层120。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (22)

1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底表面的栅极结构；
分别位于所述栅极结构两侧衬底表面的第一电互连结构；
位于所述栅极结构顶部表面的第二电互连结构，所述第二电互连结构与所述栅极结构电互连，所述第二电互连结构包括2层以上的第一电互连层。
2.如权利要求1所述的半导体结构，其特征在于，所述第一电互连层的线宽与所述栅极结构的宽度的比例范围为1.2:1至2:1。
3.如权利要求2所述的半导体结构，其特征在于，所述第一电互连层的线宽范围包括20纳米至200纳米。
4.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述第一电互连结构顶部表面的第三电互连结构，所述第三电互连结构与所述第一电互连结构电互连，所述第三电互连结构包括2层以上的第二电互连层。
5.如权利要求1所述的半导体结构，其特征在于，所述第二电互连层的线宽与所述第一电互连结构的宽度的比例范围为1.1:1至2.5:1。
6.如权利要求5所述的半导体结构，其特征在于，所述第二电互连层的线宽范围包括22纳米至450纳米。
7.如权利要求1所述的半导体结构，其特征在于，所述第一电互连层的材料包括金属材料。
8.如权利要求1所述的半导体结构，其特征在于，所述第二电互连层的材料包括金属材料。
9.如权利要求1所述的半导体结构，其特征在于，所述第二电互连结构还包括：位于相邻的所述第一电互连层之间的若干第一导电插塞。
10.如权利要求4所述的半导体结构，其特征在于，所述第三电互连结构还包括：位于相邻的所述第二电互连层之间的若干第二导电插塞。
11.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述栅极结构与所述第二电互连结构之间的第三导电插塞。
12.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述第一电互连结构与所述第三电互连结构之间的第四导电插塞。
13.如权利要求1所述的半导体结构，其特征在于，所述第二电互连结构还位于部分所述衬底表面。
14.如权利要求4所述的半导体结构，其特征在于，所述第三电互连结构还位于部分所述衬底表面。
15.如权利要求1所述的半导体结构，其特征在于，所述衬底上具有若干相互分立的鳍部结构，所述栅极结构横跨所述若干鳍部结构。
16.如权利要求1所述的半导体结构，其特征在于，所述栅极结构两侧的鳍部结构内具有掺杂层，并且，每个所述第一电互连结构横跨所述掺杂层。
17.如权利要求16所述的半导体结构，其特征在于，所述衬底内具有第一离子，所述掺杂层内具有第二离子，且所述第一离子与所述第二离子的导电类型相同。
18.如权利要求16所述的半导体结构，其特征在于，所述衬底内具有第一离子，所述掺杂层内具有第二离子，且所述第一离子与所述第二离子的导电类型相反。
19.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底表面形成栅极结构；
分别在所述栅极结构两侧衬底的表面形成第一电互连结构；
在所述栅极结构顶部表面形成第二电互连结构，所述第二电互连结构与所述栅极结构电互连，所述第二电互连结构包括2层以上的第一电互连层。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，所述第二电互连结构还包括：在相邻的所述第一电互连层之间的若干第一导电插塞。
21.如权利要求19所述的半导体结构的形成方法，其特征在于，还包括：在所述第一电互连结构顶部表面形成第三电互连结构，所述第三电互连结构与所述第一电互连结构电互连，所述第三电互连结构包括2层以上的第二电互连层。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，所述第三电互连结构还包括：在相邻的所述第二电互连层之间的若干第二导电插塞。
CN202010426930.9A 2020-05-19 2020-05-19 半导体结构及半导体结构的形成方法 Pending CN113690214A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010426930.9A CN113690214A (zh) 2020-05-19 2020-05-19 半导体结构及半导体结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010426930.9A CN113690214A (zh) 2020-05-19 2020-05-19 半导体结构及半导体结构的形成方法

Publications (1)

Publication Number Publication Date
CN113690214A true CN113690214A (zh) 2021-11-23

Family

ID=78576150

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010426930.9A Pending CN113690214A (zh) 2020-05-19 2020-05-19 半导体结构及半导体结构的形成方法

Country Status (1)

Country Link
CN (1) CN113690214A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100033259A1 (en) * 2008-08-11 2010-02-11 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
US20140367831A1 (en) * 2013-06-13 2014-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Variable capacitance devices
CN107195615A (zh) * 2016-03-15 2017-09-22 恩智浦美国有限公司 带有屏蔽结构的晶体管、封装器件及其制造方法
CN108231747A (zh) * 2016-12-21 2018-06-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法、电子装置
US20180277526A1 (en) * 2017-03-24 2018-09-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same
US20200098684A1 (en) * 2018-09-26 2020-03-26 Nxp Usa, Inc. Transistor, packaged device, and method of fabrication
US20200111921A1 (en) * 2018-10-08 2020-04-09 Qualcomm Incorporated Thin-film variable metal-oxide-semiconductor (mos) capacitor for passive-on-glass (pog) tunable capacitor

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100033259A1 (en) * 2008-08-11 2010-02-11 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
US20140367831A1 (en) * 2013-06-13 2014-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Variable capacitance devices
CN107195615A (zh) * 2016-03-15 2017-09-22 恩智浦美国有限公司 带有屏蔽结构的晶体管、封装器件及其制造方法
CN108231747A (zh) * 2016-12-21 2018-06-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法、电子装置
US20180277526A1 (en) * 2017-03-24 2018-09-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same
US20200098684A1 (en) * 2018-09-26 2020-03-26 Nxp Usa, Inc. Transistor, packaged device, and method of fabrication
US20200111921A1 (en) * 2018-10-08 2020-04-09 Qualcomm Incorporated Thin-film variable metal-oxide-semiconductor (mos) capacitor for passive-on-glass (pog) tunable capacitor

Similar Documents

Publication Publication Date Title
US6995412B2 (en) Integrated circuit with capacitors having a fin structure
US10692772B2 (en) Integrating metal-insulator-metal capacitors with fabrication of vertical field effect transistors
CN110364507B (zh) 半导体元件
CN105609543A (zh) 用于高度缩放的晶体管的接触件
CN112018040A (zh) 集成电路装置的形成方法
CN105097807A (zh) FinFET器件的结构和形成方法
WO2008011144A1 (en) Soi device and method for its fabrication
KR102300699B1 (ko) 상부 금속 라우팅 층에 리피터 / 버퍼를 포함하는 반도체 장치 및 그 제조 방법
TWI639218B (zh) 半導體元件與其製造方法
CN108231562A (zh) 逻辑单元结构和方法
TW202109673A (zh) 半導體裝置的形成方法
US11276684B2 (en) Recessed composite capacitor
CN112687682A (zh) 集成电路装置
TWI701724B (zh) 半導體裝置與其製作方法
US9893184B2 (en) Fin-type field effect transistor device and method of fabricating the same
US10529624B2 (en) Simple contact over gate on active area
CN103579178A (zh) 置于集成电路产品中装置层级的电容器及其制作方法
CN113690214A (zh) 半导体结构及半导体结构的形成方法
KR102611247B1 (ko) 패턴 게이트를 갖는 반도체 금속 산화물 트랜지스터 및 이를 형성하는 방법
US11515428B2 (en) Semiconductor device structure having multiple gate terminals
US20240120369A1 (en) High density trench capacitor
CN113540019B (zh) 可变电容器及可变电容器的形成方法
US20240128334A1 (en) Semiconductor structure with wrapped-around backside contact
CN221008951U (zh) 集成电路
US20240128318A1 (en) Semiconductor structure with fully wrapped-around backside contact

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination