CN110364507B - 半导体元件 - Google Patents

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Abstract

一种半导体元件，包含位于基材上方的晶体管，以及在晶体管上方的第一金属化层、第二金属化层和第三金属化层。第一金属化层、第二金属化层和第三金属化层分别包含第一金属特征、第二金属特征和第三金属特征。第二金属特征纵向排列并实质垂直于第一金属特征，而第三金属特征实质上纵向排列平行于第一金属特征。第一金属特征、第二金属特征和第三金属特征分别具有沿着垂直于基材上表面的第一方向的第一厚度、第二厚度和第三厚度。第二厚度小于第一厚度和第三厚度。

Description

半导体元件
技术领域
本揭露是关于一种半导体元件。
背景技术
集成电路产业历经快速成长。集成电路材料及设计上的技术进展已经产生数个世代的集成电路，每一世代具有比前一世代更小的体积及更复杂的电路。集成电路演进的过程中，功能密度(亦即每一晶片面积上的互连装置数量)普遍增加，而几何尺寸(亦即使用一制程能制造出的最小组件或线路)则减少。此缩小比例制程通常通过增加制造效率以及降低相关成本以提供优势。此比例的缩小同样增加集成电路的制程及制造的复杂性。
举例来说，在集成电路设计(例如系统单晶片、中央处理器)或图形处理器中，使用标准元件(例如反向器、NAND、NOR、AND、OR或正反器)已经成为一种受欢迎的选择，因其易于处理复杂的设计。在这些元件中，金属化层形成于晶体管上，并用于绕线连接晶体管之间的信号和电源线(例如Vdd以及接地)。随着持续的缩小比例制程，设计和制造这样的元件面临到一些挑战。举例来说，缩小电源线及/或接地线的几何形状通常会增加其电阻，这增加元件的电源消耗。同样地，为了增加设计密度而将信号线更靠近地放置一般会增加信号线之间的耦合电容，这不利地影响元件的表现。因此，这些方面的改进是需要的。
发明内容
本揭露内容的实施例提供一种半导体元件。半导体元件包含形成在基材上方的晶体管。半导体元件也包含位于晶体管上方的第一金属化层，其中第一金属化层包含设置在第一介电层中的第一金属特征，而第一金属特征具有沿着垂直于基材的上表面的第一方向的第一厚度。半导体元件亦包含位于第一金属化层上的第二金属化层，其中第二金属化层包含设置在第二介电层中的第二金属特征，而第二金属特征具有沿着第一方向的第二厚度。半导体元件又包含位于第二金属化层上方的第三金属化层，其中第三金属化层包含设置在第三介电层中的第三金属特征，而第三金属特征具有沿着第一方向的第三厚度，又其中第二厚度小于第一厚度和第三厚度。第二金属特征纵向排列并实质垂直于第一金属特征，而第三金属特征纵向排列并实质平行于第一金属特征。
本揭露内容的实施例亦提供一种半导体元件。半导体元件包含多个鳍式场效晶体管、第一金属化层、第二金属化层以及第三金属化层。鳍式场效晶体管位于基材上方，鳍式场效晶体管排列成邻接的多个标准元件，而各标准元件包含P型鳍式场效晶体管和N型鳍式场效晶体管，鳍式场效晶体管的多个栅极堆叠沿着第一方向纵向排列。第一金属化层位于鳍式场效晶体管上方，第一金属化层包含设置在第一介电层中的多个第一金属特征，第一金属特征沿着垂直于第一方向的第二方向纵向排列，第一金属特征具有沿着垂直于基材的上表面的第三方向的第一厚度。第二金属化层位于第一金属化层上方，第二金属化层包含设置在第二介电层中的多个第二金属特征，第二金属特征沿纵向排列并实质上平行于第一方向，第二金属特征具有沿着第三方向的第二厚度。第三金属化层位于第二金属化层上方，第三金属化层包含设置在第三介电层中的多个第三金属特征，第三金属特征沿纵向排列并平行于第二方向，第三金属特征具有沿着第一方向的第三厚度，其中第二厚度小于第一厚度及第三厚度。
本揭露内容的实施例亦提供一种半导体元件。半导体元件包含多个鳍式场效晶体管、第一金属化层以及第二金属化层。鳍式场效晶体管位于基材上方，鳍式场效晶体管包含沿着第一方向纵向排列的多个鳍以及沿着垂直于第一方向的第二方向纵向排列的多个栅极堆叠，鳍式场效晶体管排列成邻接的多个标准元件，各标准元件具有实质上为矩形的边界。第一金属化层位于鳍式场效晶体管上方，第一金属化层包含设置在第一介电层中的多个第一金属特征，第一金属特征纵向排列并平行于第一方向，第一金属特征包含用于绕线连接半导体元件的多个电源线和多个接地线的多个导体，每个第一金属特征具有沿着垂直于第一方向及第二方向的第三方向的第一厚度。第二金属化层位于第一金属化层上方，第二金属化层包含设置在第二介电层中的多个第二金属特征，第二金属特征纵向排列并平行于第二方向，第二金属特征包含用于各标准元件的边界内绕线连接信号线的多个导体，每个第二金属特征具有沿着第三方向的第二厚度，其中第二厚度与第一厚度的一比率在0.5至0.95的范围内。
附图说明
阅读以下详细叙述并搭配对应附图，可理解本揭露多个样态。应强调的是，为与产业标准实务一致，多数构造特征并未依比例绘制，且仅以叙述用途。事实上，可以任意方式增大或缩小构造特征的维度，以为明确讨论。
图1绘示部分根据本揭露多个面向建构的半导体元件的透视图；
图2绘示部分根据一些实施例的图1的半导体元件的剖面图；
图3绘示部分根据一些实施例的图1半导体元件的各种组件的剖面图；
图4A和图4B绘示部分根据一些实施例的图1的半导体元件的一些组件的上视图；
图5A、图5B、图5C、图5D和图6绘示部分根据一些实施例的图1的半导体元件的一些组件的布局图(同样也为上视图)；
图7绘示部分根据一些实施例的图1的半导体元件的布局图。
具体实施方式
以下揭示内容提供许多不同实施例或示例，用于执行提供的标的物的不同特征。下文描述组件及排列的特定实例以简化本揭露书的内容。当然，这些实例仅为示例且并不意欲为限制性。举例来说，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本揭露可在各实例中重复元件符号及/或字母。此重复本身并不指示所论述的各实施例及/或配置之间的关系。
进一步地，为了便于描述，本文可使用空间相对性用语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性用语意欲包含元件在使用或操作中的不同定向。装置可经其他方式定向(旋转90度或处于其他定向)且因此可同样解读本文所使用的空间相对性描述词。更进一步地，除非另外说明，否则当以“大约”、“大概”及类似用语来描述一数字或是数字范围时，该用语意欲包含在所属领域中具有通常知识者所理解的合理比例(例如正负百分之10)内的数字。举例来说，“大约5纳米”的用语包含从“4.5纳米”到“5.5纳米”的维度范围。
本揭露大致上与半导体元件及制造方法有关，更具体的为使用标准元件如反向器、NAND门、NOR门、AND门、OR门、正反器或其他适合元件来设计和制造集成电路。一般标准元件包含各种晶体管，如具有P型金属氧化物半导体场效晶体管和N型金属氧化物半导体场效晶体管的互补式金属氧化物半导体场效晶体管。在这些集成电路中，金属化层形成于标准元件的晶体管上方，并用以绕线连接晶体管之间的信号和电源线，如Vdd、Vss以及接地线。
在本揭露的一实施例中，第一金属化层直接形成于晶体管上方，并用以绕线连接电源线以及标准元件之间的一些栅极到漏极的连接。举例来说，电源线可向晶体管的漏极端子提供Vdd、Vss及/或接地连接。使用第一金属化层以绕线连接电源线，可减少在这些信号中的连接长度，因此减少电源消耗。在第一金属化层上方的第二金属化层可提供主要在标准元件内的绕线连接信号线及具有相对较短连接长度。在第二金属化层上方的第三金属化层可提供具有相对较长连接长度的电源线网状结构。因为第一金属化层和第三金属化层提供电源线绕线连接，因此通常希望其中导体的低电阻能用于减少集成电路的电源消耗，以及能减少沿着电源线的电源压降。同样地，因为电源线是相对静止的，因此在这些导体上的耦合电容通常不是问题。相反地，因为第二金属化层提供相对较短的连接以及提供绕线连接信号线，因此通常希望其中导体的耦合电容是较低的。举例来说，第二金属化层中的信号线可以高频切换(例如数百MHz至GHz)。其中导体之间具有较低的耦合电阻一般可改进电路效能。
一种减少第二金属化层中的耦合电容的方法为增加其中相邻导体之间的间隔。因为电容(C)与两个导体之间的距离成反比(C＝εA/D，其中ε为两个导体之间的介电材料的介电常数，A为两个导体的面积，而D为两个导体之间的距离)，因此增加导体之间的间隔(D)会减少其耦合电容。然而，这也不利地减少元件集成密度。在本揭露的一实施例中，第二金属化层中的导体被制造得更薄，这有效地减少相邻导体之间的耦合面积(A)。因为电容与两个导体的面积成正比，因此减少导体的面积会减少其耦合电容。另一个未预期到的效益为更薄的导体也可被制造得更窄并彼此放置得更靠近，这可有效地增加元件集成密度。在本揭露的一实施例中，第二金属化层中的导体对比第一金属化层和第三金属化层中的导体，被制造得至少薄10％，以大幅减少第二金属化层中的耦合电容。这些和本揭露的其他面向将结合图1至图7在下述作进一步描述。
图1绘示根据本揭露建构的部分半导体元件100的透视图。图1所绘示的半导体元件100仅用以例示说明，并不将本揭露的范围限制在任何特定数量的鳍、栅极、晶体管、介电层、金属化层及/或其他结构。举例来说，即使在一些实施例中绘示了鳍和鳍式场效晶体管，半导体元件100仍可包含平面晶体管。此外，图1至图7所绘示的半导体元件100可为集成电路处理期间制造的中间元件或其一部分，其可包含静态随机存取记忆体及/或逻辑电路，可包含如电阻器、电容器以及感应器的被动元件，以及可包含如P型金属氧化物半导体场效晶体管、N型金属氧化物半导体场效晶体管、多栅极场效晶体管的主动元件，其中多栅极场效晶体管可如鳍式场效晶体管、金氧半导体场效晶体管、互补式金氧半导体晶体管、双极晶体管、高压晶体管、高频晶体管、其他记忆体单元及上述组合。
请参阅图1，半导体元件100包含基材102、在基材上方的多个半导体鳍103、使鳍103下端部分彼此隔离的隔离结构107，以及接合一或多个鳍103以形成鳍式场效晶体管的多个栅极堆叠108(仅绘示出一个)。鳍103和栅极堆叠108(以及图1未绘示的半导体元件100的各种其他组件)被覆盖在一或多层介电层130中。半导体元件100更进一步包含三层或更多层具有根据本揭露多个面向制造的导体的金属化层140，金属化层140为半导体元件100的晶体管提供信号或电源绕线连接。为了方便下述讨论，图1更进一步定义三个方向(X、Y和Z)。X方向为鳍103的纵长方向，Y方向为鳍103的横向方向并和X方向正交，而Z方向和X方向及Y方向两者正交。在一实施例中，Z方向同样和基材102的上表面正交(亦即Z方向为基材102的上表面的法线)。有时，Z方向也被称为鳍103和栅极堆叠108的高度方向。
图2绘示沿着鳍103的长度切割的X-Z平面(图1的A-A线)中的半导体元件100的剖面图。共同参考图1和图2，半导体元件100的各种组件在下述作进一步描述。
在本实施例中，基材102为硅基材(例如硅晶圆)。或者，基材102可包含另一种如锗的基本半导体；可包含如碳化硅、氮化镓、砷化镓、磷化镓、磷化铟、砷化铟以及锑化铟的化合物半导体；可包含如硅化锗、磷砷化镓、磷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟以及砷磷化镓铟，及上述组合的合金半导体。在实施例中，基材102可包含氧化铟锡玻璃、受到应变及/或应力以提升效能的绝缘层上硅基材、磊晶区、掺杂区及/或其他适合的特征结构或层。
鳍103可包含一或多层如硅或硅化锗的半导体材料，且可掺杂适当的掺杂物以形成主动元件或被动元件。在一实施例中，鳍103可包含交替堆叠的多层半导体材料，举例来说，具有多层硅和多层硅化锗交替堆叠。鳍103可以任何适当的方法图案化。举例来说，可使用一或多个光刻制程以图案化鳍103，包含双重图案化或多重图案化制程。双重图案化或多重图案化制程一般结合光刻和自对准制程，使得创造出的图案，举例来说，具有较使用单一直接光刻制程得到的间距来得小。举例来说，在一实施例中，牺牲层在基材上方形成并使用光刻制程图案化。侧壁空间层利用自对准制程沿着图案化的牺牲层形成。接着，移除牺牲层，剩下的侧壁空间层或心轴可作为遮罩元件用以图案化鳍103。举例来说，遮罩元件可用以将凹处蚀刻至基材102上方或之中的半导体层，并将鳍103留在基材102上。蚀刻制程可包含干式蚀刻、湿式蚀刻、反应式离子蚀刻及/或其他适合的制程。举例来说，干式蚀刻制程可执行含氧气体、含氟气体(例如四氟化碳、六氟化硫、二氟甲烷、三氟甲烷及/或六氟乙烷)、含氯气体(例如氯气、三氯甲烷、四氯化碳及/或三氯化硼)、含溴气体(例如溴化氢及/或三溴甲烷)、含碘气体、其他适合的气体、等离子及/或上述组合。举例来说，湿式蚀刻制程可包含在稀释的氢氟酸、氢氧化钾溶液、氨水、含氢氟酸的溶液、硝酸、乙酸或其他适合的湿式蚀刻剂中蚀刻。形成鳍103的许多其他实施例的方法也可能是合适的。
隔离结构107可包含二氧化硅、氮化硅、氮氧化硅、氟硅玻璃、低介电常数的介电材料及/或其他适合的绝缘材料。在一实施例中，通过在基材102之中或上方蚀刻凹槽(例如作为形成鳍103的部分制程)、以绝缘材料填充凹槽，和对绝缘材料实施化学机械平坦化制程及/或回蚀制程，并留下剩余的绝缘材料来做为隔离结构107。其他类型的绝缘结构如场氧化层及局部氧化硅也可能是适合的。隔离结构107可包含多层结构，举例来说，在基材102和鳍103的表面上具有一或多层衬垫层，以及在一或多层衬垫层上方具有主隔离层。
请参阅图2，半导体元件100包含各种源极/漏极区104，以及在源极/漏极区104之间的通道区106。在各种实施例中，源极/漏极区104可嵌入鳍103中或可升高到鳍103的上方，而通道区106配置在鳍103中。源极/漏极区104可包含重掺杂的源极和漏极、轻掺杂的源极和漏极、升高区、受应变区、磊晶生长区及/或其他适合的特征。源极/漏极区104可以蚀刻和磊晶生长、环状植入制程(halo implantation)、源极/漏极植入制程、源极/漏极活化制程及/或适当的制程来形成。在一实施例中，源极/漏极区104更进一步包含硅化或锗硅化(germanosilicidation)。举例来说，可以包含沉积金属层、使金属层退火让金属层能够与硅反应形成金属硅化物，以及接着移除未反应的金属层等制程来形成硅化。
每一个栅极堆叠108可为多层结构。更进一步地，栅极堆叠108之间可具有相同或不同的结构。下述适用于任何一个的栅极结构108。在一实施例中，栅极堆叠108包含界面层及在界面层上方的多晶硅层。在一些实施例中，栅极堆叠108可进一步地包含栅极介电层及配置在界面层和多晶硅层之间的金属栅极层。在一些实施例中，栅极堆叠108包含一或多层取代多晶硅层的金属层。在各种实施例中，界面层可包含二氧化硅或氮氧化硅的介电材料，并可以化学氧化、热氧化、原子层沉积、化学气相沉积及/或其他适合的方法来形成。多晶硅层可以适当的沉积制程，如低压化学气相沉积及等离子增强化学气相沉积来形成。栅极介电层可包含高介电常数介电层，如二气化铪、二氧化锆、三氧化二镧、二氧化钛、三氧化二钇、钛酸锶、其他适合的氧化物，或上述组合，并可以原子层沉积及/或其他适合的方法来形成。金属栅极层可包含P型功函数金属层或N型功函数金属层。P型功函数金属层包含选自一氮化钛、一氮化钽、钌、钼、钨、铂或上述组合的群组的金属，但不意欲限定之。N型功函数金属层包含选自钛、铝、碳化钽、氮碳化钽、氮硅化钽或上述组合的金属，但不意欲限定之。P型或N型功函数金属层可包含复数层，并可以化学气相沉积、物理气相沉积及/或其他适合的制程来沉积。一或多层金属层可包含铝、钨、钴、铜及/或其他适合的材料，并可以化学气相沉积、物理气相沉积、电镀及/或其他适合的制程来形成。栅极堆叠108可在先栅极制程或后栅极制程中形成(亦即取代栅极制程)。
介电层110沉积在栅极堆叠108上方。在一实施例中，介电层110包含金属氧化物、金属氮化物或其他适合的介电材料。举例来说，金属氧化物可为二氧化钛、三氧化二铝或其他金属氧化物。举例来说，金属氮化物可为一氮化钛、一氮化铝、氮氧化铝、一氮化钽或其他金属氮化物。介电层110可通过一或多个沉积及蚀刻制程形成在栅极堆叠108上方。
栅极侧壁空间层112设置在栅极堆叠108和介电层110的侧壁上。栅极侧壁空间层112可为单层或多层结构。在一实施例中，栅极侧壁空间层112包含低界电常数的介电材料(例如介电常数小于7)。在一些实施例中，栅极侧壁空间层112包含介电材料，如二氧化硅、氮化硅、氮氧化硅、其他介电材料或上述组合。在一实例中，栅极侧壁空间层112通过在半导体元件100上方覆盖沉积第一介电层(例如具有均匀厚度的二氧化硅层)作为衬垫层，和通过在第一介电层上方覆盖沉积第二介电层(例如氮化硅层)作为主要D型轮廓侧壁空间层，并接着进行非等向性地蚀刻以移除部分的介电层使栅极侧壁空间层112形成。
接触蚀刻停止层114设置在鳍103、源极/漏极区104以及栅极侧壁空间层112上方。接触蚀刻停止层114可包含介电材料，如氮化硅、二氧化硅、氮氧化硅及/或其他材料。接触蚀刻停止层114可以等离子增强化学气相沉积及/或其他适合的沉积或氧化制程来形成。
层间介电层116设置在接触蚀刻停止层114上方。层间介电层116可包含材料如四乙氧基硅烷、未掺杂的硅玻璃或掺杂的硅氧化物如硼磷硅酸玻璃、熔融硅酸玻璃、磷硅酸玻璃、硼掺杂硅酸玻璃及/或其他适合的介电材料。层间介电层116可以等离子增强化学气相沉积制程、流动式化学气相沉积制程或其他适合的沉积技术来形成。
各种源极/漏极接触118设置在源极/漏极区104上方，并和源极/漏极区104电性接触(例如通过金属硅化物层)。在一实施例中，源极/漏极接触118包含金属如铝、钨、铜、钴、钛、一氮化钛、上述组合或其他适合的导电材料。在一实施例中，利用适合的制程如化学气相沉积、物理气相沉积、电镀及/或其他适合的制程以沉积源极/漏极接触118。
介电层120设置在源极/漏极接触118上方。介电层120可包含金属氧化物(例如二氧化钛或三氧化二铝)、金属氮化物(例如一氮化钛、一氮化铝、氮氧化铝、一氮化钽)或其他适合的介电材料。在各种实施例中，介电层110和介电层120包含相同或不同的材料，而介电层120和层间介电层116可包含相同或不同的材料。介电层120可利用物理气相沉积、化学气相沉积或其他沉积方法来沉积。在一实施例中，在沉积介电层110、层间介电层116和介电层120后，实施化学机械平坦化制程以平坦化半导体元件100的上表面。因此，在一些实施例中，各种层(介电层110、栅极侧壁空间层112、接触蚀刻停止层114、层间介电层116和介电层120)的上表面共平面。
另一个接触蚀刻停止层124设置在各种层(介电层110、栅极侧壁空间层112、接触蚀刻停止层114、层间介电层116和介电层120)的上方。在各种实施例中，接触蚀刻停止层124和接触蚀刻停止层114可包含相同或不同的材料。
各种通孔136直接设置在栅极堆叠108和源极/漏极接触118上方，并和栅极堆叠108和源极/漏极接触118物理接触。在一些实施例中，和栅极堆叠接触的通孔136也被称作栅极通孔，而和源极/漏极接触118接触的通孔136也被称作源极/漏极接触通孔。因为通孔136位在金属化层140下方，因此在本实施例中他们也可被称作通孔-0。通孔136可通过在接触蚀刻停止层124、介电层110和介电层120中蚀刻导孔，并在导孔中沉积一或多种导电材料来形成。在一实施例中，通孔136包含在导孔侧壁上方的一或多层阻挡层，并和接触蚀刻停止层124、介电层110和介电层120直接接触，并且又进一步包含被阻挡层环绕的金属填充层。阻挡层可包含导电材料，如钛、一氮化钛或一氮化钽；金属填充层可包含钨、钴、钌、铜或其他适合的材料。在一特定的实施例中，通孔136仅包含金属填充层且无任何介于金属填充层和周围介电材料之间的阻挡层。为了进一步此实施例，通孔136可包含和环绕通孔136的介电层直接接触的钨。具有这样通孔结构(例如钨无任何阻挡层)的一个好处为可为了增加元件集成密度而将通孔136制作得非常小。
请继续参照图2，金属化层140设置在通孔136上方。在本实施例中，金属化层140包含第一金属化层150、第二金属化层160以及第三金属化层170。在一些实施例中，金属化层140可包含在第三金属化层170上方额外的金属化层。各种金属化层在下方进一步详述。
第一金属化层150包含设置在介电层151内的导体154。介电层151可包含一层介电材料或多层介电材料。介电层151可包含低介电常数介电材料，如四乙氧基硅烷、未掺杂的硅玻璃或掺杂的硅氧化物如硼磷硅酸玻璃、熔融硅酸玻璃、磷硅酸玻璃、硼掺杂硅酸玻璃及/或其他适合的介电材料。介电层151可以等离子增强化学气相沉积制程或其他适合的沉积技术来沉积。在一实施例中，导体154可包含围绕金属填充层的阻挡层，其中阻挡层包含钛、一氮化钛、一氮化钽或其他适合的材料，而金属填充层包含钴、钌、铜或其他适合的材料。导体154和通孔136直接接触以对半导体元件100内的晶体管的一些源极、漏极和栅极端子提供电性连接。在一些实施例中，第一金属化层150也被称作M1层。
在一些实施例中，导体154和通孔136各自以单独的单镶嵌制程形成。举例来说，通孔136可通过在接触蚀刻停止层124、介电层110和介电层120中蚀刻导孔、以一或多种导电材料填充导孔，以及平坦化导电材料的制程来形成。之后，介电层151沉积在接触蚀刻停止层124和通孔136上方。随后，蚀刻介电层151以形成凹槽。接着，将一或多种导电材料填充进凹槽，并平坦化导电材料以形成导体154。在这些实施例中，导体154和通孔136可具有相同或不同的材料。在一实施例中，导体154和通孔136包含不同材料。举例来说，导体154包含铜但不包含钨，而通孔136包含钨但不包含铜。
在一些实施例中，导体154和通孔136通过双镶嵌制程共同形成。在这些实施例中，在沉积介电层151后，通孔136才形成，而通孔136和导体154包含相同材料。在一实例的执行中，在接触蚀刻停止层124和介电层151沉积后，蚀刻介电层151以形成凹槽。通过凹槽，蚀刻接触蚀刻停止层124、介电层110和介电层120以形成导孔。接着，一或多种导电材料沉积进导孔和凹槽以同时形成通孔136和导体154。在一实施例中，作为导体154和通孔136的材料包含钛层上的一氮化钛层上的钴层。在另一实施例中，作为导体154和通孔136的材料包含另一钛层上的钛层上的钌层。在又一实施例中，作为导体154和通孔136的材料包含一氮化钽层上的铜层。
请继续参照图2，第二金属化层160包含介电层161，以及设置在介电层161内的通孔162和导体164。介电层161可包含一层介电材料或多层介电材料。介电层161可包含与介电层151相似的材料。通孔162和导体164可分别包含与通孔162和导体164相似的材料。通孔162和导体164可与上述讨论的通孔136和导体154的形成相似，通过两个单独的单镶嵌制程形成，或通过一双镶嵌制程共同形成。在本实施例中，通孔162和导体164通过双镶嵌制程形成并包含相同材料，如一氮化钛黏着层上方的铜层或一氮化钽黏着层上方的铜层。在本实施例中，第二金属化层160也被称作M2层。
第三金属化层170包含介电层171，以及设置在介电层171内的通孔172和导体174。介电层171可包含一层介电材料或多层介电材料。介电层171可包含与介电层151相似的材料。通孔172和导体174可分别包含与通孔136和导体154相似的材料。通孔172和导体174可与上述讨论的通孔136和导体154的形成相似，通过两个单独的单镶嵌制程形成，或通过一双镶嵌制程共同形成。在本实施例中，通孔172和导体174通过双镶嵌制程形成并包含相同材料，如一氮化钛黏着层上方的铜层或一氮化钽黏着层上方的铜层。在本实施例中，第三金属化层170也被称作M3层。
在本实施例中，导体154和导体174大致上沿着X方向纵向排列，而导体164大致上沿着Y方向纵向排列(延伸进图2的页面中)。换句话说，导体154和导体174大致上平行鳍103的纵向方向，而导体164大致上平行栅极堆叠108的纵向方向(请详见图1和图5B)。进一步地，导体154、导体164和导体174分别具有沿着Z方向的厚度T1、厚度T2和厚度T3。图3进一步绘示半导体元件100内的导电特征的各种维度。为了简化，图3并未绘示介电特征。
请一并参照图2和图3，导体154、导体164和导体174的各种维度在下述讨论。在一实施例中，导体164主要用于绕线连接高频信号。因此，相邻导体164之间的耦合电容C特别受到关注，其中C＝εA/D，ε为介电层161的介电材料的介电常数，A为电容的面积并等于厚度T2乘以导体164沿着Y方向的长度(以图4A为例)，D为两个导体164沿着X方向之间的间隔。因此，当厚度T2减少时，相邻导体164之间的耦合电容会有利地减少。相反地，导体154和导体174主要用于绕线连接电源线及/或长互连。因此，导体154和导体174中较低的电阻一般希望用于减少集成电路的电源消耗和减少沿着电源线的电源压降。同样地，因为电源线是相对较静态的，因此导体154和导体174上的耦合电容一般不是问题。因此，在本实施例中，厚度T2在设计上较厚度T1和厚度T3薄。在一实施例中，厚度T2较厚度T1和厚度T3至少薄10％以实现减少的耦合电容的好处。然而，厚度T2一般不能太小，这是因为当厚度T2减小时，导体164内的电阻会增加。因为沿着导体164的信号延迟与耦合电容和电阻有关，因此必须同时考虑和平衡导体164内减少的耦合电容和增加的电阻。在一实施例中，厚度T2和厚度T1的比率(T2：T1)在0.5至0.95的范围内。在另一个实施例中，厚度T2和厚度T1的比率(T2：T1)在0.8至0.9的范围内。在一些实施例中，厚度T2和厚度T3的比率(T2：T3)在0.5至0.95的范围内。在一些其他的实施例中，厚度T2和厚度T3的比率(T2：T3)在0.8至0.9的范围内。在上述的范围内，设计下限以防止导体164内电阻增加的效应，而设计上限以利用导体164内耦合电容减少。换句话说，若比率(T2：T1和T2：T3)小于揭露的范围，则导体164内电阻增加可超过其电容减少的益处；且若比率(T2：T1和T2：T3)大于揭露的范围，则导体164内电容减少的效应对于一些应用来说则不具意义性。
在传统设计中，较高金属化层中的导体被设计成较较低金属化层中的导体厚。举例来说，M2层的导体一般被设计成较M1层的导体厚。由于M2层中相邻导体之间的较高耦合电容，这样的设计受到频率响应减小的影响。为了缓解此问题，一些设计可增加M2层中相邻导体之间的间隔D。然而，这会减小元件集成密度，因而增加制造半导体元件的花费。相反地，通过将导体164设计成更薄(特别较本实施例的导体154和导体174薄)，对比传统设计来说，可减少M2层中的耦合电容C。因此，对比传统设计来说，半导体元件100提供更佳的频率响应。
减小厚度T2还有另一个无法预期的好处。如上述讨论，导体164通过蚀刻凹槽至介电层161中并以一或多种导电材料(例如金属)填充凹槽来形成。凹槽的深宽比为一决定凹槽多容易(或多困难)填充金属的重要因子。深宽比定义为凹槽的厚度(T2)和凹槽的宽度(W2)的比率(亦即深宽比等于T2：W2)。当厚度T2减小时，深宽比也减小，表示凹槽较容易填充金属。此外，在各种实施例中，可减小导体164的宽度W2、可减小导体164之间的间隔D、或同时减小宽度W2和间隔D两者(由于厚度T2减小)以增加第二金属化层160中导体的数量，这有利于增加设计密度。在一实施例中，导体164沿着X方向的间距P2被设计成较栅极堆叠108沿着X方向的间距P1小。在图3中，间距P1和间距P2使用中心线到中心线的距离来定义。或者，可使用边缘到边缘的距离来定义。在一实施例中，P2：P1的比率被设计成约2：3或更小，如约1：2。若P2：P1的比率太大(例如远大于2：3)，则M2层的导体密度(例如M2层的每单位面积的导体164数量)可能太小，而对于标准原件来说可能无足够的绕线连接资源。若P2：P1的比率太小(例如远小于1：2)，则间隔D可能太小而相邻导体164之间的耦合电容C可能太大。在图3和图4A所绘示的实施例中，P2：P1的比率大约为2：3(换句话说，三倍的P2大约等于2倍的P1)。在图4B所绘示的实施例中，P2：P1的比率大约为1：2(换句话说，两倍的P2大约等于P1)。进一步地，在图4B所绘示的实施例中，导体164被设计成较栅极堆叠108窄。
在一些实施例中，通孔162也被设计成较传统同一层中的通孔薄(沿着Z方向)。在一实施例中，通孔162具有和通孔172大约相同的宽度和长度(沿着X方向和Y方向)，但具有较通孔172较小的高度(沿着Z方向)。在一些实施例中，通孔162具有较通孔172较小的宽度、较小的长度和较小的高度。在一些实施例中，举例来说，通孔136可能被设计成较通孔162长(沿着Z方向)以达到栅极堆叠108的顶部。在一些实施例中，举例来说，通孔136可能被设计成较通孔162短(沿着Z方向)以减小连接中的电阻。在各种实施例中，介电层151、介电层161和介电层171的厚度可能被设计成相同或不同。在一实施例中，因为厚度T2小于厚度T3，因此介电层161被设计成较介电层171薄。在一实施例中，因为厚度T2小于厚度T1，因此介电层161被设计成较介电层151薄。
图5A到图7绘示根据一些实施例半导体元件100的各种布局图，并从上视图绘示半导体元件100的各种元件。特别的是，图5A绘示鳍103、栅极堆叠108和源极/漏极接触118的布局。请参阅图5A，半导体元件100包含各种标准元件302(包含302-1、302-2和302-3)。每一个标准元件302包含互补式金属氧化物半导体场效晶体管，该互补式金属氧化物半导体场效晶体管具有一或多个在N型井区中形成的P型金属氧化物半导体场效晶体管以及一或多个在P型井区中形成的N型金属氧化物半导体场效晶体管。标准元件302的边界彼此邻接。每一个标准元件302可能执行数位电路功能，例如反向器、NAND、NOR、AND、OR或正反器。
在此实施例中，各种鳍103(包含103-1、103-2、103-3、103-4、103-5和103-6)沿着X方向纵向排列。鳍103-1、鳍103-3和鳍103-5沿着相同的轨迹设置，但在元件边界上彼此分开。相似地，鳍103-2、鳍103-4和鳍103-6沿着相同的轨迹设置，但在元件边界上彼此分开。各种栅极堆叠108(包含108-1、108-2、108-3、108-4、108-5、108-6、108-7、108-8和108-9)沿着Y方向纵向排列。在此实施例中，栅极堆叠108-2、108-4、108-5、108-7和108-8与鳍接合以在各自的标准元件中形成鳍式场效晶体管，并因此被称作功能栅极。如同关于图2所讨论的，栅极堆叠108-2、108-4、108-5、108-7和108-8可能包含栅极介电层和栅极电极。栅极堆叠108-1、108-3、108-6和108-9为介电栅极(或伪栅极)，并设置在标准元件的边界以使标准元件302彼此隔离。介电栅极可能包含介电材料，如硅氧化物或硅氮化物。
图5B和图5A相同，惟根据一些实施例增加通孔-0层和M1层。请参阅图5B，通孔-0层包含各种通孔136，而M1层包含各种导体154(包含154-1、154-2、154-3、154-4和154-5)。应注意的是，图5B并未绘示所有的导体154。导体154沿着X方向纵向排列，并大致上平行鳍103。一些导体154提供电源线绕线连接。举例来说，导体154-1可绕线连接接地线或Vss线，而导体154-2可绕线连接Vdd线。因此，一些导体154相对较长，并可横跨多个标准元件302。这些导体154被设计成具有适当的厚度T1(请详见图3)和宽度W1，以减小导体的电阻。通孔136设置在晶体管的各种源极、漏极和栅极端子上，并提供这些端子和导体之间的电性连接。
图5C和图5B相同，惟根据一些实施例增加通孔-1层(具有通孔162)和M2层(具有导体164)。应注意的是，图5C并未绘示所有的通孔162和导体154。请参阅图5C，导体164(包含164-1、164-2和164-3)沿着Y方向纵向排列，并大致上平行栅极堆叠108。许多导体164提供个别标准元件内的连接。因此，导体164比导体154相对较短。一些导体164(例如164-3)提供互补式金属氧化物半导体场效晶体管漏极端子之间的电性连接。一些导体164提供高频信号线。因此，如上述讨论，导体的厚度T2(请详见图3)被设计成较厚度T1和厚度T3小。在一进一步的实施例中，导体164沿着X方向的宽度W2(图5C)可能被设计成较导体154沿着Y方向的宽度W1小(图5B)。通孔162设置在导体154上，并提供导体154和导体164之间的电性连接。
图5D和图5C相同，惟根据一些实施例增加通孔-2层(具有通孔172)和M3层(具有导体174)。应注意的是，图5D并未绘示所有的通孔172和导体174。请参阅图5D，导体174沿着X方向纵向排列，并大致上平行鳍103。一些导体174提供电源线(例如Vdd、Vss及/或接地)绕线连接。因此，一些导体174相对较长，并可横跨多个标准元件302。导体174被设计成具有适当的厚度T3(请详见图3)和宽度W3(沿着Y方向)，以减小导体的电阻。在一实施例中，宽度W3被设计成较宽度W2大。在另一实施例中，厚度T1和厚度T3被设计成大约相同。在又一实施例中，宽度W1和宽度W3被设计成大约相同。虽然并未绘示，然而在一些实施例中，导体174的间距(沿着Y方向)可能被设计成和导体154的间距(沿着Y方向)大约相同。通孔172设置在导体164上，并提供导体164和导体174之间的电性连接。
图6绘示根据另一实施例半导体元件100的布局。为了简化，图6仅示出鳍103、栅极堆叠108以及源极/漏极接触118。半导体元件100的其他层可能被设计成和绘示于图5B到图5D的半导体元件100的其他层相似。请参阅图6，在此实施例中，鳍103(包含103-1和103-2)横跨多个标准元件302。一些栅极堆叠(108-a1、108-a2、108-a3、108-a4、108-b1、108-b2、108-b3和108-b4)沿着标准元件302的边界设置。栅极堆叠108-a1、栅极堆叠108-a2、栅极堆叠108-a3、栅极堆叠108-a4、栅极堆叠108-b1、栅极堆叠108-b2、栅极堆叠108-b3和栅极堆叠108-b4可能具有与功能栅极108-2、功能栅极108-4、功能栅极108-5、功能栅极108-7和功能栅极108-8相同的组成。然而，栅极堆叠(108-a1、108-a2、108-a3、108-a4、108-b1、108-b2、108-b3和108-b4)被连接到固定电压以作为标准元件302之间的隔离特征。举例来说，栅极堆叠108-a1、栅极堆叠108-a2、栅极堆叠108-a3和栅极堆叠108-a4可能被连接到Vss或接地，而栅极堆叠108-b1、栅极堆叠108-b2、栅极堆叠108-b3和栅极堆叠108-b4可能被连接到Vdd。图6中的实施例中的半导体元件100的其他面向和图5A到图5D中半导体装置100的其他面向相似。
图7绘示根据一些实施例半导体元件100的布局。请参阅图7，半导体元件100包含建构在P型井区和N型井区上方的邻接的标准元件302。在此实施例中，P型井区夹设在两个N型井区之间。在P型井区中有N型鳍式场效晶体管，而N型井区中有P型鳍式场效晶体管。每一个标准元件302包含具有N型鳍式场效晶体管和P型鳍式场效晶体管的互补式金属氧化物半导体场效晶体管。一些鳍式场效晶体管可能包含一个鳍，而一些鳍式场效晶体管可能包含多个鳍。
虽然不意欲限定，但本揭露一或多个实施例对半导体元件及其形成提供许多好处。举例来说，本揭露的实施例对集成电路提供M1金属结构、M2金属结构和M3金属结构，用以对M2层的高切换导体减小耦合电容，以及用一对M1层和M3层的电源线导体减小电阻。这同时增加集成电路的频率响应和减少集成电路的电源消耗。此外，M2层的导体可较传统设计制作得更紧密，因而增加集成电路的集成密度。
在一例示性态样中，本揭露涉及半导体元件。半导体元件包含形成于基材上方的晶体管、在晶体管上方的第一金属化层、在第一金属化层上方的第二金属化层，以及在第二金属化层上方的第三金属化层。第一金属化层包含设置在第一介电层中的第一金属特征。第一金属特征具有沿着垂直于基材的上表面的第一方向的第一厚度。第二金属化层包含设置在第二介电层中的第二金属特征。第二金属特征具有沿着第一方向的第二厚度。第三金属化层包含设置在第三介电层中的第三金属特征。第三金属特征具有沿着第一方向的第三厚度。第二厚度小于第一厚度和第三厚度。第二金属特征纵向排列并实质垂直于第一金属特征。第三金属特征纵向排列并实质平行于第一金属特征。
在一半导体元件的实施例中，第二厚度较第一厚度和第三厚度的每一个小至少10％。在另一个实施例中，一些第一金属特征和第三金属特征配置以在半导体元件中绕线连接电源线，而第二金属特征并无电源线。
在一些实施例中，晶体管包含沿着第二方向纵向排列的栅极堆叠，而第二金属特征沿着实质平行于第二方向的方向纵向排列。在一进一步的实施例中，栅极堆叠以第一间距彼此间隔，而第二金属特征以小于第一间距的第二间距彼此间隔。在一进一步的实施例中，第二间距和第一间距的比率大约为2：3或大约为1：2。
在一实施例中，半导体元件进一步包含在晶体管的源极/漏极特征上方的接触特征；包含和接触特征接触的第一通孔特征，其中第一金属特征和第一通孔特征直接接触；包含和第一金属特征接触的第二通孔特征，其中第二金属特征直接接触第二通孔特征；以及包含和第二金属特征接触的第三通孔特征，其中第三金属特征和第三通孔特征直接接触。在一进一步的实施例中，第一通孔特征包含和围绕第一通孔结构的介电层直接接触的钨。
在一半导体元件的实施例中，第二厚度和第一厚度的比率在0.5至0.95的范围内。在另一实施例中，第一厚度和第三厚度大约是相同的。
在另一例示性态样中，本揭露涉及半导体元件。半导体元件包含在基材上方的鳍式场效晶体管，鳍式场效晶体管排列成邻接的标准元件，而每个标准元件包含一P型鳍式场效晶体管和一N型鳍式场效晶体管，又鳍式场效晶体管的栅极堆叠沿着第一方向纵向排列。半导体元件进一步包含在鳍式场效晶体管上方的第一金属化层，而第一金属化层包含设置在第一介电层中的第一金属特征，其中第一金属特征沿着实质上垂直于第一方向的第二方向纵向排列，又第一金属特征具有沿着垂直于基材的上表面的第三方向的第一厚度。半导体元件进一步包含在第一金属化层上方的第二金属化层，而第二金属化层包含设置在第二介电层中的第二金属特征，其中第二金属特征沿纵向排列并实质上平行于第一方向，又第二金属特征具有沿着第三方向的第二厚度。半导体装置进一步包含在第二金属化层上方的第三金属化层，而第三金属化层包含设置在第三介电层中的第三金属特征，其中第三金属特征沿纵向排列并实质上平行于第二方向，又第三金属特征具有沿着第一方向的第三厚度，其中第二厚度小于第一厚度和第三厚度。
在一半导体元件的实施例中，第一金属特征包含用以绕线连接半导体元件的电源线和接地线的导体，而第二金属特征包含用以在每个标准元件中绕线连接信号的导体。在另一实施例中，在相同的其中一个标准元件中，至少一个第二金属特征连接P型鳍式场效晶体管的漏极节点和N型鳍式场效晶体管的漏极节点。
在一实施例中，半导体元件进一步包含沿着标准元件的边界设置的隔离栅极特征，并沿着第一方向纵向排列。在一进一步的实施例中，栅极堆叠和隔离栅极特征共同具有沿着第二方向的第一间距，而第二金属特征具有沿着第二方向的第二间距，其中第二间距小于第一间距。
在一半导体元件的实施例中，第一厚度和第三厚度大约为相同的。在另一实施例中，第二厚度和第一厚度的比率在0.8至0.9的范围内。
在又一例示性态样中，本揭露涉及半导体元件。半导体元件包含在基材上方的鳍式场效晶体管，而鳍式场效晶体管包含沿着第一方向纵向排列的鳍以及沿着实质垂直第一方向的第二方向纵向排列的栅极堆叠，又鳍式场效晶体管排列成邻接的标准元件，且每一个标准元件具有实质为长方形的边界。半导体元件进一步包含在鳍式场效晶体管上方的第一金属化层，而第一金属化层包含设置在第一介电层中的第一金属特征，又第一金属特征纵向排列并实质平行第一方向，其中第一金属特征包含用于绕线连接半导体元件的电源线和接地线的导体，且第一金属特征具有沿着垂直于第一方向和第二方向的第三方向的第一厚度。半导体元件进一步包含在第一金属化层上方的第二金属化层，而第二金属化层包含设置在第二介电层中的第二金属特征，又第二金属特征纵向排列并实质平行第二方向，其中第二金属特征包含用于在每一个标准元件的边界内绕线连接信号线的导体，且第二金属特征具有沿着第三方向的第二厚度，其中第二厚度较第一厚度小至少10％。
在一实施例中，半导体元件进一步包含在第二金属化层上方的第三金属化层，而第三金属化层包含设置在第三介电层中的第三金属化层，又第三金属化层纵向排列并实质上平行第一方向，其中第三金属特征包含用于绕线连接半导体元件的电源线和接地线的导体，且第三金属特征具有沿着第三方向的第三厚度，其中第二厚度较第三厚度小至少10％。
在一半导体元件的实施例中，第二金属特征沿着第一方向的维度较第一金属特征和第三金属特征沿着第二方向的维度窄。
前述概述的一些实施例可使得所属技术领域的专业人员更加理解本揭露的多个面向。所属技术领域的专业人员应了解，可利用本揭露的制程和结构为各种变动或润饰来实现及/或达到本说明书所述的实施例的相同目的及/或优点。所属技术领域的专业人员亦应理解所为的各种变动或润饰不应偏离本揭露的精神和范围。

Claims (20)

1.一种半导体元件，其特征在于，包含：
多个晶体管，形成在一基材上方；
一第一金属化层，位于所述多个晶体管上方，该第一金属化层包含设置在一第一介电层中的多个第一金属特征，所述多个第一金属特征具有沿着垂直于该基材的一上表面的一第一方向的一第一厚度；
一第二金属化层，位于该第一金属化层上方，该第二金属化层包含设置在一第二介电层中的多个第二金属特征，所述多个第二金属特征具有沿着该第一方向的一第二厚度；以及
一第三金属化层，位于该第二金属化层上方，该第三金属化层包含设置在一第三介电层中的多个第三金属特征，所述多个第三金属特征具有沿着该第一方向的一第三厚度，其中该第二厚度小于该第一厚度和该第三厚度，所述多个第二金属特征纵向排列并实质垂直于所述多个第一金属特征，而所述多个第三金属特征纵向排列并实质平行于所述多个第一金属特征。
2.根据权利要求1所述的半导体元件，其特征在于，所述第二厚度与所述第一厚度的一比率在0.5至0.95的范围内。
3.根据权利要求1所述的半导体元件，其特征在于，其中一些所述多个第一金属特征与所述多个第三金属特征配置用于在该半导体元件中绕线连接电源线，而所述多个第二金属特征并无电源线。
4.根据权利要求1所述的半导体元件，其特征在于，所述多个晶体管包含沿着一第二方向纵向排列的多个栅极堆叠，所述多个第二金属特征沿着平行于所述第二方向的一方向纵向排列。
5.根据权利要求4所述的半导体元件，其特征在于，其中所述多个栅极堆叠以一第一间距彼此间隔，而所述多个第二金属特征以小于该第一间距的一第二间距彼此间隔。
6.根据权利要求5所述的半导体元件，其特征在于，其中该第二间距和该第一间距的比为2：3或为1：2。
7.根据权利要求1所述的半导体元件，其特征在于，进一步包含：
多个接触特征，位于所述多个晶体管的多个源极/漏极特征上方；
多个第一通孔特征，和所述多个接触特征接触，其中所述多个第一金属特征直接接触所述多个第一通孔特征；
多个第二通孔特征，和所述多个第一金属特征接触，其中所述多个第二金属特征直接接触所述多个第二通孔特征；以及
多个第三通孔特征，和所述多个第二金属特征接触，其中所述多个第三金属特征直接接触所述多个第三通孔特征。
8.根据权利要求7所述的半导体元件，其特征在于，其中所述多个第一通孔特征包含钨(W)，钨(W)与围绕所述多个第一通孔特征的一介电层直接接触。
9.根据权利要求2所述的半导体元件，其特征在于，其中该第二厚度和该第一厚度的该比率在0.8至0.9之间。
10.根据权利要求1所述的半导体元件，其特征在于，其中该第一厚度和该第三厚度为相同的。
11.一种半导体元件，其特征在于，包含：
多个鳍式场效晶体管，位于一基材上方，所述多个鳍式场效晶体管排列成邻接的多个标准元件，而各该标准元件包含一P型鳍式场效晶体管和一N型鳍式场效晶体管，所述多个鳍式场效晶体管的多个栅极堆叠沿着一第一方向纵向排列；
一第一金属化层，位于所述多个鳍式场效晶体管上方，该第一金属化层包含设置在一第一介电层中的多个第一金属特征，所述多个第一金属特征沿着垂直于该第一方向的一第二方向纵向排列，所述多个第一金属特征具有沿着垂直于该基材的一上表面的一第三方向的一第一厚度；
一第二金属化层，位于该第一金属化层上方，该第二金属化层包含设置在一第二介电层中的多个第二金属特征，所述多个第二金属特征沿纵向排列并平行于该第一方向，所述多个第二金属特征具有沿着该第三方向的一第二厚度；以及
一第三金属化层，位于该第二金属化层上方，该第三金属化层包含设置在一第三介电层中的多个第三金属特征，所述多个第三金属特征沿纵向排列并平行于该第二方向，所述多个第三金属特征具有沿着该第一方向的一第三厚度，其中该第二厚度小于该第一厚度及该第三厚度。
12.根据权利要求11所述的半导体元件，其特征在于，其中所述多个第一金属特征包含用以绕线连接该半导体元件的多条电源线和多条接地线的多个导体，而所述多个第二金属特征包含用以在每个标准组件中绕线连接信号的多个导体。
13.根据权利要求11所述的半导体元件，其特征在于，其中在一些相同标准组件中的其中一个中，至少一个所述第二金属特征连接一P型鳍式场效晶体管的一漏极节点和一N型鳍式场效晶体管的一漏极节点。
14.根据权利要求11所述的半导体元件，其特征在于，进一步包含沿着所述多个标准元件的多个边界设置的多个隔离栅极特征，并沿着该第一方向纵向排列。
15.根据权利要求14所述的半导体元件，其特征在于，所述多个栅极堆叠及所述多个隔离栅极特征共同具有沿着该第二方向的一第一间距，所述多个第二金属特征具有沿着该第二方向的一第二间距，其中该第二间距小于该第一间距。
16.根据权利要求11所述的半导体元件，其特征在于，其中该第一厚度和该第三厚度为相同的。
17.根据权利要求11所述的半导体元件，其特征在于，该第二厚度对该第一厚度的比例为0.8至0.9。
18.一种半导体元件，其特征在于，包含：
多个鳍式场效晶体管，位于一基材上方，所述多个鳍式场效晶体管包含沿着一第一方向纵向排列的多个鳍以及沿着垂直于该第一方向的一第二方向纵向排列的多个栅极堆叠，所述多个鳍式场效晶体管排列成邻接的多个标准元件，各该标准元件具有为矩形的一边界；
一第一金属化层，位于所述多个鳍式场效晶体管上方，该第一金属化层包含设置在一第一介电层中的多个第一金属特征，所述多个第一金属特征纵向排列并平行于该第一方向，所述多个第一金属特征包含用于绕线连接该半导体元件的多个电源线和多个接地线的多个导体，每个所述多个第一金属特征具有沿着垂直于该第一方向及该第二方向的一第三方向的一第一厚度；以及
一第二金属化层，位于该第一金属化层上方，该第二金属化层包含设置在一第二介电层中的多个第二金属特征，所述多个第二金属特征纵向排列并平行于该第二方向，所述多个第二金属特征包含用于各该标准元件的该边界内绕线连接信号线的多个导体，每个所述多个第二金属特征具有沿着该第三方向的一第二厚度，其中该第二厚度与该第一厚度的一比率在0.5至0.95的范围内。
19.根据权利要求18所述的半导体元件，其特征在于，进一步包含：
一第三金属化层，位于该第二金属化层上方，该第三金属化层包含设置在一第三介电层中的多个第三金属特征，所述多个第三金属特征纵向排列并平行于该第一方向，所述多个第三金属特征包含用于绕线连接该半导体元件的多个电源线和多个接地线的多个导体，每个所述多个第三金属特征具有沿着该第三方向的一第三厚度，其中该第二厚度与该第三厚度的一比率在0.5至0.95的范围内。
20.根据权利要求19所述的半导体元件，其特征在于，其中所述多个第二金属特征沿着该第一方向的一维度较所述多个第一金属特征和所述多个第三金属特征沿着该第二方向的一维度窄。
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