TWI700800B - 半導體元件 - Google Patents

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Abstract

一種半導體元件，包含位於基材上方的電晶體，以及在電晶體上方的第一金屬化層、第二金屬化層和第三金屬化層。第一金屬化層、第二金屬化層和第三金屬化層分別包含第一金屬特徵、第二金屬特徵和第三金屬特徵。第二金屬特徵縱向排列並實質垂直於第一金屬特徵，而第三金屬特徵實質上縱向排列平行於第一金屬特徵。第一金屬特徵、第二金屬特徵和第三金屬特徵分別具有沿著垂直於基材上表面的第一方向的第一厚度、第二厚度和第三厚度。第二厚度小於第一厚度和第三厚度。

Description

半導體元件
本揭露是關於一種半導體元件。
積體電路產業歷經快速成長。積體電路材料及設計上之技術進展已經產生數個世代的積體電路，每一世代具有比前一世代更小的體積及更複雜之電路。積體電路演進的過程中，功能密度(亦即每一晶片面積上的互連裝置數量)普遍增加，而幾何尺寸(亦即使用一製程能製造出的最小組件或線路)則減少。此縮小比例製程通常藉由增加製造效率以及降低相關成本以提供優勢。此比例的縮小同樣增加積體電路的製程及製造的複雜性。
舉例來說，在積體電路設計(例如系統單晶片、中央處理器)或圖形處理器中，使用標準元件(例如反向器、NAND、NOR、AND、OR或正反器)已經成為一種受歡迎的選擇，因其易於處理複雜的設計。在這些元件中，金屬化層形成於電晶體上，並用於繞線連接電晶體之間的訊號和電源線(例如Vdd以及接地)。隨著持續的縮小比例製程，設計和製造這樣的元件面臨到一些挑戰。舉例來說，縮小電源線及/或接地線的幾何形狀通常會增加其電阻，這增加元件的電源消耗。 同樣地，為了增加設計密度而將訊號線更靠近地放置一般會增加訊號線之間的耦合電容，這不利地影響元件的表現。因此，這些方面的改進是需要的。
本揭露內容之實施例提供一種半導體元件。半導體元件包含形成在基材上方的電晶體。半導體元件也包含位於電晶體上方的第一金屬化層，其中第一金屬化層包含設置在第一介電層中的第一金屬特徵，而第一金屬特徵具有沿著垂直於基材的上表面的第一方向的第一厚度。半導體元件亦包含位於第一金屬化層上的第二金屬化層，其中第二金屬化層包含設置在第二介電層中的第二金屬特徵，而第二金屬特徵具有沿著第一方向的第二厚度。半導體元件又包含位於第二金屬化層上方的第三金屬化層，其中第三金屬化層包含設置在第三介電層中的第三金屬特徵，而第三金屬特徵具有沿著第一方向的第三厚度，又其中第二厚度小於第一厚度和第三厚度。第二金屬特徵縱向排列並實質垂直於第一金屬特徵，而第三金屬特徵縱向排列並實質平行第一金屬特徵。
本揭露內容之實施例亦提供一種半導體元件。半導體元件包含複數個鰭式場效電晶體、第一金屬化層、第二金屬化層以及第三金屬化層。鰭式場效電晶體位於基材上方，鰭式場效電晶體排列成鄰接的複數個標準元件，而各標準元件包含P型鰭式場效電晶體和N型鰭式場效電晶體，鰭式場效電晶體的複數個閘極堆疊沿著第一方向縱向排 列。第一金屬化層位於鰭式場效電晶體上方，第一金屬化層包含設置在第一介電層中的複數個第一金屬特徵，第一金屬特徵沿著實質上垂直於第一方向的第二方向縱向排列，第一金屬特徵具有沿著垂直於基材的上表面的第三方向的第一厚度。第二金屬化層位於第一金屬化層上方，第二金屬化層包含設置在第二介電層中的複數個第二金屬特徵，第二金屬特徵沿縱向排列並實質上平行於第一方向，第二金屬特徵具有沿著第三方向的第二厚度。第三金屬化層位於第二金屬化層上方，第三金屬化層包含設置在第三介電層中的複數個第三金屬特徵，第三金屬特徵沿縱向排列並實質上平行於第二方向，第三金屬特徵具有沿著第一方向的第三厚度，其中第二厚度小於第一厚度及第三厚度。
本揭露內容之實施例亦提供一種半導體元件。半導體元件包含複數個鰭式場效電晶體、第一金屬化層以及第二金屬化層。複數個鰭式場效電晶體位於基材上方，鰭式場效電晶體包含沿著第一方向縱向排列的複數個鰭以及沿著實質上垂直於第一方向的第二方向縱向排列的複數個閘極堆疊，鰭式場效電晶體排列成鄰接的複數個標準元件，各標準元件具有實質上為矩形的邊界。第一金屬化層位於鰭式場效電晶體上方，第一金屬化層包含設置在第一介電層中的複數個第一金屬特徵，第一金屬特徵縱向排列並實質上平行於第一方向，第一金屬特徵包含用於繞線連接半導體元件的複數個電源線和複數個接地線的複數個導體，第一金屬特徵具有沿著垂直於第一方向及第二方向的第三方向的第一厚 度。第二金屬化層位於第一金屬化層上方，第二金屬化層包含設置在第二介電層中的複數個第二金屬特徵，第二金屬特徵縱向排列並實質上平行於第二方向，第二金屬特徵包含用於各標準元件的邊界內繞線連接訊號線的複數個導體，第二金屬特徵具有沿著第三方向的第二厚度，其中第二厚度較第一厚度小至少10%。
100:半導體元件
102:基材
103、103-1、103-2、103-3、103-4、103-5、103-6:鰭
104:源極/汲極區
106:通道區
107:隔離結構
108:閘極堆疊
108-1、108-3、108-6、108-9:閘極堆疊(介電閘極)
108-2、108-4、108-5、108-7、108-8:閘極堆疊(功能閘極)
108-a1、108-a2、108-a3、108-a4:閘極堆疊
108-b1、108-b2、108-b3、108-b4:閘極堆疊
110:介電層
112:閘極側壁空間層
114:接觸蝕刻停止層
116:層間介電層
118:源極/汲極接觸
120:介電層
124:接觸蝕刻停止層
130:介電層
136:通孔
140:金屬化層
150:第一金屬化層
151:介電層
154、154-1、154-2、154-3、154-4、154-5:導體
160:第二金屬化層
161:介電層
162:通孔
164、164-1、164-2、164-3:導體
170:第三金屬化層
171:介電層
172:通孔
174:導體
302-1、302-2、302-3:標準元件
A-A:線
C:(耦合)電容
D:間隔
M1、M2、M3、M4:層
P1、P2:間距
T1、T2、T3:厚度
W1、W2、W3:寬度
X、Y、Z:方向
閱讀以下詳細敘述並搭配對應圖式，可理解本揭露多個樣態。應強調的是，為與產業標準實務一致，多數構造特徵並未依比例繪製，且僅以敘述用途。事實上，可以任意方式增大或縮小構造特徵的維度，以為明確討論。
第1圖繪示部分根據本揭露多個面向建構的半導體元件的透視圖。
第2圖繪示部分根據一些實施例的第1圖的半導體元件的剖面圖。
第3圖繪示部分根據一些實施例的第1圖半導體元件的各種組件的剖面圖。
第4A圖和第4B圖繪示部分根據一些實施例的第1圖的半導體元件的一些組件的上視圖。
第5A圖、第5B圖、第5C圖、第5D圖和第6圖繪示部分根據一些實施例的第1圖的半導體元件的一些組件的佈局圖(同樣也為上視圖)。
第7圖繪示部分根據一些實施例的第1圖的半導體元件的佈局圖。
以下揭示內容提供許多不同實施例或示例，用於執行提供的標的物的不同特徵。下文描述組件及排列的特定實例以簡化本揭露書的內容。當然，該等實例僅為示例且並不意欲為限制性。舉例來說，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外，本揭露可在各實例中重複元件符號及/或字母。此重複本身並不指示所論述之各實施例及/或配置之間的關係。
進一步地，為了便於描述，本文可使用空間相對性用語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性用語意欲包含元件在使用或操作中之不同定向。裝置可經其他方式定向(旋轉90度或處於其他定向)且因此可同樣解讀本文所使用之空間相對性描述詞。更進一步地，除非另外說明，否則當以「大約」、「大概」及類似用語來描述一數字或是數字範圍時，該用語意欲包含在所屬領域中具有通常知識者所理解的合理比例(例如 正負百分之10)內的數字。舉例來說，「大約5奈米」的用語包含從「4.5奈米」到「5.5奈米」的維度範圍。
本揭露大致上與半導體元件及製造方法有關，更具體的為使用標準元件如反向器、NAND閘、NOR閘、AND閘、OR閘、正反器或其他適合元件來設計和製造積體電路。一般標準元件包含各種電晶體，如具有P型金屬氧化物半導體場效電晶體和N型金屬氧化物半導體場效電晶體的互補式金屬氧化物半導體場效電晶體。在這些積體電路中，金屬化層形成於標準元件的電晶體上方，並用以繞線連接電晶體之間的訊號和電源線，如Vdd、Vss以及接地線。
在本揭露的一實施例中，第一金屬化層直接形成於電晶體上方，並用以繞線連接電源線以及標準元件之間的一些閘極到汲極的連接。舉例來說，電源線可向電晶體的汲極端子提供Vdd、Vss及/或接地連接。使用第一金屬化層以繞線連接電源線，可減少在這些訊號中的連接長度，因此減少電源消耗。在第一金屬化層上方的第二金屬化層可提供主要在標準元件內的繞線連接訊號線及具有相對較短連接長度。在第二金屬化層上方的第三金屬化層可提供具有相對較長連接長度的電源線網狀結構。因為第一金屬化層和第三金屬化層提供電源線繞線連接，因此通常希望其中導體的低電阻能用於減少積體電路的電源消耗，以及能減少沿著電源線的電源壓降。同樣地，因為電源線是相對靜止的，因此在這些導體上的耦合電容通常不是問題。相反地，因為第二金屬化層提供相對較短的連接以及提供繞線連接訊號線，因此 通常希望其中導體的耦合電容是較低的。舉例來說，第二金屬化層中的訊號線可以高頻切換(例如數百MHz至GHz)。其中導體之間具有較低的耦合電阻一般可改進電路效能。
一種減少第二金屬化層中的耦合電容的方法為增加其中相鄰導體之間的間隔。因為電容(C)與兩個導體之間的距離成反比(C=εA/D，其中ε為兩個導體之間的介電材料的介電常數，A為兩個導體的面積，而D為兩個導體之間的距離)，因此增加導體之間的間隔(D)會減少其耦合電容。然而，這也不利地減少元件積體密度。在本揭露的一實施例中，第二金屬化層中的導體被製造得更薄，這有效地減少相鄰導體之間的耦合面積(A)。因為電容與兩個導體的面積成正比，因此減少導體的面積會減少其耦合電容。另一個未預期到的效益為更薄的導體也可被製造得更窄並彼此放置得更靠近，這可有效地增加元件積體密度。在本揭露的一實施例中，第二金屬化層中的導體對比第一金屬化層和第三金屬化層中的導體，被製造得至少薄10%，以大幅減少第二金屬化層中的耦合電容。這些和本揭露的其他面向將結合第1圖至第7圖在下述作進一步描述。
第1圖繪示根據本揭露建構的部分半導體元件100的透視圖。第1圖所繪示的半導體元件100僅用以例示說明，並不將本揭露的範圍限制在任何特定數量的鰭、閘極、電晶體、介電層、金屬化層及/或其他結構。舉例來說，即使在一些實施例中繪示了鰭和鰭式場效電晶體，半導體元件100仍可包含平面電晶體。此外，第1圖至第7圖所繪示的半 導體元件100可為積體電路處理期間製造的中間元件或其一部分，其可包含靜態隨機存取記憶體及/或邏輯電路，可包含如電阻器、電容器以及感應器的被動元件，以及可包含如P型金屬氧化物半導體場效電晶體、N型金屬氧化物半導體場效電晶體、多閘極場效電晶體的主動元件，其中多閘極場效電晶體可如鰭式場效電晶體、金氧半導體場效電晶體、互補式金氧半導體電晶體、雙極電晶體、高壓電晶體、高頻電晶體、其他記憶體單元及上述組合。
請參閱第1圖，半導體元件100包含基材102、在基材上方的複數個半導體鰭103、使鰭103下端部分彼此隔離的隔離結構107，以及接合一或多個鰭103以形成鰭式場效電晶體的複數個閘極堆疊108(僅繪示出一個)。鰭103和閘極堆疊108(以及第1圖未繪示的半導體元件100的各種其他組件)被覆蓋在一或多層介電層130中。半導體元件100更進一步包含三層或更多層具有根據本揭露多個面向製造的導體的金屬化層140，金屬化層140為半導體元件100的電晶體提供訊號或電源繞線連接。為了方便下述討論，第1圖更進一步定義三個方向(X、Y和Z)。X方向為鰭103的縱長方向，Y方向為鰭103的橫向方向並和X方向正交，而Z方向和X方向及Y方向兩者正交。在一實施例中，Z方向同樣和基材102的上表面正交(亦即Z方向為基材102的上表面的法線)。有時，Z方向也被稱為鰭103和閘極堆疊108的高度方向。
第2圖繪示沿著鰭103的長度切割的X-Z平面(第1圖的A-A線)中的半導體元件100的剖面圖。共同參考第1圖和第2圖，半導體元件100的各種組件在下述作進一步描述。
在本實施例中，基材102為矽基材(例如矽晶圓)。或者，基材102可包含另一種如鍺的基本半導體；可包含如碳化矽、氮化鎵、砷化鎵、磷化鎵、磷化銦、砷化銦以及銻化銦的化合物半導體；可包含如矽化鍺、磷砷化鎵、磷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦以及砷磷化鎵銦，及上述組合的合金半導體。在實施例中，基材102可包含氧化銦錫玻璃、受到應變及/或應力以提升效能的絕緣層上矽基材、磊晶區、摻雜區及/或其他適合的特徵結構或層。
鰭103可包含一或多層如矽或矽化鍺的半導體材料，且可摻雜適當的摻雜物以形成主動元件或被動元件。在一實施例中，鰭103可包含交替堆疊的多層半導體材料，舉例來說，具有多層矽和多層矽化鍺交替堆疊。鰭103可以任何適當的方法圖案化。舉例來說，可使用一或多個光刻製程以圖案化鰭103，包含雙重圖案化或多重圖案化製程。雙重圖案化或多重圖案化製程一般結合光刻和自對準製程，使得創造出的圖案，舉例來說，具有較使用單一直接光刻製程得到的間距來得小。舉例來說，在一實施例中，犧牲層在基材上方形成並使用光刻製程圖案化。側壁空間層利用自對準製程沿著圖案化的犧牲層形成。接著，移除犧牲層，剩下的側壁空間層或心軸可作為遮罩元件用以圖案化鰭103。舉例 來說，遮罩元件可用以將凹處蝕刻至基材102上方或之中的半導體層，並將鰭103留在基材102上。蝕刻製程可包含乾式蝕刻、濕式蝕刻、反應式離子蝕刻及/或其他適合的製程。舉例來說，乾式蝕刻製程可執行含氧氣體、含氟氣體(例如四氟化碳、六氟化硫、二氟甲烷、三氟甲烷及/或六氟乙烷)、含氯氣體(例如氯氣、三氯甲烷，、四氯化碳及/或三氯化硼)、含溴氣體(例如溴化氫及/或三溴甲烷)、含碘氣體、其他適合的氣體、電漿及/或上述組合。舉例來說，濕式蝕刻製程可包含在稀釋的氫氟酸、氫氧化鉀溶液、氨水、含氫氟酸的溶液、硝酸、乙酸或其他適合的濕式蝕刻劑中蝕刻。形成鰭103的許多其他實施例的方法也可能是合適的。
隔離結構107可包含二氧化矽、氮化矽、氮氧化矽、氟矽玻璃、低介電常數的介電材料及/或其他適合的絕緣材料。在一實施例中，藉由在基材102之中或上方蝕刻凹槽(例如作為形成鰭103的部分製程)、以絕緣材料填充凹槽，和對絕緣材料實施化學機械平坦化製程及/或回蝕製程，並留下剩餘的絕緣材料來做為隔離結構107。其他類型的絕緣結構如場氧化層及局部氧化矽也可能是適合的。隔離結構107可包含多層結構，舉例來說，在基材102和鰭103的表面上具有一或多層襯墊層，以及在一或多層襯墊層上方具有主隔離層。
請參閱第2圖，半導體元件100包含各種源極/汲極區104，以及在源極/汲極區104之間的通道區106。在各種實施例中，源極/汲極區104可嵌入鰭103中或可升高到 鰭103的上方，而通道區106配置在鰭103中。源極/汲極區104可包含重摻雜的源極和汲極、輕摻雜的源極和汲極、升高區、受應變區、磊晶生長區及/或其他適合的特徵。源極/汲極區104可以蝕刻和磊晶生長、環狀植入製程(halo implantation)、源極/汲極植入製程、源極/汲極活化製程及/或適當的製程來形成。在一實施例中，源極/汲極區104更進一步包含矽化或鍺矽化(germanosilicidation)。舉例來說，可以包含沉積金屬層、使金屬層退火讓金屬層能夠與矽反應形成金屬矽化物，以及接著移除未反應的金屬層等製程來形成矽化。
每一個閘極堆疊108可為多層結構。更進一步地，閘極堆疊108之間可具有相同或不同的結構。下述適用於任何一個的閘極結構108。在一實施例中，閘極堆疊108包含界面層及在界面層上方的多晶矽層。在一些實施例中，閘極堆疊108可進一步地包含閘極介電層及配置在界面層和多晶矽層之間的金屬閘極層。在一些實施例中，閘極堆疊108包含一或多層取代多晶矽層的金屬層。在各種實施例中，界面層可包含二氧化矽或氮氧化矽的介電材料，並可以化學氧化、熱氧化、原子層沉積、化學氣相沉積及/或其他適合的方法來形成。多晶矽層可以適當的沉積製程，如低壓化學氣相沉積及電漿增強化學氣相沉積來形成。閘極介電層可包含高介電常數介電層，如二氣化鉿、二氧化鋯、三氧化二鑭、二氧化鈦、三氧化二釔、鈦酸鍶、其他適合的氧化物，或上述組合，並可以原子層沉積及/或其他適合的方法來形 成。金屬閘極層可包含P型功函數金屬層或N型功函數金屬層。P型功函數金屬層包含選自一氮化鈦、一氮化鉭、釕、鉬、鎢、鉑或上述組合的群組的金屬，但不意欲限定之。N型功函數金屬層包含選自鈦、鋁、碳化鉭、氮碳化鉭、氮矽化鉭或上述組合的金屬，但不意欲限定之。P型或N型功函數金屬層可包含複數層，並可以化學氣相沉積、物理氣相沉積及/或其他適合的製程來沉積。一或多層金屬層可包含鋁、鎢、鈷、銅及/或其他適合的材料，並可以化學氣相沉積、物理氣相沉積、電鍍及/或其他適合的製程來形成。閘極堆疊108可在先閘極製程或後閘極製程中形成(亦即取代閘極製程)。
介電層110沉積在閘極堆疊108上方。在一實施例中，介電層110包含金屬氧化物、金屬氮化物或其他適合的介電材料。舉例來說，金屬氧化物可為二氧化鈦、三氧化二鋁或其他金屬氧化物。舉例來說，金屬氮化物可為一氮化鈦、一氮化鋁、氮氧化鋁、一氮化鉭或其他金屬氮化物。介電層110可藉由一或多個沉積及蝕刻製程形成在閘極堆疊108上方。
閘極側壁空間層112設置在閘極堆疊108和介電層110的側壁上。閘極側壁空間層112可為單層或多層結構。在一實施例中，閘極側壁空間層112包含低界電常數的介電材料(例如介電常數小於7)。在一些實施例中，閘極側壁空間層112包含介電材料，如二氧化矽、氮化矽、氮氧化矽、其他介電材料或上述組合。在一實例中，閘極側壁空間 層112藉由在半導體元件100上方覆蓋沉積第一介電層(例如具有均勻厚度的二氧化矽層)作為襯墊層，和藉由在第一介電層上方覆蓋沉積第二介電層(例如氮化矽層)作為主要D型輪廓側壁空間層，並接著進行非等向性地蝕刻以移除部分的介電層使閘極側壁空間層112形成。
接觸蝕刻停止層114設置在鰭103、源極/汲極區104以及閘極側壁空間層112上方。接觸蝕刻停止層114可包含介電材料，如氮化矽、二氧化矽、氮氧化矽及/或其他材料。接觸蝕刻停止層114可以電漿增強化學氣相沉積及/或其他適合的沉積或氧化製程來形成。
層間介電層116設置在接觸蝕刻停止層114上方。層間介電層116可包含材料如四乙氧基矽烷、未摻雜的矽玻璃或摻雜的矽氧化物如硼磷矽酸玻璃、熔融矽酸玻璃、磷矽酸玻璃、硼摻雜矽酸玻璃及/或其他適合的介電材料。層間介電層116可以電漿增強化學氣相沉積製程、流動式化學氣相沉積製程或其他適合的沉積技術來形成。
各種源極/汲極接觸118設置在源極/汲極區104上方，並和源極/汲極區104電性接觸(例如通過金屬矽化物層)。在一實施例中，源極/汲極接觸118包含金屬如鋁、鎢、銅、鈷、鈦、一氮化鈦、上述組合或其他適合的導電材料。在一實施例中，利用適合的製程如化學氣相沉積、物理氣相沉積、電鍍及/或其他適合的製程以沉積源極/汲極接觸118。
介電層120設置在源極/汲極接觸118上方。介電層120可包含金屬氧化物(例如二氧化鈦或三氧化二鋁)、金屬氮化物(例如一氮化鈦、一氮化鋁、氮氧化鋁、一氮化鉭)或其他適合的介電材料。在各種實施例中，介電層110和介電層120包含相同或不同的材料，而介電層120和層間介電層116可包含相同或不同的材料。介電層120可利用物理氣相沉積、化學氣相沉積或其他沉積方法來沉積。在一實施例中，在沉積介電層110、層間介電層116和介電層120後，實施化學機械平坦化製程以平坦化半導體元件100的上表面。因此，在一些實施例中，各種層(介電層110、閘極側壁空間層112、接觸蝕刻停止層114、層間介電層116和介電層120)的上表面共平面。
另一個接觸蝕刻停止層124設置在各種層(介電層110、閘極側壁空間層112、接觸蝕刻停止層114、層間介電層116和介電層120)的上方。在各種實施例中，接觸蝕刻停止層124和接觸蝕刻停止層114可包含相同或不同的材料。
各種通孔136直接設置在閘極堆疊108和源極/汲極接觸118上方，並和閘極堆疊108和源極/汲極接觸118物理接觸。在一些實施例中，和閘極堆疊接觸的通孔136也被稱作閘極通孔，而和源極/汲極接觸118接觸的通孔136也被稱作源極/汲極接觸通孔。因為通孔136位在金屬化層140下方，因此在本實施例中他們也可被稱作通孔-0。通孔136可藉由在接觸蝕刻停止層124、介電層110和介電層120中 蝕刻導孔，並在導孔中沉積一或多種導電材料來形成。在一實施例中，通孔136包含在導孔側壁上方的一或多層阻擋層，並和接觸蝕刻停止層124、介電層110和介電層120直接接觸，並且又進一步包含被阻擋層環繞的金屬填充層。阻擋層可包含導電材料，如鈦、一氮化鈦或一氮化鉭；金屬填充層可包含鎢、鈷、釕、銅或其他適合的材料。在一特定的實施例中，通孔136僅包含金屬填充層且無任何介於金屬填充層和周圍介電材料之間的阻擋層。為了進一步此實施例，通孔136可包含和環繞通孔136的介電層直接接觸的鎢。具有這樣通孔結構(例如鎢無任何阻擋層)的一個好處為可為了增加元件積體密度而將通孔136製作得非常小。
請繼續參照第2圖，金屬化層140設置在通孔136上方。在本實施例中，金屬化層140包含第一金屬化層150、第二金屬化層160以及第三金屬化層170。在一些實施例中，金屬化層140可包含在第三金屬化層170上方額外的金屬化層。各種金屬化層在下方進一步詳述。
第一金屬化層150包含設置在介電層151內的導體154。介電層151可包含一層介電材料或多層介電材料。介電層151可包含低介電常數介電材料，如四乙氧基矽烷、未摻雜的矽玻璃或摻雜的矽氧化物如硼磷矽酸玻璃、熔融矽酸玻璃、磷矽酸玻璃、硼摻雜矽酸玻璃及/或其他適台的介電材料。介電層151可以電漿增強化學氣相沉積製程或其他適合的沉積技術來沉積。在一實施例中，導體154可包含圍繞金屬填充層的阻擋層，其中阻擋層包含鈦、一氮化 鈦、一氮化鉭或其他適合的材料，而金屬填充層包含鈷、釕、銅或其他適合的材料。導體154和通孔136直接接觸以對半導體元件100內的電晶體的一些源極、汲極和閘極端子提供電性連接。在一些實施例中，第一金屬化層150也被稱作M1層。
在一些實施例中，導體154和通孔136各自以單獨的單鑲嵌製程形成。舉例來說，通孔136可藉由在接觸蝕刻停止層124、介電層110和介電層120中蝕刻導孔、以一或多種導電材料填充導孔，以及平坦化導電材料的製程來形成。之後，介電層151沉積在接觸蝕刻停止層124和通孔136上方。隨後，蝕刻介電層151以形成凹槽。接著，將一或多種導電材料填充進凹槽，並平坦化導電材料以形成導體154。在這些實施例中，導體154和通孔136可具有相同或不同的材料。在一實施例中，導體154和通孔136包含不同材料。舉例來說，導體154包含銅但不包含鎢，而通孔136包含鎢但不包含銅。
在一些實施例中，導體154和通孔136藉由雙鑲嵌製程共同形成。在這些實施例中，在沉積介電層151後，通孔136才形成，而通孔136和導體154包含相同材料。在一實例的執行中，在接觸蝕刻停止層124和介電層151沉積後，蝕刻介電層151以形成凹槽。通過凹槽，蝕刻接觸蝕刻停止層124、介電層110和介電層120以形成導孔。接著，一或多種導電材料沉積進導孔和凹槽以同時形成通孔136和導體154。在一實施例中，作為導體154和通孔136的材 料包含鈦層上的一氮化鈦層上的鈷層。在另一實施例中，作為導體154和通孔136的材料包含另一鈦層上的鈦層上的釕層。在又一實施例中，作為導體154和通孔136的材料包含一氮化鉭層上的銅層。
請繼續參照第2圖，第二金屬化層160包含介電層161，以及設置在介電層161內的通孔162和導體164。介電層161可包含一層介電材料或多層介電材料。介電層161可包含與介電層151相似的材料。通孔162和導體164可分別包含與通孔162和導體164相似的材料。通孔162和導體164可與上述討論的通孔136和導體154的形成相似，藉由兩個單獨的單鑲嵌製程形成，或藉由一雙鑲嵌製程共同形成。在本實施例中，通孔162和導體164藉由雙鑲嵌製程形成並包含相同材料，如一氮化鈦黏著層上方的銅層或一氮化鉭黏著層上方的銅層。在本實施例中，第二金屬化層160也被稱作M2層。
第三金屬化層170包含介電層171，以及設置在介電層171內的通孔172和導體174。介電層171可包含一層介電材料或多層介電材料。介電層171可包含與介電層151相似的材料。通孔172和導體174可分別包含與通孔136和導體154相似的材料。通孔172和導體174可與上述討論的通孔136和導體154的形成相似，藉由兩個單獨的單鑲嵌製程形成，或藉由一雙鑲嵌製程共同形成。在本實施例中，通孔172和導體174藉由雙鑲嵌製程形成並包含相同材料，如 一氮化鈦黏著層上方的銅層或一氮化鉭黏著層上方的銅層。在本實施例中，第三金屬化層170也被稱作M3層。
在本實施例中，導體154和導體174大致上沿著X方向縱向排列，而導體164大致上沿著Y方向縱向排列(延伸進第2圖的頁面中)。換句話說，導體154和導體174大致上平行鰭103的縱向方向，而導體164大致上平行閘極堆疊108的縱向方向(請詳見第1圖和第5B圖)。進一步地，導體154、導體164和導體174分別具有沿著Z方向的厚度T1、厚度T2和厚度T3。第3圖進一步繪示半導體元件100內的導電特徵的各種維度。為了簡化，第3圖並未繪示介電特徵。
請一併參照第2圖和第3圖，導體154、導體164和導體174的各種維度在下述討論。在一實施例中，導體164主要用於繞線連接高頻訊號。因此，相鄰導體164之間的耦合電容C特別受到關注，其中C=εA/D，ε為介電層161的介電材料的介電常數，A為電容的面積並等於厚度T2乘以導體164沿著Y方向的長度(以第4A圖為例)，D為兩個導體164沿著X方向之間的間隔。因此，當厚度T2減少時，相鄰導體164之間的耦合電容會有利地減少。相反地，導體154和導體174主要用於繞線連接電源線及/或長互連。因此，導體154和導體174中較低的電阻一般希望用於減少積體電路的電源消耗和減少沿著電源線的電源壓降。同樣地，因為電源線是相對較靜態的，因此導體154和導體174上的耦合電容一般不是問題。因此，在本實施例中，厚度T2在設計上較厚度T1和厚度T3薄。在一實施例中，厚度T2較厚度T1 和厚度T3至少薄10%以實現減少的耦合電容的好處。然而，厚度T2一般不能太小，這是因為當厚度T2減小時，導體164內的電阻會增加。因為沿著導體164的信號延遲與耦合電容和電阻有關，因此必須同時考慮和平衡導體164內減少的耦合電容和增加的電阻。在一實施例中，厚度T2和厚度T1的比率(T2：T1)在0.5至0.95的範圍內。在另一個實施例中，厚度T2和厚度T1的比率(T2：T1)在0.8至0.9的範圍內。在一些實施例中，厚度T2和厚度T3的比率(T2：T3)在0.5至0.95的範圍內。在一些其他的實施例中，厚度T2和厚度T3的比率(T2：T3)在0.8至0.9的範圍內。在上述的範圍內，設計下限以防止導體164內電阻增加的效應，而設計上限以利用導體164內耦合電容減少。換句話說，若比率(T2：T1和T2：T3)小於揭露的範圍，則導體164內電阻增加可超過其電容減少的益處；且若比率(T2：T1和T2：T3)大於揭露的範圍，則導體164內電容減少的效應對於一些應用來說則不具意義性。
在傳統設計中，較高金屬化層中的導體被設計成較較低金屬化層中的導體厚。舉例來說，M2層的導體一般被設計成較M1層的導體厚。由於M2層中相鄰導體之間的較高耦合電容，這樣的設計受到頻率響應減小的影響。為了緩解此問題，一些設計可增加M2層中相鄰導體之間的間隔D。然而，這會減小元件積體密度，因而增加製造半導體元件的花費。相反地，藉由將導體164設計成更薄(特別較本實施例的導體154和導體174薄)，對比傳統設計來說，可減 少M2層中的耦合電容C。因此，對比傳統設計來說，半導體元件100提供更佳的頻率響應。
減小厚度T2還有另一個無法預期的好處。如上述討論，導體164藉由蝕刻凹槽至介電層161中並以一或多種導電材料(例如金屬)填充凹槽來形成。凹槽的深寬比為一決定凹槽多容易(或多困難)填充金屬的重要因子。深寬比定義為凹槽的厚度(T2)和凹槽的寬度(W2)的比率(亦即深寬比等於T2：W2)。當厚度T2減小時，深寬比也減小，表示凹槽較容易填充金屬。此外，在各種實施例中，可減小導體164的寬度W2、可減小導體164之間的間隔D、或同時減小寬度W2和間隔D兩者(由於厚度T2減小)以增加第二金屬化層160中導體的數量，這有利於增加設計密度。在一實施例中，導體164沿著X方向的間距P2被設計成較閘極堆疊108沿著X方向的間距P1小。在第3圖中，間距P1和間距P2使用中心線到中心線的距離來定義。或者，可使用邊緣到邊緣的距離來定義。在一實施例中，P2：P1的比率被設計成約2：3或更小，如約1：2。若P2：P1的比率太大(例如遠大於2：3)，則M2層的導體密度(例如M2層的每單位面積的導體164數量)可能太小，而對於標準原件來說可能無足夠的繞線連接資源。若P2：P1的比率太小(例如遠小於1：2)，則間隔D可能太小而相鄰導體164之間的耦合電容C可能太大。在第3圖和第4A圖所繪示的實施例中，P2：P1的比率大約為2：3(換句話說，三倍的P2大約等於2倍的P1)。在第4B圖所繪示的實施例中，P2：P1的比率大約為1：2(換句 話說，兩倍的P2大約等於P1)。進一步地，在第4B圖所繪示的實施例中，導體164被設計成較閘極堆疊108窄。
在一些實施例中，通孔162也被設計成較傳統同一層中的通孔薄(沿著Z方向)。在一實施例中，通孔162具有和通孔172大約相同的寬度和長度(沿著X方向和Y方向)，但具有較通孔172較小的高度(沿著Z方向)。在一些實施例中，通孔162具有較通孔172較小的寬度、較小的長度和較小的高度。在一些實施例中，舉例來說，通孔136可能被設計成較通孔162長(沿著Z方向)以達到閘極堆疊108的頂部。在一些實施例中，舉例來說，通孔136可能被設計成較通孔162短(沿著Z方向)以減小連接中的電阻。在各種實施例中，介電層151、介電層161和介電層171的厚度可能被設計成相同或不同。在一實施例中，因為厚度T2小於厚度T3，因此介電層161被設計成較介電層171薄。在一實施例中，因為厚度T2小於厚度T1，因此介電層161被設計成較介電層151薄。
第5A圖到第7圖繪示根據一些實施例半導體元件100的各種佈局圖，並從上視圖繪示半導體元件100的各種元件。特別的是，第5A圖繪示鰭103、閘極堆疊108和源極/汲極接觸118的佈局。請參閱第5A圖，半導體元件100包含各種標準元件302(包含302-1、302-2和302-3)。每一個標準元件302包含互補式金屬氧化物半導體場效電晶體，該互補式金屬氧化物半導體場效電晶體具有一或多個在N型井區中形成的P型金屬氧化物半導體場效電晶體以及一 或多個在P型井區中形成的N型金屬氧化物半導體場效電晶體。標準元件302的邊界彼此鄰接。每一個標準元件302可能執行數位電路功能，例如反向器、NAND、NOR、AND、OR或正反器。
在此實施例中，各種鰭103(包含103-1、103-2、103-3、103-4、103-5和103-6)沿著X方向縱向排列。鰭103-1、鰭103-3和鰭103-5沿著相同的軌跡設置，但在元件邊界上彼此分開。相似地，鰭103-2、鰭103-4和鰭103-6沿著相同的軌跡設置，但在元件邊界上彼此分開。各種閘極堆疊108(包含108-1、108-2、108-3、108-4、108-5、108-6、108-7、108-8和108-9)沿著Y方向縱向排列。在此實施例中，閘極堆疊108-2、108-4、108-5、108-7和108-8與鰭接合以在各自的標準元件中形成鰭式場效電晶體，並因此被稱作功能閘極。如同關於第2圖所討論的，閘極堆疊108-2、108-4、108-5、108-7和108-8可能包含閘極介電層和閘極電極。閘極堆疊108-1、108-3、108-6和108-9為介電閘極(或偽閘極)，並設置在標準元件的邊界以使標準元件302彼此隔離。介電閘極可能包含介電材料，如矽氧化物或矽氮化物。
第5B圖和第5A圖相同，惟根據一些實施例增加通孔-0層和M1層。請參閱第5B圖，通孔-0層包含各種通孔136，而M1層包含各種導體154(包含154-1、154-2、154-3、154-4和154-5)。應注意的是，第5B圖並未繪示所有的導體154。導體154沿著X方向縱向排列，並大致上平行鰭103。一些導體154提供電源線繞線連接。舉例來說，導體154-1可繞 線連接接地線或Vss線，而導體154-2可繞線連接Vdd線。因此，一些導體154相對較長，並可橫跨多個標準元件302。這些導體154被設計成具有適當的厚度T1(請詳見第3圖)和寬度W1，以減小導體的電阻。通孔136設置在電晶體的各種源極、汲極和閘極端子上，並提供這些端子和導體之間的電性連接。
第5C圖和第5B圖相同，惟根據一些實施例增加通孔-1層(具有通孔162)和M2層(具有導體164)。應注意的是，第5C圖並未繪示所有的通孔162和導體154。請參閱第5C圖，導體164(包含164-1、164-2和164-3)沿著Y方向縱向排列，並大致上平行閘極堆疊108。許多導體164提供個別標準元件內的連接。因此，導體164比導體154相對較短。一些導體164(例如164-3)提供互補式金屬氧化物半導體場效電晶體汲極端子之間的電性連接。一些導體164提供高頻訊號線。因此，如上述討論，導體的厚度T2(請詳見第3圖)被設計成較厚度T1和厚度T3小。在一進一步的實施例中，導體164沿著X方向的寬度W2(第5C圖)可能被設計成較導體154沿著Y方向的寬度W1小(第5B圖)。通孔162設置在導體154上，並提供導體154和導體164之間的電性連接。
第5D圖和第5C圖相同，惟根據一些實施例增加通孔-2層(具有通孔172)和M3層(具有導體174)。應注意的是，第5D圖並未繪示所有的通孔172和導體174。請參閱第5D圖，導體174沿著X方向縱向排列，並大致上平行鰭103。一些導體174提供電源線(例如Vdd、Vss及/或接地)繞線連接。因此，一些導體174相對較長，並可橫跨多個標準 元件302。導體174被設計成具有適當的厚度T3(請詳見第3圖)和寬度W3(沿著Y方向)，以減小導體的電阻。在一實施例中，寬度W3被設計成較寬度W2大。在另一實施例中，厚度T1和厚度T3被設計成大約相同。在又一實施例中，寬度W1和寬度W3被設計成大約相同。雖然並未繪示，然而在一些實施例中，導體174的間距(沿著Y方向)可能被設計成和導體154的間距(沿著Y方向)大約相同。通孔172設置在導體164上，並提供導體164和導體174之間的電性連接。
第6圖繪示根據另一實施例半導體元件100的佈局。為了簡化，第6圖僅示出鰭103、閘極堆疊108以及源極/汲極接觸118。半導體元件100的其他層可能被設計成和繪示於第5B圖到第5D圖的半導體元件100的其他層相似。請參閱第6圖，在此實施例中，鰭103(包含103-1和103-2)橫跨多個標準元件302。一些閘極堆疊(108-a1、108-a2、108-a3、108-a4、108-b1、108-b2、108-b3和108-b4)沿著標準元件302的邊界設置。閘極堆疊108-a1、閘極堆疊108-a2、閘極堆疊108-a3、閘極堆疊108-a4、閘極堆疊108-b1、閘極堆疊108-b2、閘極堆疊108-b3和閘極堆疊108-b4可能具有與功能閘極108-2、功能閘極108-4、功能閘極108-5、功能閘極108-7和功能閘極108-8相同的組成。然而，閘極堆疊(108-a1、108-a2、108-a3、108-a4、108-b1、108-b2、108-b3和108-b4)被連接到固定電壓以作為標準元件302之間的隔離特徵。舉例來說，閘極堆疊108-a1、閘極堆疊108-a2、閘極堆疊108-a3和閘極堆疊 108-a4可能被連接到Vss或接地，而閘極堆疊108-b1、閘極堆疊108-b2、閘極堆疊108-b3和閘極堆疊108-b4可能被連接到Vdd。第6圖中的實施例中的半導體元件100的其他面向和第5A圖到第5D圖中半導體裝置100的其他面向相似。
第7圖繪示根據一些實施例半導體元件100的佈局。請參閱第7圖，半導體元件100包含建構在P型井區和N型井區上方的鄰接的標準元件302。在此實施例中，P型井區夾設在兩個N型井區之間。在P型井區中有N型鰭式場效電晶體，而N型井區中有P型鰭式場效電晶體。每一個標準元件302包含具有N型鰭式場效電晶體和P型鰭式場效電晶體的互補式金屬氧化物半導體場效電晶體。一些鰭式場效電晶體可能包含一個鰭，而一些鰭式場效電晶體可能包含多個鰭。
雖然不意欲限定，但本揭露一或多個實施例對半導體元件及其形成提供許多好處。舉例來說，本揭露的實施例對積體電路提供M1金屬結構、M2金屬結構和M3金屬結構，用以對M2層的高切換導體減小耦合電容，以及用一對M1層和M3層的電源線導體減小電阻。這同時增加積體電路的頻率響應和減少積體電路的電源消耗。此外，M2層的導體可較傳統設計製作得更緊密，因而增加積體電路的積體密度。
在一例示性態樣中，本揭露涉及半導體元件。半導體元件包含形成於基材上方的電晶體、在電晶體上方的 第一金屬化層、在第一金屬化層上方的第二金屬化層，以及在第二金屬化層上方的第三金屬化層。第一金屬化層包含設置在第一介電層中的第一金屬特徵。第一金屬特徵具有沿著垂直於基材的上表面的第一方向的第一厚度。第二金屬化層包含設置在第二介電層中的第二金屬特徵。第二金屬特徵具有沿著第一方向的第二厚度。第三金屬化層包含設置在第三介電層中的第三金屬特徵。第三金屬特徵具有沿著第一方向的第三厚度。第二厚度小於第一厚度和第三厚度。第二金屬特徵縱向排列並實質垂直於第一金屬特徵。第三金屬特徵縱向排列並實質平行於第一金屬特徵。
在一半導體元件的實施例中，第二厚度較第一厚度和第三厚度的每一個小至少10%。在另一個實施例中，一些第一金屬特徵和第三金屬特徵配置以在半導體元件中繞線連接電源線，而第二金屬特徵並無電源線。
在一些實施例中，電晶體包含沿著第二方向縱向排列的閘極堆疊，而第二金屬特徵沿著實質平行於第二方向的方向縱向排列。在一進一步的實施例中，閘極堆疊以第一間距彼此間隔，而第二金屬特徵以小於第一間距的第二間距彼此間隔。在一進一步的實施例中，第二間距和第一間距的比率大約為2：3或大約為1：2。
在一實施例中，半導體元件進一步包含在電晶體的源極/汲極特徵上方的接觸特徵；包含和接觸特徵接觸的第一通孔特徵，其中第一金屬特徵和第一通孔特徵直接接觸；包含和第一金屬特徵接觸的第二通孔特徵，其中第二金 屬特徵直接接觸第二通孔特徵；以及包含和第二金屬特徵接觸的第三通孔特徵，其中第三金屬特徵和第三通孔特徵直接接觸。在一進一步的實施例中，第一通孔特徵包含和圍繞第一通孔結構的介電層直接接觸的鎢。
在一半導體元件的實施例中，第二厚度和第一厚度的比率在0.5至0.95的範圍內。在另一實施例中，第一厚度和第三厚度大約是相同的。
在另一例示性態樣中，本揭露涉及半導體元件。半導體元件包含在基材上方的鰭式場效電晶體，鰭式場效電晶體排列成鄰接的標準元件，而每個標準元件包含一P型鰭式場效電晶體和一N型鰭式場效電晶體，又鰭式場效電晶體的閘極堆疊沿著第一方向縱向排列。半導體元件進一步包含在鰭式場效電晶體上方的第一金屬化層，而第一金屬化層包含設置在第一介電層中的第一金屬特徵，其中第一金屬特徵沿著實質上垂直於第一方向的第二方向縱向排列，又第一金屬特徵具有沿著垂直於基材的上表面的第三方向的第一厚度。半導體元件進一步包含在第一金屬化層上方的第二金屬化層，而第二金屬化層包含設置在第二介電層中的第二金屬特徵，其中第二金屬特徵沿縱向排列並實質上平行於第一方向，又第二金屬特徵具有沿著第三方向的第二厚度。半導體裝置進一步包含在第二金屬化層上方的第三金屬化層，而第三金屬化層包含設置在第三介電層中的第三金屬特徵，其中第三金屬特徵沿縱向排列並實質上平行於第二方 向，又第三金屬特徵具有沿著第一方向的第三厚度，其中第二厚度小於第一厚度和第三厚度。
在一半導體元件的實施例中，第一金屬特徵包含用以繞線連接半導體元件的電源線和接地線的導體，而第二金屬特徵包含用以在每個標準元件中繞線連接訊號的導體。在另一實施例中，在相同的其中一個標準元件中，至少一個第二金屬特徵連接P型鰭式場效電晶體的汲極節點和N型鰭式場效電晶體的汲極節點。
在一實施例中，半導體元件進一步包含沿著標準元件的邊界設置的隔離閘極特徵，並沿著第一方向縱向排列。在一進一步的實施例中，閘極堆疊和隔離閘極特徵共同具有沿著第二方向的第一間距，而第二金屬特徵具有沿著第二方向的第二間距，其中第二間距小於第一間距。
在一半導體元件的實施例中，第一厚度和第三厚度大約為相同的。在另一實施例中，第二厚度和第一厚度的比率在0.8至0.9的範圍內。
在又一例示性態樣中，本揭露涉及半導體元件。半導體元件包含在基材上方的鰭式場效電晶體，而鰭式場效電晶體包含沿著第一方向縱向排列的鰭以及沿著實質垂直第一方向的第二方向縱向排列的閘極堆疊，又鰭式場效電晶體排列成鄰接的標準元件，且每一個標準元件具有實質為長方形的邊界。半導體元件進一步包含在鰭式場效電晶體上方的第一金屬化層，而第一金屬化層包含設置在第一介電層中的第一金屬特徵，又第一金屬特徵縱向排列並實質平行 第一方向，其中第一金屬特徵包含用於繞線連接半導體元件的電源線和接地線的導體，且第一金屬特徵具有沿著垂直於第一方向和第二方向的第三方向的第一厚度。半導體元件進一步包含在第一金屬化層上方的第二金屬化層，而第二金屬化層包含設置在第二介電層中的第二金屬特徵，又第二金屬特徵縱向排列並實質平行第二方向，其中第二金屬特徵包含用於在每一個標準元件的邊界內繞線連接訊號線的導體，且第二金屬特徵具有沿著第三方向的第二厚度，其中第二厚度較第一厚度小至少10%。
在一實施例中，半導體元件進一步包含在第二金屬化層上方的第三金屬化層，而第三金屬化層包含設置在第三介電層中的第三金屬化層，又第三金屬化層縱向排列並實質上平行第一方向，其中第三金屬特徵包含用於繞線連接半導體元件的電源線和接地線的導體，且第三金屬特徵具有沿著第三方向的第三厚度，其中第二厚度較第三厚度小至少10%。
在一半導體元件的實施例中，第二金屬特徵沿著第一方向的維度較第一金屬特徵和第三金屬特徵沿著第二方向的維度窄。
前述概述之一些實施例可使得所屬技術領域之專業人員更加理解本揭露之多個面向。所屬技術領域之專業人員應了解，可利用本揭露之製程和結構為各種變動或潤飾來實現及/或達到本說明書所述之實施例之相同目的及/或優點。所屬 技術領域之專業人員亦應理解所為之各種變動或潤飾不應偏離本揭露之精神和範圍。
100‧‧‧半導體元件
108‧‧‧閘極堆疊
118‧‧‧源極/汲極接觸
136‧‧‧通孔
154‧‧‧導體
162‧‧‧通孔
164‧‧‧導體
172‧‧‧通孔
174‧‧‧導體
D‧‧‧間隔
M1、M2、M3、M4‧‧‧層
P1、P2‧‧‧間距
T1、T2、T3‧‧‧厚度
W2‧‧‧寬度
X、Z‧‧‧方向

Claims (10)

  1. 一種半導體元件，包含：複數個電晶體，形成在一基材上方；一第一金屬化層，位於該些電晶體上方，該第一金屬化層包含設置在一第一介電層中的複數個第一金屬特徵，該些第一金屬特徵具有沿著垂直於該基材的一上表面的一第一方向的一第一厚度；一第二金屬化層，位於該第一金屬化層上方，該第二金屬化層包含設置在一第二介電層中的複數個第二金屬特徵，該些第二金屬特徵具有沿著該第一方向的一第二厚度；以及一第三金屬化層，位於該第二金屬化層上方，該第三金屬化層包含設置在一第三介電層中的複數個第三金屬特徵，該些第三金屬特徵具有沿著該第一方向的一第三厚度，其中該第二厚度小於該第一厚度和該第三厚度，該些第二金屬特徵縱向排列並實質垂直於該些第一金屬特徵，而該些第三金屬特徵縱向排列並實質平行該些第一金屬特徵。
  2. 如申請專利範圍第1項所述的半導體元件，其中該第二厚度較該第一厚度及該第三厚度小至少10%。
  3. 如申請專利範圍第1項所述的半導體元件，其中該些電晶體包含沿著一第二方向縱向排列的複數 個閘極堆疊，該些第二金屬特徵沿著實質上平行於該第二方向的一方向縱向排列。
  4. 如申請專利範圍第1項所述的半導體元件，進一步包含：複數個接觸特徵，位於該些電晶體的複數個源極/汲極特徵上方；複數個第一通孔特徵，和該些接觸特徵接觸，其中該些第一金屬特徵直接接觸該些第一通孔特徵；複數個第二通孔特徵，和該些第一金屬特徵接觸，其中該些第二金屬特徵直接接觸該些第二通孔特徵；以及複數個第三通孔特徵，和該些第二金屬特徵接觸，其中該些第三金屬特徵直接接觸該些第三通孔特徵。
  5. 一種半導體元件，包含：複數個鰭式場效電晶體，位於一基材上方，該些鰭式場效電晶體排列成鄰接的複數個標準元件，而該些標準元件的每一個包含一P型鰭式場效電晶體和一N型鰭式場效電晶體，該些鰭式場效電晶體的複數個閘極堆疊沿著一第一方向縱向排列；一第一金屬化層，位於該些鰭式場效電晶體上方，該第一金屬化層包含設置在一第一介電層中的複數個第一金屬特徵，該些第一金屬特徵沿著實質上垂直於該第一方向的一第二方向縱向排列，該些第一金屬特徵具有沿著垂直於該基材的一上表面的一第三方向的一第一厚度； 一第二金屬化層，位於該第一金屬化層上方，該第二金屬化層包含設置在一第二介電層中的複數個第二金屬特徵，該些第二金屬特徵沿縱向排列並實質上平行於該第一方向，該些第二金屬特徵具有沿著該第三方向的一第二厚度；以及一第三金屬化層，位於該第二金屬化層上方，該第三金屬化層包含設置在一第三介電層中的複數個第三金屬特徵，該些第三金屬特徵沿縱向排列並實質上平行於該第二方向，該些第三金屬特徵具有沿著該第一方向的一第三厚度，其中該第二厚度小於該第一厚度及該第三厚度。
  6. 如申請專利範圍第5項所述的半導體元件，進一步包含沿著該些標準元件的複數個邊界設置的複數個隔離閘極特徵，並沿著該第一方向縱向排列。
  7. 如申請專利範圍第6項所述的半導體元件，其中該些閘極堆疊及該些隔離閘極特徵共同具有沿著該第二方向的一第一間距，該些第二金屬特徵具有沿著該第二方向的一第二間距，其中該第二間距小於該第一間距。
  8. 如申請專利範圍第5項所述的半導體元件，其中該第二厚度對該第一厚度的比例為0.8至0.9。
  9. 一種半導體元件，包含： 複數個鰭式場效電晶體，位於一基材上方，該些鰭式場效電晶體包含沿著一第一方向縱向排列的複數個鰭以及沿著實質上垂直於該第一方向的一第二方向縱向排列的複數個閘極堆疊，該些鰭式場效電晶體排列成鄰接的複數個標準元件，該些標準元件的每一個具有實質上為矩形的一邊界；一第一金屬化層，位於該些鰭式場效電晶體上方，該第一金屬化層包含設置在一第一介電層中的複數個第一金屬特徵，該些第一金屬特徵縱向排列並實質上平行於該第一方向，該些第一金屬特徵包含用於連接該半導體元件的複數個電源線和複數個接地線的複數個導體，該些第一金屬特徵具有沿著垂直於該第一方向及該第二方向的一第三方向的一第一厚度；以及一第二金屬化層，位於該第一金屬化層上方，該第二金屬化層包含設置在一第二介電層中的複數個第二金屬特徵，該些第二金屬特徵縱向排列並實質上平行於該第二方向，該些第二金屬特徵包含用於該些標準元件的每一個的該邊界內連接訊號線的複數個導體，該些第二金屬特徵具有沿著該第三方向的一第二厚度，其中該第二厚度較該第一厚度小至少10%。
  10. 如申請專利範圍第9項所述的半導體元件，進一步包含：一第三金屬化層，位於該第二金屬化層上方，該第三金屬化層包含設置在一第三介電層中的複數個第三金屬特 徵，該些第三金屬特徵縱向排列並實質上平行於該第一方向，該些第三金屬特徵包含用於連接該半導體元件的複數個電源線和複數個接地線的複數個導體，該些第三金屬特徵具有沿著該第三方向的一第三厚度，其中該第二厚度較該第三厚度小至少10%。
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