JP4421301B2 - 電力増幅器デバイス - Google Patents

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Description

本発明は、電力増幅器ＩＣデバイスを有する電力増幅器デバイスに関する。
Ｖ．Ｊ．Ｔｙｌｅｒ氏による“新たな高効率電力増幅器（Ａ ｎｅｗ ｈｉｇｈ−ｅｆｆｉｃｉｅｎｃｙ ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ）”（Ｍ．Ｍａｒｃｏｎｉ Ｒｅｖｉｅｗ２１，９６乃至１０９頁，１９５８年第３四半期）から、非線形アクティブデバイスの出力部において、基本信号（ｆｕｎｄａｍｅｎｔａｌ ｓｉｇｎａｌ）Ｆｏの所望されない高調波（ｈａｒｍｏｎｉｃ）に高インピダンス（ｈｉｇｈ ｉｍｐｅｄａｎｃｅ）をもたらす特別の共振回路（ｒｅｓｏｎａｎｔ ｃｉｒｃｕｉｔ）がもたらされている高効率電力技術が知られている。このように、いかなる周波数成分（ｆｒｅｑｕｅｎｃｙ ｃｏｍｐｏｎｅｎｔ）も出力信号から除去され得る。前記成分の電力はロックイン（ｌｏｃｋ ｉｎ）され、これによって増幅段のより高い効率がもたらされる。
図１において、インダクタンス（Ｌ３）２と、電界効果トランジスタ（Ｔ１）４と、インダクタンス（Ｌ１）６及び容量（Ｃ１）８を有する第一の並列共振回路（parallel resonant circuit）と、インダクタンス（Ｌ２）１２及び容量（Ｃ２）１０を有する第二の並列共振回路とから構成されるこのようなトランジスタ出力回路の基本的な構成が示されている。負荷に等しい抵抗１４と、インダクタンス（Ｌ１）６及び容量（Ｃ１）８の第一の並列共振回路と、容量（Ｃ２）１０及びインダクタンス（Ｌ２）１２の第二の並列共振回路とは、負荷を有する抵抗１４に対する相方の並列回路の一方の側で互いに接続される。容量１０及びインダクタンス１２の第二の並列共振回路の他方の側は、接地される。インダクタンス（Ｌ１）６及び容量（Ｃ１）８の第一の並列共振回路の他方の側は、他のインダクタンス（Ｌ３）２に接続されると共に、ソースが接地された電界効果トランジスタ４のドレインに接続される。
容量１２及びインダクタンス１０を有する並列共振回路は、増幅器出力部において全ての周波数成分を、全体的に（信号２Ｆｏ、３Ｆｏ、，，，ｎＦｏの周波数を含む）上部高調波（ｕｐｐｅｒ ｈａｒｍｏｎｉｃ）及び基本信号Ｆｏの周波数よりも低く抑圧するための理想フィルタリング回路（ｉｄｅａｌ ｆｉｌｔｅｒｉｎｇ ｃｉｒｃｕｉｔ）として上記文献によって提案されている。
この増幅器の最大ドレイン／コレクタ効率は、３Ｆｏ高調波除去が使用されるとき、上記文献によって約８８．４％と予測されている。２Ｆｏ高調波除去において、増幅器の理論上の効率は８４．９％になる。更に例えば両方の３Ｆｏ＋５Ｆｏ高調波除去が使用される場合、予測される効率は９２％に達し得る。
ディスクリート電力トランジスタによって構成される増幅器における当該方法の実現は、通常インダクタンス６及び容量８からの並列共振回路が電力トランジスタ４のドレイン／コレクタに直接もたらされ得ないという主な不利点を有する。
現に、実際普通によく使用されている回路において、ＲＥ信号エンベロープ（ＲＦ ｓｉｇｎａｌ ｅｎｖｅｌｏｐｅ）の帯域に対応して低い周波数において低インピダンスをもたらすと共にパッケージの外側のトランジスタ出力部に接続される、電力供給に対する直流デカップリング回路（ＤＣ ｄｅｃｏｕｐｌｉｎｇ ｃｉｒｃｕｉｔ）の実現によって、基本信号Ｆｏよりも低い帯域（バンド（ｂａｎｄ））に対して同じ効果が達成される。ＲＦ出力整合（マッチング）回路（ＲＦ ｏｕｔｐｕｔ ｍａｔｃｈｉｎｇ ｃｉｒｃｕｉｔ）又はインピダンス変換回路（ｉｍｐｅｄａｎｃｅ ｔｒａｎｓｆｏｒｍａｔｉｏｎ ｃｉｒｃｕｉｔ）は、高い周波数成分が−５０ｄＢｃよりも低いレベルにまで効率的に抑圧され得る、マイクロストリップライン変圧器（ｍｉｃｒｏ ｓｔｒｉｐ ｌｉｎｅ ｔｒａｎｓｆｏｍｅｒ）及びセラミックコンデンサ（ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ）から構成されるローパスフィルタとしてもたらされ得る。しかしながら、トランジスタ出力部において生成されるこれらの２Ｆｏ、３Ｆｏ、及び他の成分は、パッケージ及びボンディングワイヤ寄生素子がデバイスのコレクタ／ドレインと整合回路との間にもたらされるため、いかなる構成にもなる、トランジスタパッケージの外側に位置される出力整合回路によって効果的に制御され得ない。
従って、常にある程度の所望されない成分がトランジスタダイ出力部と残りの増幅器出力回路との間に存在する。これにより、当該技術の効果が特にＲＦ帯域の上端（ｕｐｐｅｒ ｅｎｄ）において劇的に減少させられる。
パワートランジスタ（ｐｏｗｅｒ ｔｒａｎｓｉｓｔｏｒ）は、フラットリード（ｆｌａｔ ｌｅａｄ）、セラミックコンデンサ（ｃｅｒａｍｉｃ ｃａｐ）、及びダイをそれらのリードに接続する金ワイヤを備えるディスクリートコンポーネントとして構成される従来の電力増幅器設計において二つの主な問題が存在する。第一に共振回路は、トランジスタダイのドレイン／コレクタに可能な限り近くに位置されなければならない。さもなければ共振回路は効果的に動作させられないであろう。第二に共振回路は、ＲＦ帯域のより低い端部においてディスクリートデバイスを備える従来の電力増幅器設計で、誘電体基板（ｄｉｅｌｅｃｔｉｃ ｓｕｂｓｔｒａｔｅ）上に展開されること及び構成されることが困難である。更に数百ＭＨｚよりも高い周波数（例えば９００ＭＨｚ電力増幅器の場合、当該回路は３Ｆｏ＝２．７ＧＨｚで共振をもたらすべきである）で高いクオリティ（ｑｕａｌｉｔｙ）及び制御可能な共振回路をもたらすことは不可能となる。
本発明の目的は、共振周波数除去特性（ｒｅｓｏｎａｎｃｅ ｆｒｅｑｕｅｎｃｙ ｒｅｊｅｃｔｉｎｇ ｆｅａｔｕｒｅ）を有する、改善された電力効率を備える電力増幅器デバイスを提供することにある。
上記目的を達成するために、本願発明に係る電力増幅器は、出力電極を有する電力増幅器デバイス（１６）と、前記電力増幅器デバイス（１６）の上表面に接触して設けられると共に前記電力増幅器デバイス（１６）の前記出力電極に接続される第一の導電層（１８）と、前記第一の導電層（１８）上に積層して形成された第一の誘電層（２０）と、前記第一の誘電層（２０）上に積層して形成されると共に所望の長さの第一の伝送線（３０）を介して前記第一の導電層（１８）に電気的に接続される第二の導電層（２２）と、を有する電力増幅器であって、前記第一の導電層（１８）と前記第二の導電層（２２）との間の容量（Ｃ）、及び、前記第一の伝送線（３０）によって形成されるインダクタンス（Ｌ）を有する第一の並列ＬＣ回路は、前記電力増幅器デバイス（１６）によって増幅される基本周波数（Ｆ０）の複数の高調波（２Ｆ０、３Ｆ０、４Ｆ０、５Ｆ０、…）の何れかで共振し、かつ、前記第一の並列ＬＣ回路（Ｌ１，Ｃ１）は、更なる伝送線（３４）を介して前記電力増幅器デバイス（１６）の出力端子（４０）に接続されると共に、第二の誘電層（２４）が前記第二の導電層（２２）上に設けられ、当該第二の誘電層（２４）上に、第二の伝送線（２８）を介して前記第二の導電層（２２）に接続される第三の導電層（２６）が設けられ、前記第一の並列ＬＣ回路（Ｌ１，Ｃ１）と前記更なる伝送線（３４）との間に直列に接続されると共に、前記第一の並列ＬＣ回路（Ｌ１，Ｃ１）と異なる第二の並列ＬＣ回路（Ｌ２，Ｃ２）が規定され、当該第二の並列ＬＣ回路（Ｌ２，Ｃ２）は、前記電力増幅器デバイス（１６）により増幅される基本周波数の増幅信号の何れかの他の高調波周波数で共振することを特徴とする。
本発明により、多重共振回路（ｍｕｌｔｉ−ｒｅｓｏｎａｔｏｒ ｃｉｒｃｕｉｔ）はパワートランジスタドレイン／コレクタで直接構成されることが可能になる。このことは、所望されない高調波又は周波数成分を抑圧する点で非常に効果的である。電力増幅器に対する出力回路の新たな構造体は、前記ＩＣデバイスの出力電極で直接高調波チューニング回路（ｈａｒｍｏｎｉｃ ｔｕｎｉｎｇ ｃｉｒｃｕｉｔ）を実現することにより前記デバイスの電力効率を（理論的には８５％よりも高く）改善することを可能にする。当該構造体は、単に絶縁分離層及びそれから他のメタル層を前記ＩＣデバイスの出力端子の表面上に段階的に加えることによって実現され得る。
米国特許第ＵＳ−Ａ６，０６０，９５１号公報から、高調波整合回路を備える電力増幅器デバイスが知られている。しかしながら高調波回路は、電力増幅器ＩＣデバイスの上部の代わりに隣接してもたらされている。それによって、知られている電力増幅器デバイスは、電力増幅器ＩＣデバイスと高調波回路との間に相互接続部が必要とされるという不利点を有する。更に高調波回路のコンデンサ及びインダクタは、レイアウトの制約の結果としての制限値を有する。それによってデバイスの使用が動作周波数に制限され、ＲＦ周波数帯域の低い周波数端（ｌｏｗ ｆｒｅｑｕｅｎｃｙ ｅｄｇｅ）で動作するデバイスに対して高調波回路は適切に機能しない。更に高調波回路は、半導体基板を介してグランドに対して比較的高い寄生分布容量（ｐａｒａｓｉｔｉｃ ｄｉｓｔｒｉｂｕｔｅｄ ｃａｐａｃｉｔａｎｃｅ）を有する。これにより、共振器の必要とされる除去特性が消滅させられる。更なる不利点は、自身の低いクオリティファクタ（Ｑ−ｆａｃｔｏｒ）、それ故に不十分な効率にある。更にコンデンサが相互接続部におけるギャップ（ｇａｐ）として設計される。このことは、コンデンサ電界（ｃａｐａｃｉｔｏｒ ｆｉｅｌｄ）が線形的にならず設計に対する不利点になるという不利点を有する。
代わりに本発明の電力増幅器デバイスにおいて、寄生容量が低減させられる。このことは、コンデンサがトランジスタ上にもたらされるという事実のために、グランドに対する寄生容量に関連している。そのことは、ＩＣデバイスの出力電極（通常コレクタ又はドレイン）と第一の導電層（ｃｏｎｄｕｃｔｉｖｅ ｌａｙｅｒ）との間のいかなる寄生容量にも更に関連している。
本発明においてもたらされる容量は、実際薄膜コンデンサ（ｔｈｉｎ−ｆｉｌｍ ｃａｐａｃｉｔｏｒ）となる。インダクタンスとして作用している伝送線（ｔｒａｎｓｍｉｓｓｉｏｎ ｌｉｎｅ）は、薄膜技術でもたらされてもよい。しかしながら、これらが接続ワイヤ（ｃｏｎｎｅｃｔｉｎｇ ｗｉｒｅ）として具現化されることは好ましい。通常一つのワイヤで十分であるが、抵抗を最小化するように複数のワイヤを使用することは多くの場合好ましい。
高調波回路は、ボンディングワイヤの長さが効果的に決定され得ることにより、容易にチューニングされ得る。このことは、インダクタンスが並列ワイヤのクオリティ及び／又は長さによって規定され、他のいかなる要素によっても規定されないという認識に基づいている。他の利点は、空気だけしかインダクタンスＬ１のワイヤを囲っていないので、高Ｑ（クオリティファクタ）がもたらされることにある。更に共振回路は他の周波数に柔軟に変更されると共に容易に変更される。製造において上記技術によって十分なインダクタンスを実現することが容易である。このことは、既存の装置で正確になされ得る。一つよりも多くのワイヤは高調波回路毎にもたらされ得ることが分かる。
誘電層の物質が、コンデンサを最適化するように選択され得ることは本発明のデバイスの更なる利点である。誘電層がＩＣデバイスの部分を形成しないと共に第一の導電層を介してＩＣデバイスから分離されるため、このことはなされることが可能であり、それによっていかなる寄生容量も防止される。高い誘電率及び低い誘電率を備える好適な物質はそれ自体知られている。
実施例において第二の誘電層が、前記第二の導電層上にもたらされている。前記第二の誘電層のトップにおいて第三の導電層がもたらされている。第三の導電層は、第二の伝送線で第二の導電層に接続されている。これにより、第一のＬＣ回路とは異なる、増幅された信号の何れかの他の高調波周波数でも共振すると共に第一のＬＣ回路と更なる伝送線との間に直列に接続される第二の並列ＬＣ回路が規定される。第二の伝送線は好ましくは接続ワイヤとして具現化される。本発明の当該実施例により、一つよりも多くの共振回路が、中間にいかなる寄生素子ももたらされることなく直列に実現され得る。さもなければ本技術の効率は劇的に減少させられる。
本発明の電力増幅器デバイスの好ましい実施例によれば、接続ワイヤと導電層及び誘電層との構成体は、何れの共振周波数も除去されるように繰り返しもたらされる（ｒｅｐｅａｔ）。上記の構成体を繰り返す可能性は更に電力効率の増大に寄与する。
更なる実施例によれば、前記デバイスは更に、増幅器デバイスの基本周波数（Ｆ０）で共振するための共振回路を備え、前記共振回路は、グランドに接続されるコンデンサ及び第一の導電層に接続されるインダクタンスを備える直列ＬＣ回路を有している。より優れた特性制御及びまた高調波位相制御のために、前記デバイスダイの寄生出力容量は有利なことに、インダクタンスを通るＲＦ電流のみを可能にするＭＯＳコンデンサを介してグランドに接続される並列インダクタンスによって補償される。インダクタンスがＦｏでの共振をもたらす場合、電力増幅器デバイスは寄生容量をもたない、ほぼ理想的なスイッチング素子になる。これによって、パワートランジスタのＦ級動作（Ｆ−ｃｌａｓｓ ｏｐｅｒａｔｉｏｎ）に渡ってより優れた制御が実現され得るであろう。
更なる実施例において出力回路は、より容易にＦ級動作のための条件を満たす態様で変更される。当該条件は、出力容量補償が周波数Ｆ０と３Ｆ０との両方でもたらされることにより満たされると共に、３Ｆ０での電圧ピーキング（ｖｏｌｔａｇｅ ｐｅａｋｉｎｇ）に対する手段がもたらされることにより満たされる。前記電圧ピーキングは、例えばデバイス出力部における電圧波形が平坦化（ｆｌａｔｔｅｎ）されることにより実現され得ると共に、“オン”状態から“オフ”状態への過渡期間が短縮されることにより実現され得る。本実施例の出力回路を備える高効率電力増幅器は、ディスクリートコンポーネントとしてだけでなく集積ＭＭＩＣの一種としても具現化され得る。
ＬＤＭＯＳＴ又はバイポーラのようなＲＦパワートランジスタの出力回路は、通常非常に大きな出力寄生容量を有している。このことは、ＲＦ帯域の周波数でＦ級電力増幅器を設計することが所望されるとき最も処理困難な問題になる。例えば、４５Ｗ １ＧＨｚ ＬＤＭＯＳＴに対して、出力容量Ｃｏｕｔは通常約３０乃至４０ｐＦになる。その結果、“オン”状態から“オフ”状態へのトランジスタ過渡期間は十分に短くならない。
本発明によるＲＦパワートランジスタに直列に接続される並列ＬＣ回路は、トランジスタ出力部における所望の高調波に対する電圧ピーキング及び理想的な“開回路（ｏｐｅｎ ｃｉｒｃｕｉｔ）”をもたらし得るという利点を有する。このことにより、過渡期間の問題が既に軽減されている。しかしながら寄生出力容量は、当該手段の効率の利点を低下させる。３Ｆ０トラップ回路（３Ｆ０ ｔｒａｐ ｃｉｒｃｕｉｔ）を実現することによって、前記効率は更に改善され得る。３Ｆ０トラップ回路の場合、第三の高調波３Ｆ０のエネルギーはトランジスタ出力部における電圧波形の平坦化のために使用されるということが実現される。このようにＦ級動作のための条件が満たされ得る。
好ましい実施例によれば、電力増幅器ＩＣデバイスは一つのトランジスタとなる。代わりに、電力増幅器ＩＣデバイスは複数のトランジスタともなり得るので、それ故に一つよりも多くのトランジスタに対する単一の高調波回路が存在させられるという効果がもたらされる。しかしながら、各々のトランジスタに対して一つの高調波回路がもたらされることは好ましい。トランジスタがＭＯＳＦＥＴである場合、出力電極はドレイン電極となる。トランジスタがＬＤＭＯＳ型であることは特に好ましい。ＬＤＭＯＳ型のトランジスタは電力増幅器における使用に対して優れた特性を有する。ＬＤＭＯＳ型のトランジスタは、横形の構成体（ｌａｔｅｒａｌ ｃｏｎｆｉｇｕｒａｔｉｏｎ）のために、トランジスタ上にコンデンサをもたらすのに十分な大きさを有している。トランジスタがバイポーラトランジスタである場合、出力電極はコレクタ電極となる。
トランジスタは好ましくはシリコン基板において規定される。しかしながら、本発明はそれに限定されないが、何れかの他の半導体基板におけるトランジスタに対しても使用され得る。シリコン基板の場合、トランジスタは多結晶シリコン（ｐｏｌｙｓｉｌｉｃｉｕｍ）の一つの層を有していてもよく、当該層は第一の導電層としての役割を果たすと共に、当該層において更にＭＯＳＦＥＴのゲート電極が規定される。それによって、ゲート電極及びコンデンサ電極は相互に絶縁分離される。
本発明を特徴付けるこれら及び様々な他の利点並びに新規な特徴が、本願にもたらされると共に本願の一部を形成する請求項において特定して示されている。しかしながら本発明、その利点、及びその使用によってもたらされる目的物のより正確な理解のために、その更なる部分を形成する図面、及び本発明の好ましい実施例が示されていると共に記載されている、それに伴う記載事項が参照されるべきである。
本発明の好ましい実施例がこの場合図面を参照して記載される。
図２は、電力増幅器ＩＣデバイス１６のドレイン又はコレクタメタライゼーション領域上に直列に接続されると共に出力容量のための補償回路を形成する二つの並列共振器又は共振回路を備える電力増幅器デバイスの例を示している。
示されている実施例において、電力増幅器は、電力増幅器ＩＣデバイス１６のダイと、ドレイン又はコレクタコンタクトとなるメタル層１８と、絶縁分離層（ｉｓｏｌａｔｏｒ ｌａｙｅｒ）２０と、メタル層１８を備えるコンデンサを形成する他のメタル層２２と、他の絶縁分離層２４と、メタル層２２を備えるコンデンサを形成する更なるメタル層２６とを有している。（並列に結合されたボンディングワイヤからも構成され得る）二つのボンディングワイヤ２８及び３０は共振回路のインダクタンスを形成し、（並列に結合されたボンディングワイヤからも構成され得る）ボンディングワイヤ３２は寄生出力容量（Ｃｏｕｔ）３６に対する補償インダクタンスになる。（並列に結合されたボンディングワイヤからも構成され得る）ボンディングワイヤ３４はトランジスタ出力リード４０に接続される。ボンディングワイヤ３２は、接地されているＭＯＳコンデンサ３８に接続される。
層１８、２０、及び２２はコンデンサを形成する。層１８、２０、及び２２のコンデンサと並列にインダクタンスが（並列に結合されたボンディングワイヤからも構成され得る）ボンディングワイヤ３０によって形成される。コンデンサ及びインダクタンスを有するこの並列回路は第一の並列共振器を形成する。三つの層２２、２４、及び２６は第二のコンデンサを形成する。このコンデンサと並列にボンディングワイヤ２８のインダクタンスがもたらされる。この構成体は、インダクタンス及び容量を有する第二の並列共振器を形成する。第二の並列共振器は、第一の並列共振器に直列に接続される。
ボンディングワイヤ３４は、自身のボトム表面において電力増幅デバイス１６の出力端子４０に接続される層２６のトップ表面に接続される。寄生出力容量３６は、電力増幅器ＩＣデバイスのヒートシンク（ｈｅａｔ ｓｉｎｋ）と層１８との間にもたらされる。寄生出力容量３６を補償するために、ＭＯＳコンデンサ３８と直列に接続されると共にコンデンサ３６と並列共振をもたらすインダクタンスを形成するボンディングワイヤ３２を有する回路を使用することが必要とされる。
２Ｆｏ又は３Ｆｏにチューニングされるときたった一つの共振器が、第二及び第三の高調波ピーキングを備えるモードをそれに応じてもたらすであろう。これにより、予測される８４．９％又は８８．４％の電力効率がもたらされる。トランジスタダイコレクタ又はドレイン領域のトップに直列に接続される両方の共振器が使用されるとき、デバイス効率は更に改善され得ると共に３Ｆｏと５Ｆｏとの両方において高調波ピーキングは９２％リッチに改善され得る。
より優れた特性制御、及び更に高調波位相制御のために、電力増幅器ＩＣデバイス１６の寄生出力容量３６は、ボンディングワイヤ３２のインダクタンスを通るＲＦ電流のみを可能にするＭＯＳコンデンサ３８を介してグランドに接続されるボンディングワイヤ３２の並列インダクタンスによって補償され得る。
Ｆｏでの共振に対してチューニングされるボンディングワイヤ３２のインダクタンスの場合、電力トランジスタは、寄生容量を持たないほぼ理想的なスイッチング素子になる。これにより、電力トランジスタのＦ級動作のより優れた制御が実現され得る。３Ｆｏでの共振を有する容量３８及びボンディングワイヤ３２のインダクタンスは、この場合電力トランジスタの一部になり、“出力ネットワーク”を形成しない。従って補償回路は、トランジスタドレイン／コレクタと前記補償回路との間にいかなる大きな寄生素子ももたらされずに、電力増幅器ＩＣデバイス１６に可能な限り近くに位置されることが保証される。
３Ｆｏでの共振回路は、層１８、２０、及び２２によって形成される容量と、ボンディングワイヤ２８によって形成されるインダクタンスとを有する。従って、共振回路は、電力トランジスタダイの表面上に直接実現される。容量は、（図２に示されているように）この場合層１８、２０、及び２２によって形成される容量の下部プレート（ｌｏｗｅｒ ｐｌａｔｅ）としての役割を果たすドレインコンタクト層における直列コンデンサとして具現化される。それからボンディングワイヤ２８によって好ましくは金から形成されるインダクタンス（約０．３ｎＨ）は、トランジスタ１６のドレインコンタクトを上部プレート（ｕｐｐｅｒ ｐｌａｔｅ）２６に接続し、それから上部プレート２６は一つ又は複数の他のボンディングワイヤによってパッケージリード４０又は出力端子４０に接続される。
使用において、層１８、２０、及び２２によって形成される容量の値とボンディングワイヤ２８によって形成されるインダクタンスの値とは比較的小さくなり、例えばそれぞれ１０ｐＦと０．３ｎＨとになる。それ故に電力増幅器のダイ表面における容量及びインダクタンスの実現は困難なことではない。更に所望の共振周波数は、並列ボンディングワイヤの長さ、クオリティ、及び誘導性結合（ｉｎｄｕｃｔｉｖｅ ｃｏｕｐｌｉｎｇ）を変更することによって他のいかなる周波数にも容易に調整され得る。
このことは、（１）空気だけしかＬ１のワイヤを囲っていないので高いＱがもたらされ、（２）ドレイン／コレクタにおける電力増幅器ダイリードと共振回路との間に大きな寄生素子がもたらされず、（３）共振回路が他の周波数に柔軟に変更されると共に容易に変更され、（５）共振回路が製造において容易に実現されるため、非常に有利なアプローチとなる。
図３は、図２の構成体の等価回路を示している。等価回路は、電界効果トランジスタ４４のゲートに接続される信号源４２を有している。電界効果トランジスタ４４のソースはグランドに接続されると共にコンデンサ４６の一方の側に接続される。電界効果トランジスタ４４のドレインは容量４６の他方の側に接続されると共に容量５２、インダクタンス５４、及びインダクタンス４８の一方の側に接続される。インダクタンス４８は容量５０の一方の側に接続される。容量５０の他方の側はグランドに接続される。容量５２の他方の側は容量５６及びインダクタンス５４の一方の側に接続されると共にインダクタンス５８の一方の側に接続される。容量５６の他方の側はインダクタンス５８及びインダクタンス６０の他方の側に接続される。インダクタンス６０の他方の側は出力部６２に接続される。
容量４６は図２の出力容量３６と等価の容量である。出力容量４６を補償するために、インダクタンス４８と容量５０との直列回路が使用される。インダクタンス４８はボンディングワイヤ３２と等価であり、容量５０はＭＯＳインダクタンス３８と等価である。インダクタンス４８及び容量５０を有する回路はパワートランジスタの一部になり、“出力ネットワーク”の一部にはならない。この回路はＦｏに等しい周波数又はＦｏに近い周波数で並列共振を有する。
インダクタンス５４及び容量５２を有する第一の並列共振器は、２ｆｏ又は３ｆｏにチューニングされ、第二又は第三の高調波ピーキングを備えるモードをそれに応じてもたらすであろう。これにより、予測される８４．９％又は８８．４％の電力効率がもたらされる。第一の共振器と直列になっている第二の並列共振器は容量５６及びインダクタンス５８を有する。第二の並列共振器は、第五の高調波にチューニングされる、より優れた電圧波形及びより高い効率のためにもたらされ得る。第二の並列共振器と出力部６２との間に、ボンディングワイヤ３４によって形成されるインダクタンス６０がもたらされる。出力部６２は電力増幅デバイス４０の出力端子に等しい。
図４は、本発明の実施例におけるＬＤＭＯＳトランジスタのための可能な構成体を示している。本構成体は、ダイ６４と、例えば多結晶シリコン（ｐｏｌｙ Ｓｉ）によってもたらされる下部プレート６６と、絶縁分離層（ｉｎｓｕｌａｔｏｒ ｌａｙｅｒ）６８と、第一の並列共振器の容量を形成する上部プレート７０とを有している。ボンディングワイヤ７１は、下部プレート６６のコンタクト７９と上部プレート７０のコンタクト７８との間に接続される。ボンディングワイヤ７２は、下部プレート６６のコンタクト７７と上部プレート７０のコンタクト７６との間に接続される。ボンディングワイヤ７１及び７２は第一の並列共振器のインダクタンスを形成する。ボンディングワイヤ８２はコンタクト７６とパッケージリード８８との間に接続される。ボンディングワイヤ８４はコンタクト７８とパッケージリード８８との間に接続される。ボンディングワイヤ８６はコンタクト８０とパッケージリード８８との間に接続される。ボンディングワイヤ８２、８４、及び８６は、第一の並列共振器をパッケージリード８８又は出力端子８８に接続させる。
本発明の好ましい実施例において、３Ｆｏトラップが出力回路で使用される。その効果は図５乃至８に関連して説明されるであろう。図５は、高調波トラップを有さない基準回路の等価な概略図である。図６は、高調波トラップ及び３Ｆｏトラップを備える好ましい実施例の等価な概略図である。図７及び８は、図５及び６に示されている回路に対する、周波数の関数としてのインピダンスをそれぞれ示すグラフである。簡略化のために、同じ要素を表す限り同じ参照符号が図３、５、及び６において使用されている。
図５の回路は、出力容量４６を補償するために使用されるインダクタンス４８及び容量５０を含んでいる。当該例において、出力容量４６は４０ｐＦであり、インダクタンス４８は０．４ｎＨであり、容量５０は１６ｐＦである。それに加えて、第三の高調波周波数３Ｆｏで出力容量の補償をもたらすために、当該回路は、０．７ｎＨのインダクタンス４９及び１０００ｐＦの容量５１を有する、グランドに接続される更なるＬＣネットワークを有している。
この基準回路のもたらされる特性が図７に示されている。ここで、インピダンスの実部（ｒｅａｌ ｐａｒｔ）は上部線によって示され、虚部は下部線によって示されている。明らかなように、インピダンスの実部は二つの明らかな最大値（ｃｌｅａｒ ｍａｘｉｍａ）ｍ１及びｍ２を有しており、一方は基本周波数Ｆ０に近い値であり、他方は第三の高調波３Ｆ０の周波数である。
図６の回路は、１０００ｐＦの容量５１及び０．７ｎＨのインダクタンス４９を有する更なるＬＣネットワークが追加されている図４の回路に対応している。図８の対応するグラフは、インピダンスの実部がここでも二つの最大値ｍ１及びｍ２を有していることを示している。第一の最大値ｍ１はこの場合基本周波数Ｆ０の近くならず、基本周波数Ｆ０になる。第二の最大値はここでも第三の高調波３Ｆ０の周波数になる。基準回路の動作と比較すると、周波数３Ｆ０におけるインピダンスの実部と虚部との両方はずっとより高くなる。すなわち、より大きな共振が存在する。コンデンサ５２及びインダクタ５４を有する第三の高調波トラップ回路の使用により、第三の高調波周波数３Ｆ０での開回路（ｏｐｅｎ ｃｉｒｃｕｉｔ）又はノッチ（ｎｏｔｃｈ）がもたらされる。これにより、トランジスタのドレインにおいて電圧波形が平坦化され、Ｆ級動作モードに対する条件がもたらされる。
要するに電力増幅器デバイスは、出力電極を備える一つ又はそれより多くのトランジスタ、及びその上に薄膜コンデンサ（ｔｈｉｎ−ｆｉｌｍ ｃａｐａｃｉｔｏｒ）を有する。コンデンサは、トランジスタの出力端子にもなる第一の導電層を有する。更にコンデンサは、少なくとも一つの第一の接続ワイヤによって前記第一の導電層に接続される第二の導電層及び第一の誘電層を有する。第二の接続ワイヤにより、前記第二の導電層は電力増幅デバイスの出力端子に接続される。このように並列ＬＣ回路がもたらされ、前記並列ＬＣ回路は、前記電力増幅器によって増幅される高調波の周波数で共振を示すように設計される。
本文献によってカバーされる本発明の新規な特徴及び利点が上述の記載にもたらされている。しかしながら、本開示は多くの点で例示によってのみもたらされていることが理解されるであろう。詳細な記載、特に部分の形状、大きさ、及び構成において、本発明の範囲を超えることなく変更がなされてもよい。当然のことながら、本発明の範囲は従属請求項が表現されている言語で規定される。
よく知られている高効率電力増幅器出力回路の基本構成である。 トランジスタドレイン又はコレクタメタライゼーション領域上に直列に接続される二つの並列共振器を備えると共に出力容量のための補償回路を備える電力増幅器デバイスの例である。 図２に示されている例の等価的な概略図である。 ＬＤＭＯＳトランジスタのための可能な構成体である。 基準回路の等価的な概略図である。 本発明の好ましい実施例の等価的な概略図である。 図５の基準回路に対する、周波数の関数としてのインピダンスを示すグラフである。 本発明の好ましい実施例に対する、周波数の関数としてのインピダンスを示すグラフである。

Claims (9)

  1. 出力電極を有する電力増幅器デバイスと、前記電力増幅器デバイスの上表面に接触して設けられると共に前記電力増幅器デバイスの前記出力電極に接続される第一の導電層と、前記第一の導電層上に積層して形成された第一の誘電層と、前記第一の誘電層上に積層して形成されると共に所望の長さの第一の伝送線を介して前記第一の導電層に電気的に接続される第二の導電層と、を有する電力増幅器であって、
    前記第一の導電層と前記第二の導電層との間の容量、及び、前記第一の伝送線によって形成されるインダクタンスを有する第一の並列ＬＣ回路が形成されると共に、
    前記第一の並列ＬＣ回路は、前記電力増幅器デバイスによって増幅される基本周波数の複数の高調波の何れかで共振し、
    前記第一の並列ＬＣ回路は、更なる伝送線を介して前記電力増幅器デバイスの出力端子に接続されると共に、
    第二の誘電層が前記第二の導電層上に設けられ、当該第二の誘電層上に、第二の伝送線を介して前記第二の導電層に接続される第三の導電層が設けられ、前記第一の並列ＬＣ回路と前記更なる伝送線との間に直列に接続されると共に、前記第一の並列ＬＣ回路と異なる第二の並列ＬＣ回路が規定され、当該第二の並列ＬＣ回路は、前記電力増幅器デバイスにより増幅される基本周波数の増幅信号の何れかの他の高調波周波数で共振することを特徴とする電力増幅器。
  2. 前記第一及び第二の伝送線は、少なくとも一つの接続ワイヤにより構成されることを特徴とする請求項１に記載の電力増幅器。
  3. 前記更なる伝送線は、接続ワイヤにより構成されることを特徴とする請求項１に記載の電力増幅器。
  4. 前記第二の並列ＬＣ回路は、前記複数の高調波の共振周波数について共振を繰り返されて、前記共振周波数の何れかが除去されることを特徴とする請求項１又は２に記載の電力増幅器。
  5. 前記電力増幅器デバイスの前記基本周波数で共振するための共振回路を更に備え、前記共振回路は、前記第一の導電層に接続されるインダクタンスと、接地された共振容量と、を備えることを特徴とする請求項１に記載の電力増幅器。
  6. 前記基本周波数で共振するための前記共振回路に接続される補償回路を更に備えることを特徴とする請求項５に記載の電力増幅器。
  7. 前記補償回路は、接地された直列ＬＣネットワークであることを特徴とする請求項６に記載の電力増幅器。
  8. 前記電力増幅器デバイスは、少なくとも一つのＬＤＭＯＳ型のトランジスタを備えることを特徴とする請求項１に記載の電力増幅器。
  9. 前記第一の導電層が多結晶シリコンを有し、前記第一の導電層内に、前記トランジスタのゲート電極の範囲が限定されて、前記ゲート電極と、容量電極として動作する前記第一の導電層の領域と、は相互に絶縁分離されることを特徴とする請求項８に記載の電力増幅器。
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