JPH053229A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【目的】パッケージに搭載するトランジスタチップとコ
ンデンサチップのマウント位置の精度を上げることによ
り、ボンディングワイヤの長さのばらつきを防止し、イ
ンピーダンスの整合度を向上させる。 【構成】コレクタ用メタライズ層２及び接地用メタライ
ズ層３の上にマーク１５ａ，１５ｂを設け、このマーク
１５ａ，１５ｂに整合させてトランジスタチップ６ａ，
６ｂ及びコンデンサチップ１０ａ，１０ｂを搭載する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
高周波用の半導体装置に関する。
【０００２】
【従来の技術】動作周波数が１００ＭＨｚ以上で出力電
力が１Ｗ以上の高周波・高出力バイポーラトランジスタ
は、入・出力の特性インピーダンスが小さい為、パッケ
ージ内部にコンデンサチップの容量とボンディングワイ
ヤーのインダクタンスによるインピーダンス整合回路を
形成して特性インピーダンスを大きくし、電力を反射さ
せることなくトランジスタに入力して増幅し、トランジ
スタからその増幅された電力をとりだしている。
【０００３】図２（ａ），（ｂ）は従来の半導体装置の
一例を示す平面図及び等価回路図である。
【０００４】図２（ａ），（ｂ）に示すように、セラミ
ックからなる絶縁基板１上に電気的に独立し且つ選択的
に形成されたコレクタ用メタライズ層２と、接地用メタ
ライズ層３及び入力用メタライズ層４並びに出力用メタ
ライズ層５が夫々形成されており、コレクタ用メタライ
ズ層２上にはトランジスタチップ６ａ，６ｂが搭載さ
れ、トランジスタチップ６ａ，６ｂ上にはエミッタボン
ディングパッド７並びにベースボンディングパッド８が
形成され、エミッタボンディングパッド７は入力ワイヤ
９ａ，９ｂにより接地用メタライズ層３上に搭載された
コンデンサチップ１０ａ，１０ｂを介して入力端子１３
に接続された入力用メタライズ層４に接続されている。
一方、ベースボンディングパッド８は接地ワイヤ１１に
より接地用メタライズ層３に接続されている。また、ト
ランジスタチップ６ａ，６ｂのコレクタは、コレクタ用
メタライズ層２から出力ワイヤ１２により出力端子１４
に接続された出力用メタライズ層５に接続されている。
接地用メタライズ層３は絶縁基板１の側面及び裏面に形
成されたメタライズ層に接続されており、絶縁基板１の
裏面を接地端子として用い、図１（ｂ）に示す等価回路
の半導体装置を構成する。
【０００５】
【発明が解決しようとする課題】この従来の半導体装置
は、ボンディングワイヤによるインダクタンスを用いて
インピーダンス整合を行っているため、ボンディングワ
イヤの長さを所望のインダクタンスになる様に調整する
必要がある。
【０００６】特に、同一パッケージ内にトランジスタチ
ップが複数個並列接続されて搭載されている場合には、
各々のトランジスタチップに対しボンディングワイヤの
長さが等しくなる様調整することが各トランジスタチッ
プの出力電力特性を均等にひきだす上で必要である。
【０００７】ところで、このボンディングワイヤの長さ
は、トランジスタチップとコンデンサチップの搭載位置
で決定されるが、従来技術においては、トランジスタチ
ップとコンデンサチップを搭載する際、トランジスタチ
ップとコンデンサチップが非平行に搭載されたり、トラ
ンジスタチップとコンデンサチップの間隔が所望の値と
異なることが生じていた。
【０００８】この為、ボンディングワイヤの長さがトラ
ンジスタチップ内や、トランジスタチップ間で異なり、
ボンディングワイヤのインダクタンスのばらつきにより
インピーダンスがトランジスタチップ内や、トランジス
タチップ間で所望の値と異なることになり、結果として
出力端子よりとりだせる出力電力が低くなるという問題
点があった。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
パッケージに搭載したトランジスタチップと、前記トラ
ンジスタチップの近傍に搭載し且つボンディングワイヤ
を介して前記トランジスタチップと接続したインピーダ
ンス整合用のコンデンサチップとを有する半導体装置に
おいて、前記パッケージに設けて前記トランジスタチッ
プ及びコンデンサチップの搭載位置を示すマークを備え
ている。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１１】図１は本発明の第１の実施例を示す平面図
である。
【００１２】図１に示すように、パッケージ内に搭載す
るセラミックからなる１０ｍｍ×１０ｍｍ程度の面積を
有する長方形の絶縁基板１の上の一方の辺に入力用メタ
ライズ層４及び入力用メタライズ層４に接続した入力端
子１３を設け、対向する他方の辺に出力用メタライズ層
５及び出力用メタライズ層５に接続した出力端子１４を
設け、入力用メタライズ層４と出力用メタライズ層５と
の略々中間にコレクタ用メタライズ層２を設け、入力用
メタライズ層４，出力用メタライズ層５及びコレクタ用
メタライズ層２以外の領域にこれらと電気的に絶縁して
設けた接地用メタライズ層３を設ける。次に、コレクタ
用メタライズ層２及びコレクタ用メタライズ層２と入力
用メタライズ層４との間の接地用メタライズ層３の上に
夫々に厚膜印刷法によりガラス層を選択的に塗布して位
置認識用のマーク１５ａ，１５ｂを夫々形成する。ここ
で、マーク１５ａ，１５ｂは±０．１ｍｍ程度の位置精
度で形成できる。次に、マーク１５ａを目安としてコレ
クタ用メタライズ層２の上に２ｍｍ×１ｍｍ程度の底面
積を有するトランジスタチップ６ａ，６ｂを搭載し、マ
ーク１５ｂを目安として接地用メタライズ層３の上に２
ｍｍ×１ｍｍ程度の底面積を有するコンデンサチップ１
０ａ，１０ｂを搭載する。次に従来例と同様に、入力用
メタライズ層４とコンデンサチップ１０ａ，１０ｂ及び
トランジスタチップ６ａ，６ｂのエミッタボンディング
パッド７との間を入力ワイヤ９で接続し、トランジスタ
チップ６ａ，６ｂのベースボンディングパッド８と接地
用メタライズ層３との間を接地ワイヤ１１で接続し、コ
レクタ用メタライズ層２と出力用メタライズ層５との間
を出力ワイヤ１２で接続する。
【００１３】なお、マーク１５ａ，１５ｂはコレクタ用
メタライズ層２及び接地用メタライズ層３の夫々をパタ
ーニングして非メタライズ部を設けるか、又は膜厚印刷
を重ねて局部的に厚くすることにより形成しても良い。
【００１４】
【発明の効果】以上説明したように本発明は、チップの
搭載位置を示すマークを設けることにより、トランジス
タチップ及びコンデンサチップを所定の位置に精度よく
搭載することができ、ボンディングワイヤの長さを所望
のインダクタンスになる様に調整してトランジスタのイ
ンピーダンスを所望の値にばらつきを生じることなく、
整合できるので、結果として一定の出力電力を効率よく
とりだすことができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例を示す平面図。
【図２】従来の半導体装置の一例を示す平面図。
【符号の説明】
１ 絶縁基板 ２ コレクタ用メタライズ層 ３ 接地用メタライズ層 ４ 入力用メタライズ層 ５ 出力用メタライズ層 ６ａ，６ｂ トランジスタチップ ７ エミッタボンディングパッド ８ ベースボンディングパッド ９ａ，９ｂ 入力ワイヤ １０ａ，１０ｂ コンデンサチップ １１ 接地ワイヤ １２ 出力ワイヤ １３ 入力端子 １４ 出力端子 １５ａ，１５ｂ マーク

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 パッケージに搭載したトランジスタチッ
    プと、前記トランジスタチップの近傍に搭載し且つボン
    ディングワイヤを介して前記トランジスタチップと接続
    したインピーダンス整合用のコンデンサチップとを有す
    る半導体装置において、前記パッケージに設けて前記ト
    ランジスタチップ及びコンデンサチップの搭載位置を示
    すマークを備えたことを特徴とする半導体装置。
  2. 【請求項２】 搭載位置を示すマークがガラス層からな
    る請求項１記載の半導体装置。
  3. 【請求項３】 搭載位置を示すマークがメタライズ層を
    パターニングして設けたパターンからなる請求項１記載
    の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1056029A (ja) * 1996-08-12 1998-02-24 Toshiba Corp 半導体装置およびその計測方法
KR100706055B1 (ko) * 1998-07-03 2007-04-13 자졸 게르마니 게엠베하 탈알루미늄화된 촉매 지지물, 이 촉매 지지물을 제조하는방법 및 산으로 포화된 이 촉매 지지물로 이루어진 촉매의존재하에 ｃ2-올레핀 또는 ｃ3-올레핀을 물로 수화시키는방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04213845A (ja) * 1990-12-11 1992-08-04 Nec Yamagata Ltd 半導体用パッケージ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04213845A (ja) * 1990-12-11 1992-08-04 Nec Yamagata Ltd 半導体用パッケージ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1056029A (ja) * 1996-08-12 1998-02-24 Toshiba Corp 半導体装置およびその計測方法
KR100706055B1 (ko) * 1998-07-03 2007-04-13 자졸 게르마니 게엠베하 탈알루미늄화된 촉매 지지물, 이 촉매 지지물을 제조하는방법 및 산으로 포화된 이 촉매 지지물로 이루어진 촉매의존재하에 ｃ2-올레핀 또는 ｃ3-올레핀을 물로 수화시키는방법

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