JPH0352029Y2 - - Google Patents
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- JPH0352029Y2 JPH0352029Y2 JP1062385U JP1062385U JPH0352029Y2 JP H0352029 Y2 JPH0352029 Y2 JP H0352029Y2 JP 1062385 U JP1062385 U JP 1062385U JP 1062385 U JP1062385 U JP 1062385U JP H0352029 Y2 JPH0352029 Y2 JP H0352029Y2
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- 230000003321 amplification Effects 0.000 claims description 11
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 description 17
- 230000009977 dual effect Effects 0.000 description 17
- 239000000919 ceramic Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 240000006829 Ficus sundaica Species 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Description
【考案の詳細な説明】
（産業上の利用分野）
この考案は高周波増幅回路に関し、更に詳細に
は、800MHz帯等の高周波デユアルゲートFET増
幅器を用いた高周波増幅回路に関する。
は、800MHz帯等の高周波デユアルゲートFET増
幅器を用いた高周波増幅回路に関する。
（従来の技術）
800MHz帯等のUHF増幅器において、安定な増
幅動作、出力から入力の逆方向アイソレーシヨン
が多くとれる等の理由により、増幅素子としてデ
ユアルゲートFETが使用される。また増幅器と
して安定に動作するために、Ｌ，Ｃ素子を小さく
する必要があり、デユアルゲートFETのリード
線及び接続パターンを極力短くする必要がある。
幅動作、出力から入力の逆方向アイソレーシヨン
が多くとれる等の理由により、増幅素子としてデ
ユアルゲートFETが使用される。また増幅器と
して安定に動作するために、Ｌ，Ｃ素子を小さく
する必要があり、デユアルゲートFETのリード
線及び接続パターンを極力短くする必要がある。
第２図に、増幅素子としてデユアルゲート
FETを用いた従来の高周波増幅回路の構成を示
す。同図において、１はデユアルゲートFET、
２は入力端子、３は出力端子、４はカツプリング
コンデンサ、５はバイアス用抵抗、６はセルフバ
イアス用抵抗、７はバイパスコンデンサ、８は負
荷抵抗、９は側路コンデンサ、及び１０は電源供
給端子である。図示のように、デユアルゲート
FET１の第１ゲートG1（位置的にソースＳに近い
方のゲート）には入力信号が供給され、第２ゲー
トG2（位置的にソースＳに遠い方のゲート）は接
地されている。第１ゲートG1に供給された高周
波信号はデユアルゲートFET１により増幅され、
増幅された高周波信号が出力端子１０から出力さ
れる。利得はゲート・ソース間電圧VG1S及びVG2S
のバイアス電圧の関数である。尚、VG1はソース
Ｓと第１ゲートG1間の電圧、VG2SはソースＳと
第２ゲートG2間の電圧である。
FETを用いた従来の高周波増幅回路の構成を示
す。同図において、１はデユアルゲートFET、
２は入力端子、３は出力端子、４はカツプリング
コンデンサ、５はバイアス用抵抗、６はセルフバ
イアス用抵抗、７はバイパスコンデンサ、８は負
荷抵抗、９は側路コンデンサ、及び１０は電源供
給端子である。図示のように、デユアルゲート
FET１の第１ゲートG1（位置的にソースＳに近い
方のゲート）には入力信号が供給され、第２ゲー
トG2（位置的にソースＳに遠い方のゲート）は接
地されている。第１ゲートG1に供給された高周
波信号はデユアルゲートFET１により増幅され、
増幅された高周波信号が出力端子１０から出力さ
れる。利得はゲート・ソース間電圧VG1S及びVG2S
のバイアス電圧の関数である。尚、VG1はソース
Ｓと第１ゲートG1間の電圧、VG2SはソースＳと
第２ゲートG2間の電圧である。
ここで、デユアルゲートFETはセラミツクパ
ツケージFETとプラスチツクパツケージFETの
２種が市販されている。第３図にセラミツクパツ
ケージFETを示し、第４図にプラスチツクパツ
ケージFETを示す。これからの図からわかるよ
うに、セラミツクパツケージFET１２のピンロ
ケーシヨンとプラスチツクパツケージFET１３
のピンロケーシヨンとは、JIS規格により異なる
（ピンのローテーシヨンが互いに逆方向である）。
従つて、デユアルゲートFETを基板上に実装し
て第２図に示すような高周波増幅回路を形成する
ためには、どちらのパツケージタイプのデユアル
ゲートFETを用いるかによつて、基板上のパタ
ーンが決定される。第５図に、セラミツクパツケ
ージFET１２を用いる場合の基板上のパターン
を模式的に示す。同図から明かるように、基板上
のパターンはセラミツクパツケージFET１２の
ピンロケーシヨンに対応している。尚、図中、ド
レインＤと第１ゲートG1の接続関係は図示しな
い。
ツケージFETとプラスチツクパツケージFETの
２種が市販されている。第３図にセラミツクパツ
ケージFETを示し、第４図にプラスチツクパツ
ケージFETを示す。これからの図からわかるよ
うに、セラミツクパツケージFET１２のピンロ
ケーシヨンとプラスチツクパツケージFET１３
のピンロケーシヨンとは、JIS規格により異なる
（ピンのローテーシヨンが互いに逆方向である）。
従つて、デユアルゲートFETを基板上に実装し
て第２図に示すような高周波増幅回路を形成する
ためには、どちらのパツケージタイプのデユアル
ゲートFETを用いるかによつて、基板上のパタ
ーンが決定される。第５図に、セラミツクパツケ
ージFET１２を用いる場合の基板上のパターン
を模式的に示す。同図から明かるように、基板上
のパターンはセラミツクパツケージFET１２の
ピンロケーシヨンに対応している。尚、図中、ド
レインＤと第１ゲートG1の接続関係は図示しな
い。
（考案が解決しようとする問題点）
しかしながら、デユアルゲートFETを用いた
上記従来の高周波増幅回路にあつては、基板に実
装されるデユアルゲートFETのパツケージタイ
プ（換言すれば、ピンロケーシヨン）に従つて基
板のパターンが決定されるので、たとえデユアル
ゲートFET内部のパラメータは同じであつても、
同一基板でコンパチブルに使用できないという問
題点があった。
上記従来の高周波増幅回路にあつては、基板に実
装されるデユアルゲートFETのパツケージタイ
プ（換言すれば、ピンロケーシヨン）に従つて基
板のパターンが決定されるので、たとえデユアル
ゲートFET内部のパラメータは同じであつても、
同一基板でコンパチブルに使用できないという問
題点があった。
従つて、この考案はこれらの従来の問題点を解
決し、パツケージタイプの異なるデユアルゲート
FETをコンパチブルに使用できる高周波増幅回
路を提供することを目的とする。
決し、パツケージタイプの異なるデユアルゲート
FETをコンパチブルに使用できる高周波増幅回
路を提供することを目的とする。
（問題点を解決するための手段）
この考案による高周波増幅回路は、印刷回路基
板上に搭載され、第１及び第２ゲートを有するデ
ユアルゲート型の電界効果トランジスタを備え、
前記第１ゲートに入力される高周波信号を増幅し
てドレインから出力として取り出す形式のもので
あつて、 前記印刷回路基板上の印刷パターンを介して前
記電界効果トランジスタの前記第２ゲート及びソ
ースを直流的に接続し、かつ前記第２ゲート及び
前記ソースをそれらの端子の近傍で容量素子を介
して高周波的にそれぞれ接地すると共に、 前記第２ゲート及び前記ソースを接続する前記
印刷パターンを前記第１ゲートと前記ドレインと
の間に配置されていることを特徴とするものであ
る。
板上に搭載され、第１及び第２ゲートを有するデ
ユアルゲート型の電界効果トランジスタを備え、
前記第１ゲートに入力される高周波信号を増幅し
てドレインから出力として取り出す形式のもので
あつて、 前記印刷回路基板上の印刷パターンを介して前
記電界効果トランジスタの前記第２ゲート及びソ
ースを直流的に接続し、かつ前記第２ゲート及び
前記ソースをそれらの端子の近傍で容量素子を介
して高周波的にそれぞれ接地すると共に、 前記第２ゲート及び前記ソースを接続する前記
印刷パターンを前記第１ゲートと前記ドレインと
の間に配置されていることを特徴とするものであ
る。
（作用）
ソースに遠い方のゲートは高周波的に接地され
ている。従つて、出力側から入力側への帰還が少
なくなり、安定で高利得の高周波増幅が可能とな
る。また、ソースに遠い方のゲートとソースとは
直流的に接続されている。従つて、このゲートと
ソースは同電位になり、異なるピンロケーシヨン
の同一パラメータのデユアルゲートFET間のコ
ンパチブル化が可能となる。
ている。従つて、出力側から入力側への帰還が少
なくなり、安定で高利得の高周波増幅が可能とな
る。また、ソースに遠い方のゲートとソースとは
直流的に接続されている。従つて、このゲートと
ソースは同電位になり、異なるピンロケーシヨン
の同一パラメータのデユアルゲートFET間のコ
ンパチブル化が可能となる。
（実施例）
以下、この考案を実施例に基づき図面を参照し
て説明する。
て説明する。
第１図は、この考案の一実施例を示す回路図で
ある。図中、第２図と同一の構成要素には同一の
参照番号を付してある。すなわち、１はデユアル
ゲートFET、２は入力端子、３は出力端子、４
はカツプリングコンデンサ、５はバイアス用抵
抗、６はセルフバイアス用抵抗、７はバイパスコ
ンデンサ、８は負荷抵抗、９は側路コンデンサ、
及び１０は電源供給端子である。この実施例によ
れば、デユアルゲートFET１の第２ゲートG2は
バイパスコンデンサ１１を介して接地されるとと
もに、ソースＳに直流的に接地される。第６図は
この考案による高周波増幅回路により用いられる
印刷回路基板のパターン図、特にその電界効果ト
ランジスタのピン配列を示す図である。第６図に
示すように、第２ゲートG2とソースＳとの間は、
最短距離となるように、印刷パターンにより直結
される。更に、第２ゲートG2の電極とソースＳ
の電極とを接続する印刷パターンが最短距離でそ
れぞれ交流的に接地されるように、第２ゲート
G2はバイパスコンデンサ７を介して接地される。
また、ソースＳは、コンデンサ１１と、これに並
列接続の抵抗６とを介して接地される。コンデン
サ７、及び抵抗６を並列接続したコンデンサ１１
の交流インピーダンスは、実用上で充分小さくな
るように、即ち抵抗６の抵抗値（通常は100Ω）
より充分に小さくなるように選択される。例え
ば、バイパスコンデンサ７及び１１の容量は、当
該高周波増幅器が800MHz帯域で動作するときに
は、1000pFあれば充分である。
ある。図中、第２図と同一の構成要素には同一の
参照番号を付してある。すなわち、１はデユアル
ゲートFET、２は入力端子、３は出力端子、４
はカツプリングコンデンサ、５はバイアス用抵
抗、６はセルフバイアス用抵抗、７はバイパスコ
ンデンサ、８は負荷抵抗、９は側路コンデンサ、
及び１０は電源供給端子である。この実施例によ
れば、デユアルゲートFET１の第２ゲートG2は
バイパスコンデンサ１１を介して接地されるとと
もに、ソースＳに直流的に接地される。第６図は
この考案による高周波増幅回路により用いられる
印刷回路基板のパターン図、特にその電界効果ト
ランジスタのピン配列を示す図である。第６図に
示すように、第２ゲートG2とソースＳとの間は、
最短距離となるように、印刷パターンにより直結
される。更に、第２ゲートG2の電極とソースＳ
の電極とを接続する印刷パターンが最短距離でそ
れぞれ交流的に接地されるように、第２ゲート
G2はバイパスコンデンサ７を介して接地される。
また、ソースＳは、コンデンサ１１と、これに並
列接続の抵抗６とを介して接地される。コンデン
サ７、及び抵抗６を並列接続したコンデンサ１１
の交流インピーダンスは、実用上で充分小さくな
るように、即ち抵抗６の抵抗値（通常は100Ω）
より充分に小さくなるように選択される。例え
ば、バイパスコンデンサ７及び１１の容量は、当
該高周波増幅器が800MHz帯域で動作するときに
は、1000pFあれば充分である。
このようにして、ゲートG2及びソースＳの電
位は、ほぼ同電位になると共に、ゲート・ソース
間電圧VG2Sもゼロ電圧となる。
位は、ほぼ同電位になると共に、ゲート・ソース
間電圧VG2Sもゼロ電圧となる。
また、第２ゲートG2の電極とソースＳの電極
とを接続する印刷パターンがその両端で接地され
かつこの印刷パターンがドレインＤと第１ゲート
G1との間に介在しているので、前述のインピー
ダンスの低下とあいまつて第１ゲートG1とドレ
インＤとの間における電気的な結合を減少させる
ことにも寄与する。従つて、出力側から入力側へ
のフイードバツク量を低減させることになり、安
定した増幅かつ高利得の増幅が可能ないわゆるカ
スケード方の増幅器が実現される。
とを接続する印刷パターンがその両端で接地され
かつこの印刷パターンがドレインＤと第１ゲート
G1との間に介在しているので、前述のインピー
ダンスの低下とあいまつて第１ゲートG1とドレ
インＤとの間における電気的な結合を減少させる
ことにも寄与する。従つて、出力側から入力側へ
のフイードバツク量を低減させることになり、安
定した増幅かつ高利得の増幅が可能ないわゆるカ
スケード方の増幅器が実現される。
印刷回路基板上の印刷パターン、及びこの印刷
パターンによる電界効果トランジスタ用のピン配
列が第６図に示すようになつているのであれば、
印刷パターンの第２ゲートG2の端子をソースＳ
の端子として、かつソースＳの端子を第２ゲート
G2の端子として用いても、又はその逆であつて
もよい。
パターンによる電界効果トランジスタ用のピン配
列が第６図に示すようになつているのであれば、
印刷パターンの第２ゲートG2の端子をソースＳ
の端子として、かつソースＳの端子を第２ゲート
G2の端子として用いても、又はその逆であつて
もよい。
従つて、このような印刷パターンの基板に用い
る電界効果トランジスタとしては、その動作特性
上のパラメータが同一である限り、互いにピン配
列の異なる第３図に示すセラミツクパツケージ型
のものでも、第４図に示すプラスチツクパツケー
ジ型のものでもよく、いずれも高周波増幅器とし
て同一の特性が得られる。
る電界効果トランジスタとしては、その動作特性
上のパラメータが同一である限り、互いにピン配
列の異なる第３図に示すセラミツクパツケージ型
のものでも、第４図に示すプラスチツクパツケー
ジ型のものでもよく、いずれも高周波増幅器とし
て同一の特性が得られる。
（考案の効果）
以上説明したように、この考案によれば、デユ
アルゲートFETのソースに近い第２ゲートを交
流的に接地するとともにソースと第２ゲートを直
流的に接続したので、パツケージの異なるタイ
プ、換言すればピンロケーシヨンの異なるタイプ
のデユアルゲートFET間のコンパチブル化が可
能となる。このように、電界効果トランジスタと
してセラミツクパツケージ型のものでもプラスチ
ツクパツケージ型のものでもよいので、設計及び
製造上の自由度が増す効果がある。
アルゲートFETのソースに近い第２ゲートを交
流的に接地するとともにソースと第２ゲートを直
流的に接続したので、パツケージの異なるタイ
プ、換言すればピンロケーシヨンの異なるタイプ
のデユアルゲートFET間のコンパチブル化が可
能となる。このように、電界効果トランジスタと
してセラミツクパツケージ型のものでもプラスチ
ツクパツケージ型のものでもよいので、設計及び
製造上の自由度が増す効果がある。
更に、第２ゲートと電極とソースの電極とを接
続する印刷パターンが実質的にその両端で高周波
的に接地されたことになるので、これらを接地す
るためのインピーダンスを最小値のものにするこ
とができる。更に、第２ゲートの電極とソースの
電極とを接続する印刷パターンがドレインと第１
ゲートとの間で高周波的にゼロ電位で介在してい
るので、前述のインピーダンスの低下と相まつ
て、これらとドレインＤとの間における電気的な
結合を減少させ、従つて出力側から入力側へのフ
イードバツク量を低減させることになり、安定し
た増幅かつ高利得の増幅が可能となる。
続する印刷パターンが実質的にその両端で高周波
的に接地されたことになるので、これらを接地す
るためのインピーダンスを最小値のものにするこ
とができる。更に、第２ゲートの電極とソースの
電極とを接続する印刷パターンがドレインと第１
ゲートとの間で高周波的にゼロ電位で介在してい
るので、前述のインピーダンスの低下と相まつ
て、これらとドレインＤとの間における電気的な
結合を減少させ、従つて出力側から入力側へのフ
イードバツク量を低減させることになり、安定し
た増幅かつ高利得の増幅が可能となる。
第１図はこの考案の一実施例を示す図、第２図
は従来のデユアルゲートFETを用いた従来の高
周波増幅回路の構成を示す図、第３図はセラミツ
クパツケージ型電界効果トランジスタのパツケー
ジ平面及びピン配置図、第４図はプラスチツクパ
ツケージ型電界効果トランジスタのパツケージ平
面及びピン配置図、第５図は従来の高周波増幅回
路により用いられる印刷回路基板のパターン図、
第６図はこの考案による高周波増幅回路により用
いられる印刷回路基板のパターン図である。 １……デユアルゲートFET、２……入力端子、
３……出力端子、４……カツプリングコンデン
サ、５……バイパス用抵抗、６……セルフバイア
ス用抵抗、７……バイパスコンデンサ、８……負
荷抵抗、９……側路コンデンサ、１０……電源供
給端子、１１……バイパスコンデンサ、１２……
セラミツクパツケージFET、１３……モールド
パツケージFET。
は従来のデユアルゲートFETを用いた従来の高
周波増幅回路の構成を示す図、第３図はセラミツ
クパツケージ型電界効果トランジスタのパツケー
ジ平面及びピン配置図、第４図はプラスチツクパ
ツケージ型電界効果トランジスタのパツケージ平
面及びピン配置図、第５図は従来の高周波増幅回
路により用いられる印刷回路基板のパターン図、
第６図はこの考案による高周波増幅回路により用
いられる印刷回路基板のパターン図である。 １……デユアルゲートFET、２……入力端子、
３……出力端子、４……カツプリングコンデン
サ、５……バイパス用抵抗、６……セルフバイア
ス用抵抗、７……バイパスコンデンサ、８……負
荷抵抗、９……側路コンデンサ、１０……電源供
給端子、１１……バイパスコンデンサ、１２……
セラミツクパツケージFET、１３……モールド
パツケージFET。
Claims (1)
- 【実用新案登録請求の範囲】 印刷回路基板上に搭載され、第１及び第２ゲー
トを有するデユアルゲート型の電界効果トランジ
スタを備え、前記第１ゲートに入力される高周波
信号を増幅してドレインから出力として取り出す
形式の高周波増幅回路において、 前記印刷回路基板上の印刷パターンを介して前
記電界効果トランジスタの前記第２ゲート及びソ
ースを直流的に接続し、かつ前記第２ゲート及び
前記ソースをそれらの端子の近傍で容量素子を介
して高周波的にそれぞれ接地すると共に、 前記第２ゲート及び前記ソースを接続する前記
印刷パターンを前記第１ゲートと前記ドレインと
の間に配置されていることを特徴とする高周波増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1062385U JPH0352029Y2 (ja) | 1985-01-30 | 1985-01-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1062385U JPH0352029Y2 (ja) | 1985-01-30 | 1985-01-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61128816U JPS61128816U (ja) | 1986-08-12 |
| JPH0352029Y2 true JPH0352029Y2 (ja) | 1991-11-11 |
Family
ID=30491977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1062385U Expired JPH0352029Y2 (ja) | 1985-01-30 | 1985-01-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0352029Y2 (ja) |
-
1985
- 1985-01-30 JP JP1062385U patent/JPH0352029Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61128816U (ja) | 1986-08-12 |
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