KR19990029192A - 반도체 기억 장치 - Google Patents
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Abstract
반도체 기억 회로를 테스트할 때에, 복수의 반도체 기억 장치를 동시에 테스트할 수가 없다고 하는 과제가 있고, 또한 패키징(packaging)시에, 리드 단자와 접속하기 위한 와이어가 제 1 패드에 접속하기 어렵게 된다고 하는 과제가 있었다.
5개의 제 1 패드(4c)를 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치한다. 또한, 각 제 1 패드(4c)를 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지는 프로브 침 영역(4c1)과, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 와이어 영역(4c2)으로 구성한다.
Description
본 발명은, 반도체 기억 회로와, 반도체 테스트 회로와, 반도체 기억 회로 및 반도체 테스트 회로 이외의 반도체 회로와, 반도체 기억 회로의 테스트시에 프로브 침이 눌려지고, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 복수의 패드를 동일한 기판상에 구비한 구성의 반도체 기억 장치에 관한 것이다.
도 10은 종래의 반도체 기억 장치의 구성을 도시하는 평면도이다. 도 10에는 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치 중의 1개의 반도체 기억 장치에 마련되는 5개의 제 1 패드에 프로브 침을 눌러 반도체 기억 회로를 테스트하고 있는 상태를, 프로브 카드의 대략 중앙에 마련되는 윈도우홀(window hole)로부터 바라 보고 있는 모양이 도시되어 있다. 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치는, 이후의 다이싱(dicing) 공정에서 각 반도체 기억 장치로 분할된다. 도 10에 있어서, (101)은 본래 사용되는 제 1 기억 회로(101a)와 제 1 기억 회로(101a)가 정상적으로 기능하지 않는 경우에 제 1 기억 회로(101a) 대신에 사용되는 제 2 기억 회로(101b)를 포함하는 반도체 기억 회로, (102)는 반도체 기억 회로(101)를 테스트하기 위한 반도체 테스트 회로, (103)은 반도체 기억 회로(101)와 데이터를 주고 받기 위한 논리 회로, (104)는 반도체 기억 회로(101)의 테스트시에 프로브 침이 눌려지고, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 제 1 패드, (105)는 반도체 기억 회로(101)의 테스트시에 프로브 침이 접촉되지 않지만, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 제 2 패드, (106)은 반도체 기억 회로(101), 반도체 테스트 회로(102), 논리 회로(103), 제 1 패드(104) 및 제 2 패드(105)가 마련되어 있는 기판이다. 또한, (107)은 프로브 카드, (108)은 프로브 카드(107)에 마련되어 있는 프로브 침이다. 또한, 도 10에 있어서, 부호(105)는 제 2 패드의 일부분에만 부여하여 나타내고 있고, 또한, 도면을 간략화하기 위해서, 제 2 패드(105)에 접속하는 배선은 생략하여 도시하고 있지 않다.
종래의 반도체 기억 장치는 사각형상이고, 5개의 제 1 패드(104)는 2개, 1개, 1개, 1개로 나뉘어 외주 4개의 변(four sides)을 따라 배치되어 있다.
다음에 동작에 대하여 설명한다.
도 11은 반도체 기억 회로의 테스트 공정에 있어서, 제 1 패드(104)에 프로브 침(108)을 눌렀을 때의, 제 1 패드(104) 및 프로브 침(108)의 상태를 나타내는 개략적인 측면도이다. 또한, 도 12는 반도체 기억 회로의 테스트 공정에 있어서, 제 1 패드(104)에 프로브 침(108)을 누르고, 그 후, 제 1 패드(104)로부터 프로브 침(108)을 제거했을 때의, 제 1 패드(104)의 상태를 나타내는 개략적인 평면도이다.
반도체 기억 회로를 테스트하는 경우, 우선, 외주 4개의 변을 따라 배치되어 있는 제 1 패드(104)에 프로브 침(108)을 누른다. 그리고, 제 1 기억 회로(101a)가 정상적으로 동작하고 있는가 여부를 테스트한다. 이 경우, 제 1 패드(104)에 프로브 침(108)을 누르는 것에 의해, 제 1 패드(104)에 제 1 프로브 접촉 흔적(contact trace)(111)이 발생한다(도 11a). 이 때문에, 제 1 패드(104)로부터 프로브 침(108)을 제거하였을 때, 제 1 패드(104)에는 제 1 프로브 접촉 흔적(111)이 잔존한다(도 12a).
그 후, 제 1 기억 회로(101a)가 정상으로 기능하지 않은 경우, 제 1 기억 회로(101a)를 제 2 기억 회로(101b)로 전환하고, 다시, 외주의 4개의 변을 따라 배치되어 있는 제 1 패드(104)에 프로브 침(108)을 누른다. 그리고, 제 2 기억 회로(101b)가 정상적으로 동작하고 있는가 여부를 테스트한다. 이 경우, 제 1 패드(104)에 프로브 침(108)을 누름으로써, 제 1 패드(104)에 제 2 프로브 접촉 흔적(112)이 발생한다(도 11b). 이 때문에, 그 후, 제 1 패드(104)로부터 프로브 침(108)을 제거하였을 때, 제 1 패드(104)에는 제 2 프로브 접촉 흔적(112)이 잔존한다(도 12b).
그 후, 제 2 기억 회로(101b)가 정상적으로 기능한 경우, 제 1 및 제 2 패드(104, 105)에 프로브 침(108)을 누른다. 그리고, 반도체 기억 장치 전체가 정상적으로 동작하는가 여부를 테스트한다. 이 경우, 제 1 패드(104)에 프로브 침(108)을 누름으로써, 제 1 패드(104)에 제 3 프로브 접촉 흔적(113)이 발생한다(도 11c). 이 때문에, 그 후, 제 1 패드(104)로부터 프로브 침(108)을 제거하였을 때, 제 1 패드(104)에는 제 3 프로브 접촉 흔적(113)이 잔존한다(도 12c).
종래의 반도체 기억 장치는 이상과 같이 구성되어 있기 때문에, 반도체 기억 회로의 테스트 공정에 있어서, 외주 4개의 변을 따라 배치되어 있는 제 1 패드(104)에, 네방향으로부터 프로브 침(108)을 누르지 않으면 안되어, 반도체 기억 회로를 테스트할 때에, 복수의 반도체 기억 장치를 동시에 테스트할 수가 없다고 하는 과제가 있었다.
또한, 제 1 기억 회로(101a)가 정상적으로 기능하지 않은 경우, 반도체 기억 회로의 테스트 공정후에, 제 1 패드(108)에 제 1∼제 3 프로브 흔적(111∼113)이 잔존하기 때문에, 도 13에 도시하는 바와 같이 패키징시에, 리드 단자와 접속하기 위한 와이어(114)가 제 1 패드(104)에 접속하기 어렵게 된다고 하는 과제가 있었다. 또한, 도 13은 리드 단자와 접속하기 위한 와이어(114)를 제 1 패드(104)에 접속하였을 때의, 제 1 패드(104)와 와이어(114)의 상태를 나타내는 개략도로서, 도 13a는 측면도, 도 13b는 평면도이다.
본 발명의 목적은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 반도체 기억 회로를 테스트할 때에, 복수의 반도체 기억 장치를 동시에 테스트할 수 있는 반도체 기억 장치를 얻는 것이다.
또한, 본 발명은 패키징시에, 리드 단자와 접속하기 위한 와이어가 패드에 접속하기 어렵게 되는 일이 없는 반도체 기억 장치를 얻는 것이다.
도 1은 본 발명의 실시예 1에 의한 반도체 기억 장치의 구성을 도시하는 평면도,
도 2는 본 발명의 실시예 2에 의한 반도체 기억 장치의 구성을 도시하는 평면도,
도 3은 본 발명의 실시예 3에 의한 반도체 기억 장치의 구성을 도시하는 평면도,
도 4는 본 발명의 실시예 3의 설명에 이용하는, 리드 단자와 접속하기 위한와이어를 제 1 패드에 접속하였을 때의, 제 1 패드와 와이어의 상태를 도시하는 개략도,
도 5는 본 발명의 실시예 4에 의한 반도체 기억 장치의 구성을 도시하는 평면도,
도 6은 본 발명의 실시예 5에 의한 반도체 기억 장치의 구성을 도시하는 평면도,
도 7은 본 발명의 실시예 6에 의한 반도체 기억 장치의 구성을 도시하는 평면도,
도 8은 본 발명의 실시예 6의 설명에 이용하는, 리드 단자와 접속하기 위한와이어를 제 1 패드에 접속하였을 때의, 제 1 패드와 와이어의 상태를 도시하는 개략도,
도 9는 본 발명의 실시예 7에 의한 반도체 기억 장치의 구성을 도시하는 평면도,
도 10은 종래의 반도체 기억 장치의 구성을 도시하는 평면도,
도 11은 종래의 설명에 이용하는, 반도체 기억 회로의 테스트 공정에 있어서, 제 1 패드에 프로브 침을 눌렀을 때의, 제 1 패드 및 프로브 침의 상태를 나타내는 개략적인 측면도,
도 12는 종래의 설명에 이용하는, 반도체 기억 회로의 테스트 공정에 있어서, 제 1 패드에 프로브 침을 누르고, 그 후, 제 1 패드로부터 프로브 침을 제거하였을 때의, 제 1 패드의 상태를 나타내는 개략적인 평면도,
도 13은 종래의 설명에 이용하는, 리드 단자와 접속하기 위한 와이어를 제 1 패드에 접속하였을 때의, 제 1 패드와 와이어의 상태를 나타내는 개략도,
도면의 주요 부분에 대한 부호의 설명
1 ; 반도체 기억 회로 1a ; 제 1 기억 회로
1b ; 제 2 기억 회로 2 ; 반도체 테스트 회로
3 ; 논리 회로(반도체 회로) 4, 4a∼4f ; 제 1 패드(패드)
4b1, 4c1, 4d1 ; 프로브 침 영역 4b2, 4c2, 4d2 ; 와이어 영역
4e1, 4f1 ; 프로브 침용 패드 4e2, 4f2 ; 와이어용 패드
8, 8a, 8b ; 프로브 침 12, 12a ; 와이어
청구항 1에 기재된 발명에 관한 반도체 기억 장치는, 복수의 패드가, 해당 반도체 기억 장치의 외주의 한변과 평행하게 일렬 혹은 2열로 배치되어 있는 것이다.
청구항 2에 기재된 발명에 관한 반도체 기억 장치는, 복수의 패드가, 각 패드의 행 좌표를 다르게 하고 해당 반도체 기억 장치의 외주의 한변과 평행하게 2열 이상으로 배치되어 있는 것이다.
청구항 3에 기재된 발명에 관한 반도체 기억 장치는, 각 패드가, 프로브 침이 눌려지는 프로브 침 영역과, 와이어가 접속되는 와이어 영역으로 구성되어 있는 것이다.
본 발명에 의하면, 복수의 패드가, 반도체 기억 장치의 외주의 한변과 평행하게 일렬 혹은 2열로 배치되어 있고, 또한 각 패드가, 프로브 침이 눌려지는 프로브 침 영역과, 와이어가 접속되는 와이어 영역으로 구성되어 있는 반도체 집적 회로를 제공하는 것도 가능하다.
본 발명에 의하면, 복수의 패드가, 각 패드의 행 좌표를 다르게 하고 반도체 기억 장치의 외주의 한변과 평행하게 2열 이상으로 배치되어 있으며, 또한 각 패드가, 프로브 침이 눌려지는 프로브 침 영역과, 와이어가 접속되는 와이어 영역으로 구성되어 있는 반도체 집적 회로를 제공하는 것도 가능하다.
본 발명에 의하면, 복수의 패드가, 반도체 기억 장치의 외주의 한변과 평행하게 일렬 혹은 2열로 배치되어 있고, 또한 각 패드가, 전기적으로 접속된, 프로브 침이 눌려지는 프로브 침용 패드와 와이어가 접속되는 와이어용 패드로 구성되어 있는 반도체 집적 회로를 제공하는 것도 가능하다.
본 발명에 의하면, 복수의 패드가, 각 패드의 행 좌표를 다르게 하고 해당 반도체 기억 장치의 외주의 한변과 평행하게 2열 이상으로 배치되어 있으며, 또한 각 패드가, 전기적으로 접속된, 프로브 침이 눌려지는 프로브 침용 패드와, 와이어가 접속되는 와이어용 패드로 구성되어 있는 반도체 집적 회로를 제공하는 것도 가능하다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 본 발명의 실시예를 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 의한 반도체 기억 장치의 구성을 도시하는 평면도이다. 도 1에는 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치 중 2개의 반도체 기억 장치의 각각에 마련되는 5개의 제 1 패드에 프로브 침을 눌러 반도체 기억 회로를 테스트하고 있는 상태를, 프로브 카드의 대략 중앙에 마련되어 있는 윈도우홀(window hole)을 통해 보여지는 모양이 도시되어 있다. 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치는, 이후의 다이싱 공정에서 각 반도체 기억 장치로 분할된다. 도 1에 있어서, (1)은 본래 사용되는 제 1 기억 회로(1a)와 이 제 1 기억 회로(1a)가 정상적으로 기능하지 않는 경우에 제 1 기억 회로(1a) 대신에 사용되는 제 2 기억 회로(1b)를 포함하는 반도체 기억 회로, (2)는 반도체 기억 회로(1)를 테스트하기 위한 반도체 테스트 회로, (3)은 반도체 기억 회로(1)와 데이터를 주고 받기 위한 논리 회로(반도체 회로), (4)는 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지고, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 제 1 패드(패드), (5)는 반도체 기억 회로(1)의 테스트시에 프로브 침이 접촉되지 않지만, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 제 2 패드, (6)은 반도체 기억 회로(1), 반도체 테스트 회로(2), 논리 회로(3), 제 1 패드(4) 및 제 2 패드(5)가 마련되어 있는 기판이다. 또한, (7)은 프로브 카드, (8)은 프로브 카드(7)에 마련되어 있는 프로브 침이다. 또한, 도 1에 있어서, 부호(5)는 제 2 패드의 일부분에만 부여하여 나타내고 있고, 또한, 도면을 간략화하기 위해, 제 2 패드(5)에 접속하는 배선은 생략하여 도시하지 않는다.
본 발명의 실시예 1에 의한 반도체 기억 장치는 사각형상이고, 5개의 제 1 패드(4)는 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되어 있다. 반도체 기억 장치는 사각형상이기 때문에, 제 1 패드(4)를 외주의 한변과 평행하게 배치한 결과, 제 1 패드(4)는 외주의 대향하는 2변과 평행하게 배치되어 있는 것으로 된다.
다음에 동작에 대하여 설명한다.
반도체 기억 회로를 테스트하는 경우, 제 1 패드(4)가 열을 따른 방향으로 연속하여 위치하는 2개의 반도체 기억 장치의 각각에 배치되어 있는 제 1 패드(4)에 프로브 침(8)을 눌러, 2개의 반도체 기억 장치를 동시에 테스트한다. 각 반도체 기억 장치에는, 5개의 제 1 패드(4)가 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되어 있기 때문에, 각 반도체 기억 장치에는, 대향하는 2 방향으로부터 프로브 침(8)이 눌려진다.
이상과 같이, 이 실시예 1에 의하면, 5개의 제 1 패드(4)는 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되어 있기 때문에, 반도체 기억 회로를 테스트할 때, 2개의 반도체 기억 장치를 동시에 테스트할 수 있는 효과를 얻을 수 있다.
(실시예 2)
도 2는 본 발명의 실시예 2에 의한 반도체 기억 장치의 구성을 도시하는 평면도이다. 도 2에는 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치 중 2개의 반도체 기억 장치의 각각에 마련되어 있는 5개의 제 1 패드에 프로브 침을 눌러 반도체 기억 회로를 테스트하고 있는 상태를, 프로브 카드의 대략 중앙에 마련되어 있는 윈도우홀을 통해 보여지는 모양이 도시되어 있다. 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치는, 이후의 다이싱 공정에서 각 반도체 기억 장치로 분할된다. 도 2에 있어서, (4a)는 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지고, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 제 1 패드(패드)이다. 또한, (7a)는 프로브 카드, (8a)는 프로브 카드(7a)에 마련되는 프로브 침이다. 그 밖의 구성은 실시예 1과 동일 혹은 마찬가지이기 때문에, 그 상세한 설명은 생략한다.
본 발명의 실시예 2에 의한 반도체 기억 장치는 사각형상이고, 5개의 제 1 패드(4a)는 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되어 있다. 반도체 기억 장치는 사각형상이기 때문에, 제 1 패드(4a)를 외주의 한변과 평행하게 배치한 결과, 제 1 패드(4a)는 외주의 대향하는 2변과 평행하게 배치되어 있는 것으로 된다. 또한, 5개의 제 1 패드(4a)는 각 제 1 패드(4a)의 행 좌표(도 2 중 X 방향의 좌표)를 다르게 하여 배치되어 있다.
다음에 동작에 대하여 설명한다.
반도체 기억 회로를 테스트하는 경우, 제 1 패드(4a)가 열을 따른 방향과 수직인 방향에 연속하여 위치하는 2개의 반도체 기억 장치의 각각에 배치되어 있는 제 1 패드(4a)에 프로브 침(8a)를 눌러, 2개의 반도체 기억 장치를 동시에 테스트한다. 각 반도체 기억 장치에는, 5개의 제 1 패드(4a)가 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되어 있고, 또한 5개의 제 1 패드(4a)가 각 제 1 패드(4a)의 행 좌표를 다르게 하여 배치되어 있기 때문에, 한쪽 반도체 기억 장치에는, 대향하는 2 방향 중의 한쪽 방향으로부터 프로브 침(8a)이 눌려지고, 다른쪽 반도체 기억 장치에는, 대향하는 2 방향 중의 다른쪽 방향으로부터 프로브 침(8a)이 눌려진다.
이상과 같이, 이 실시예 2에 따르면, 5개의 제 1 패드(4a)는 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되고, 또한 5개의 제 1 패드(4a)는 각 제 1 패드(4a)의 행 좌표를 다르게 하여 배치되어 있기 때문에, 반도체 기억 회로를 테스트할 때, 2개의 반도체 기억 장치를 동시에 테스트할 수 있는 효과를 얻을 수 있다.
(실시예 3)
도 3은 본 발명의 실시예 3에 의한 반도체 기억 장치의 구성을 도시하는 평면도이다. 도 3에는 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치 중의 1개의 반도체 기억 장치에 마련되는 5개의 제 1 패드에 프로브 침을 눌러 반도체 기억 회로를 테스트하고 있는 상태를, 프로브 카드의 대략 중앙에 마련되는 윈도우홀을 통해 보여지는 모양이 도시되어 있다. 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치는, 이 후의 다이싱 공정에서 각 반도체 기억 장치로 분할된다. 도 3에 있어서, (4b)는 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지고, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 제 1 패드(패드)이다. 또한, (7b)는 프로브 카드, (8b)는 프로브 카드(7b)에 마련되어 있는 프로브 침이다. 그 밖의 구성은 실시예 1과 동일 혹은 동등하기 때문에, 그 상세한 설명은 생략한다.
본 발명의 실시예 3에 의한 반도체 기억 장치는 사각형상이고, 5개의 제 1 패드(4b)는 2개, 1개, 1개, 1개로 나뉘어 외주의 4개의 변을 따라 배치되어 있다. 또한, 각 제 1 패드(4b)는, 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지는 프로브 침 영역(4b1)과, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 와이어 영역(4b2)으로 구성되고, 그 면적은 종래보다 크다.
다음에 동작에 대하여 설명한다.
반도체 기억 회로를 테스트하는 경우, 제 1 패드(4b)의 프로브 침 영역(4b1)에 프로브 침(8b)을 눌러, 1개씩 반도체 기억 장치를 테스트한다. 반도체 기억 장치에는, 5개의 제 1 패드(4b)가 2개, 1개, 1개, 1개로 나뉘어 외주의 4개의 변을 따라 배치되어 있기 때문에, 반도체 기억 장치에는, 네방향으로부터 프로브 침(8b)이 눌려진다.
이상과 같이, 이 실시예 3에 따르면, 각 제 1 패드(4b)는, 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지는 프로브 침 영역(4b1)과, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 와이어 영역(4b2)으로 구성되기 때문에, 도 4에 도시하는 바와 같이, 패키징시에, 리드 단자와 접속하기 위한 와이어(12)를, 프로브 침을 누름으로써 발생하는 프로브 접촉 흔적(11)이 마련되는 프로브 침 영역(4b1)과는 서로 다른 와이어 영역(4b2)에 접속할 수 있어, 리드 단자와 접속하기 위한 와이어(12)가 제 1 패드(4b)에 접속하기 어렵게 되는 일이 없다고 하는 효과를 얻을 수 있다. 또한, 도 4는 리드 단자와 접속하기 위한 와이어(12)를 제 1 패드(4b)에 접속하였을 때의, 제 1 패드(4b)와 와이어(12)의 상태를 나타내는 개략도로서, 도 4a는 측면도, 도 4b는 평면도이다.
(실시예 4)
도 5는 본 발명의 실시예 4에 의한 반도체 기억 장치의 구성을 도시하는 평면도이다. 도 5에는 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치 중의 2개의 반도체 기억 장치의 각각에 마련되는 5개의 제 1 패드에 프로브 침을 눌러 반도체 기억 회로를 테스트하고 있는 상태를, 프로브 카드의 대략 중앙에 마련되는 윈도우홀을 통해 보여지는 모양이 도시되어 있다. 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치는, 이 후의 다이싱 공정에서 각 반도체 기억 장치로 분할된다. 도 5에 있어서, (4c)는 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지고, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 제 1 패드(패드)이다. 그 밖의 구성은 실시예 1과 동일 혹은 마찬가지이기 때문에, 그 상세한 설명은 생략한다.
본 발명의 실시예 4에 의한 반도체 기억 장치는 사각형상이고, 5개의 제 1 패드(4c)는 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되어 있다. 반도체 기억 장치는 사각형상이기 때문에, 제 1 패드(4c)를 외주의 한변과 평행하게 배치한 결과, 제 1 패드(4c)는 외주의 대향하는 2변과 평행하게 배치되어 있는 것으로 된다. 또한, 각 제 1 패드(4c)는, 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지는 프로브 침 영역(4c1)과, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 와이어 영역(4c2)으로 구성되고, 그 면적은 종래보다 크다.
다음에 동작에 대하여 설명한다.
반도체 기억 회로를 테스트하는 경우, 제 1 패드(4c)가 열을 따른 방향에 연속하여 위치하는 2개의 반도체 기억 장치 각각에 배치되어 있는 제 1 패드(4c)의 프로브 침 영역(4c1)에 프로브 침(8)을 눌러, 2개의 반도체 기억 장치를 동시에 테스트한다. 각 반도체 기억 장치에는, 5개의 제 1 패드(4c)가 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되어 있기 때문에, 각 반도체 기억 장치에는, 대향하는 2 방향으로부터 프로브 침(8)이 눌려진다.
이상과 같이, 이 실시예 4에 따르면, 5개의 제 1 패드(4c)는 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되어 있기 때문에, 반도체 기억 회로를 테스트할 때, 2개의 반도체 기억 장치를 동시에 테스트할 수 있는 효과를 얻을 수 있다.
또한, 이 실시예 4에 따르면, 각 제 1 패드(4c)는, 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지는 프로브 침 영역(4c1)과, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 와이어 영역(4c2)으로 구성되기 때문에, 실시예 3의 경우(도 4 참조)와 마찬가지로, 패키징시에, 리드 단자와 접속하기 위한 와이어를, 프로브 침을 누르는 것에 의해 발생하는 프로브 접촉 흔적이 마련되는 프로브 침 영역(4c1)과는 서로 다른 와이어 영역(4c2)에 접속할 수 있어, 리드 단자와 접속하기 위한 와이어가 제 1 패드(4c)에 접속하기 어렵게 되는 일이 없다고 하는 효과를 얻을 수 있다.
(실시예 5)
도 6은 본 발명의 실시예 5에 의한 반도체 기억 장치의 구성을 도시하는 평면도이다. 도 6에는 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치 중의 2개의 반도체 기억 장치 각각에 마련되는 5개의 제 1 패드에 프로브 침을 눌러반도체 기억 회로를 테스트하고 있는 상태를, 프로브 카드의 대략 중앙에 마련되는 윈도우홀을 통해 보여지는 모양이 도시되어 있다. 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치는, 이 후의 다이싱 공정에서 각 반도체 기억 장치로 분할된다. 도 6에 있어서, (4d)는 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지고, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 제 1 패드(패드)이다. 그 밖의 구성은 실시예 2와 동일 혹은 마찬가지이기 때문에, 그 상세한 설명은 생략한다.
본 발명의 실시예 5에 의한 반도체 기억 장치는 사각형상이고, 5개의 제 1 패드(4d)는 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되어 있다. 반도체 기억 장치는 사각형상이기 때문에, 제 1 패드(4d)를 외주의 한변과 평행하게 배치한 결과, 제 1 패드(4d)는 외주의 대향하는 2변과 평행하게 배치되어 있는 것으로 된다. 또한, 5개의 제 1 패드(4d)는 각 제 1 패드(4d)의 행 좌표(도 6 중의 X 방향의 좌표)를 다르게 하여 배치되어 있다. 또한, 각 제 1 패드(4d)는, 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지는 프로브 침 영역(4d1)과, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 와이어 영역(4d2)으로 구성되고, 그 면적은 종래보다 크다.
다음에 동작에 대하여 설명한다.
반도체 기억 회로를 테스트하는 경우, 제 1 패드(4d)가 열을 따른 방향과 수직인 방향에 연속하여 위치하는 2개의 반도체 기억 장치 각각에 배치되어 있는 제 1 패드(4d)에 프로브 침(8a)을 눌러, 2개의 반도체 기억 장치를 동시에 테스트한다. 각 반도체 기억 장치에는, 5개의 제 1 패드(4d)가 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되어 있고, 또한 5개의 제 1 패드(4d)가 각 제 1 패드(4d)의 행 좌표를 다르게 하여 배치되어 있기 때문에, 한쪽 반도체 기억 장치에는, 대향하는 2 방향 중의 한쪽 방향으로부터 프로브 침(8a)이 눌려지고, 다른쪽 반도체 기억 장치에는, 대향하는 2 방향 중의 다른쪽 방향으로부터 프로브 침(8a)이 눌려진다.
이상과 같이, 이 실시예 5에 의하면, 5개의 제 1 패드(4d)는 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되고, 또한 5개의 제 1 패드(4d)는 각 제 1 패드(4d)의 행 좌표를 다르게 하여 배치되어 있기 때문에, 반도체 기억 회로를 테스트할 때, 2개의 반도체 기억 장치를 동시에 테스트할 수 있는 효과를 얻을 수 있다.
또한, 이 실시예 5에 의하면, 각 제 1 패드(4d)는, 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지는 프로브 침 영역(4d1)과, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 와이어 영역(4d2)으로 구성되기 때문에, 실시예 3의 경우(도 4 참조)와 마찬가지로, 패키징시에, 리드 단자와 접속하기 위한 와이어를, 프로브 침을 누름으로써 발생하는 프로브 접촉 흔적이 마련되는 프로브 침 영역(4d1)과는 서로 다른 와이어 영역(4d2)에 접속할 수 있어, 리드 단자와 접속하기 위한 와이어가 제 1 패드(4d)에 접속하기 어렵게 되는 일이 없다고 하는 효과를 얻을 수 있다.
(실시예 6)
도 7은 본 발명의 실시예 6에 의한 반도체 기억 장치의 구성을 도시하는 평면도이다. 도 7에는 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치 중의 2개의 반도체 기억 장치 각각에 마련되는 5개의 제 1 패드에 프로브 침을 눌러반도체 기억 회로를 테스트하고 있는 상태를, 프로브 카드의 대략 중앙에 마련되어 있는 윈도우홀을 통해 보여지는 모양이 도시되어 있다. 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치는, 이 후의 다이싱 공정에서 각 반도체 기억 장치로 분할된다. 도 7에 있어서, (4e)는 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지고, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 제 1 패드(패드)이다. 그 밖의 구성은 실시예 1과 동일 혹은 마찬가지이기 때문에, 그 상세한 설명은 생략한다.
본 발명의 실시예 6에 의한 반도체 기억 장치는 사각형상이고, 5개의 제 1 패드(4e)는 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되어 있다. 반도체 기억 장치는 사각형상이기 때문에, 제 1 패드(4e)를 외주의 한변과 평행하게 배치한 결과, 제 1 패드(4e)는 외주의 대향하는 2변과 평행하게 배치되어 있는 것으로 된다. 또한, 각 제 1 패드(4e)는, 전기적으로 접속된, 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지는 프로브 침용 패드(4e1)와, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 와이어용 패드(4e2)로 구성되어 있다.
다음에 동작에 대하여 설명한다.
반도체 기억 회로를 테스트하는 경우, 제 1 패드(4e)가 열을 따른 방향에 연속하여 위치하는 2개의 반도체 기억 장치 각각에 배치되어 있는 제 1 패드(4e)의 프로브 침용 패드(4e1)에 프로브 침(8)을 눌러, 2개의 반도체 기억 장치를 동시에 테스트한다. 각 반도체 기억 장치에는, 5개의 제 1 패드(4e)가 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되어 있기 때문에, 각 반도체 기억 장치에는, 대향하는 2 방향으로부터 프로브 침(8)이 눌려진다.
이상과 같이, 이 실시예 6에 따르면, 5개의 제 1 패드(4e)는 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되어 있기 때문에, 반도체 기억 회로를 테스트할 때, 2개의 반도체 기억 장치를 동시에 테스트할 수 있는 효과를 얻을 수 있다.
또한, 이 실시예 6에 따르면, 각 제 1 패드(4e)는, 전기적으로 접속된, 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지는 프로브 침용 패드(4e1)와, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 와이어용 패드(4e2)로 구성되기 때문에, 도 8에 도시하는 바와 같이 패키징시에, 리드 단자와 접속하기 위한 와이어(12a)를, 프로브 침을 누름으로써 발생하는 프로브 접촉 흔적(11a)이 마련되는 프로브 침용 패드(4e1)와는 서로 다른 와이어용 패드(4e2)에 접속할 수 있어, 리드 단자와 접속하기 위한 와이어(12a)가 제 1 패드(4e)에 접속하기 어렵게 되는 일이 없다고 하는 효과를 얻을 수 있다. 또한, 도 8은 리드 단자와 접속하기 위한 와이어(12a)를 제 1 패드(4e)에 접속하였을 때의, 제 1 패드(4e)와 와이어(12a)의 상태를 도시하는 개략도로서, 도 8a는 측면도, 도 8b는 평면도이다.
(실시예 7)
도 9는 본 발명의 실시예 7에 의한 반도체 기억 장치의 구성을 도시하는 평면도이다. 도 9에는 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치 중의 2개의 반도체 기억 장치 각각에 마련되는 5개의 제 1 패드에 프로브 침을 눌러반도체 기억 회로를 테스트하고 있는 상태를, 프로브 카드의 대략 중앙에 마련되는 윈도우홀을 통해 보여지는 모양이 도시되어 있다. 반도체 웨이퍼에 형성되어 있는 복수의 반도체 기억 장치는, 이 후의 다이싱 공정에서 각 반도체 기억 장치로 분할된다. 도 9에 있어서, (4f)는 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지고, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 제 1 패드(패드)이다. 그 밖의 구성은 실시예 2와 동일 혹은 마찬가지이기 때문에, 그 상세한 설명은 생략한다.
본 발명의 실시예 7에 의한 반도체 기억 장치는 사각형상이고, 5개의 제 1 패드(4f)는 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되어 있다. 반도체 기억 장치는 사각형상이기 때문에, 제 1 패드(4f)를 외주의 한변과 평행하게 배치한 결과, 제 1 패드(4f)는 외주의 대향하는 2변과 평행하게 배치되어 있는 것으로 된다. 또한, 5개의 제 1 패드(4f)는 각 제 1 패드(4f)의 행 좌표(도 9 중의 X 방향의 좌표)를 다르게 하여 배치되어 있다. 또한, 각 제 1 패드(4f)는, 전기적으로 접속된, 반도체 기억 회로(1)의 테스트시에 프로브 침이 눌려지는 프로브 침용 패드(4f1)와, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 와이어용 패드(4f2)로 구성되어 있다.
다음에 동작에 대하여 설명한다.
반도체 기억 회로를 테스트하는 경우, 제 1 패드(4f)가 열을 따른 방향과 수직인 방향에 연속하여 위치하는 2개의 반도체 기억 장치의 각각에 배치되어 있는 제 1 패드(4f)에 프로브 침(8a)를 눌러, 2개의 반도체 기억 장치를 동시에 테스트한다. 각 반도체 기억 장치에는, 5개의 제 1 패드(4f)가 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되어 있고, 또한 5개의 제 1 패드(4f)가 각 제 1 패드(4f)의 행 좌표를 다르게 하여 배치되어 있기 때문에, 한쪽 반도체 기억 장치에는, 대향하는 2 방향 중의 한쪽 방향으로부터 프로브 침(8a)이 눌려지고, 다른쪽 반도체 기억 장치에는, 대향하는 2 방향 중의 다른쪽 방향으로부터 프로브 침(8a)이 눌려진다.
이상과 같이, 이 실시예 7에 따르면, 5개의 제 1 패드(4f)는 2개와 3개로 나뉘어 외주의 한변과 평행하게 2열로 배치되고, 또한 5개의 제 1 패드(4f)는 각 제 1 패드(4f)의 행 좌표를 다르게 하여 배치되어 있기 때문에, 반도체 기억 회로를 테스트할 때, 2개의 반도체 기억 장치를 동시에 테스트할 수 있는 효과를 얻을 수 있다.
또한, 이 실시예 7에 따르면, 각 제 1 패드(4f)는, 전기적으로 접속된 반도체 기억 회로(1)의 테스트시에 프로브침이 눌려지는 프로브 침용 패드(4f1)와, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 와이어용 패드(4f2)로 구성되기 때문에, 실시예 6의 경우(도 8 참조)와 마찬가지로, 패키징시에, 리드 단자와 접속하기 위한 와이어를, 프로브 침을 누르는 것에 의해 발생하는 프로브 접촉 흔적이 마련되는 프로브 침용 패드(4f1)와는 다른 와이어용 패드(4f2)에 접속할 수 있어, 리드 단자와 접속하기 위한 와이어가 제 1 패드(4f)에 접속하기 어렵게 되는 일이 없다고 하는 효과를 얻을 수 있다.
또한, 상기의 실시예 1, 4, 6에서는, 제 1 패드가 외주의 한변과 평행하게 2열로 배치되어 있는 경우에 대하여 설명하였지만, 외주의 한변과 평행하게 제 1 패드가 일렬로 배치되어 있는 경우이더라도 동일한 효과를 얻을 수 있다. 또한, 상기의 실시예 2, 5, 7에서는, 외주의 한변과 평행하게 제 1 패드가 2열로 배치되어 있는 경우에 대하여 설명하였지만, 외주의 한변과 평행하게 제 1 패드가 3열 이상으로 배치되어 있는 경우이더라도 동일한 효과를 얻을 수 있다.
또한, 상기의 각 실시예에서는, 제 1 패드가 외주의 변을 따라 배치되어 있는 경우에 대하여 설명하였지만, 제 1 패드가 중앙에 배치되어 있는 경우이더라도 동일한 효과를 얻을 수 있다.
또한, 상기의 각 실시예에서는, 반도체 기억 회로 및 반도체 테스트 회로 이외의 반도체 회로로서 논리 회로가 마련되어 있는 경우에 대하여 설명하였지만, 반도체 기억 회로 및 반도체 테스트 회로 이외의 반도체 회로로서 마이크로 프로세서나 아날로그 회로가 마련되어 있는 경우이더라도 동일한 효과를 얻을 수 있다.
또한, 상기의 각 실시예에 있어서의 반도체 기억 회로로서, 32 비트 이상의와이드 버스를 갖는 것을 이용하는 것도 가능하다.
이상과 같이, 본 발명에 의하면, 복수의 패드가, 해당 반도체 기억 장치의 외주의 한변과 평행하게 일렬 혹은 2열로 배치되어 있기 때문에, 반도체 기억 회로를 테스트할 때에, 복수의 반도체 기억 장치를 동시에 테스트할 수 있는 효과가 있다.
또한, 본 발명에 의하면, 복수의 패드가, 각 패드의 행 좌표를 다르게 하여 해당 반도체 기억 장치의 외주의 한변과 평행하게 2열 이상으로 배치되어 있기 때문에, 반도체 기억 회로를 테스트할 때에, 복수의 반도체 기억 장치를 동시에 테스트할 수 있는 효과가 있다.
또한, 본 발명에 의하면, 각 패드가, 프로브 침이 눌려지는 프로브 침 영역과, 와이어가 접속되는 와이어 영역으로 구성되어 있기 때문에, 패키징시에, 리드 단자와 접속하기 위한 와이어가 패드에 접속하기 어렵게 되는 일이 없다고 하는 효과가 있다.
또한, 본 발명에 의하면, 각 패드가, 전기적으로 접속된, 프로브 침이 눌려지는 프로브 침용 패드와, 와이어가 접속되는 와이어용 패드로 구성되어 있기 때문에, 패키징시에, 리드 단자와 접속하기 위한 와이어가 패드에 접속하기 어렵게 되는 일이 없다고 하는 효과가 있다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
Claims (3)
- 제 1 기억 회로와 상기 제 1 기억 회로가 정상적으로 기능하지 않는 경우에, 상기 제 1 기억 회로 대신에 사용되는 제 2 기억 회로를 포함하는 반도체 기억 회로와, 상기 반도체 기억 회로를 테스트하기 위한 반도체 테스트 회로와, 상기 반도체 기억 회로 및 상기 반도체 테스트 회로 이외의 반도체 회로와, 상기 반도체 기억 회로의 테스트시에 프로브 침이 눌려지고, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 복수의 패드를 동일한 기판 상에 구비한 구성의 반도체 기억 장치에 있어서,복수의 상기 패드는, 상기 반도체 기억 장치의 외주의 한변과 평행하게 일렬 혹은 2열로 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
- 제 1 기억 회로와 상기 제 1 기억 회로가 정상적으로 기능하지 않는 경우에, 상기 제 1 기억 회로 대신에 사용되는 제 2 기억 회로를 포함하는 반도체 기억 회로와, 상기 반도체 기억 회로를 테스트하기 위한 반도체 테스트 회로와, 상기 반도체 기억 회로 및 상기 반도체 테스트 회로 이외의 반도체 회로와, 상기 반도체 기억 회로의 테스트시에 프로브 침이 눌려지고, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 복수의 패드를 동일한 기판상에 구비한 구성의 반도체 기억 장치에 있어서,복수의 상기 패드는, 각 상기 패드의 행 좌표를 다르게 하여 상기 반도체 기억 장치의 외주의 한변과 평행하게 2열 이상으로 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
- 제 1 기억 회로와 상기 제 1 기억 회로가 정상적으로 기능하지 않는 경우에, 상기 제 1 기억 회로 대신에 사용되는 제 2 기억 회로를 포함하는 반도체 기억 회로와, 상기 반도체 기억 회로를 테스트하기 위한 반도체 테스트 회로와, 상기 반도체 기억 회로 및 상기 반도체 테스트 회로 이외의 반도체 회로와, 상기 반도체 기억 회로의 테스트시에 프로브 침이 눌려지고, 패키징시에 리드 단자와 접속하기 위한 와이어가 접속되는 복수의 패드를 동일한 기판상에 구비한 구성의 반도체 기억 장치에 있어서,각 상기 패드는, 상기 프로브 침이 눌려지는 프로브 침 영역과, 상기 와이어가 접속되는 와이어 영역으로 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
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