JPH07221147A - 半導体装置およびそのプロービング検査方法 - Google Patents
半導体装置およびそのプロービング検査方法Info
- Publication number
- JPH07221147A JPH07221147A JP6031804A JP3180494A JPH07221147A JP H07221147 A JPH07221147 A JP H07221147A JP 6031804 A JP6031804 A JP 6031804A JP 3180494 A JP3180494 A JP 3180494A JP H07221147 A JPH07221147 A JP H07221147A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- pellets
- pellet
- probing
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Measuring Leads Or Probes (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 パッド群が２列以上配置されたペレットでも
２個同時にプロービング検査できる。 【構成】 ペレット２にパッドＰが複数個２列に並べら
れたＩＣ１において、両パッド列Ｐ1 、Ｐ２における各
パッドの行座標が各列相互同士で相違されている。ペレ
ット２が複数個縦横に配列されたウエハ９のペレット２
の各パッドＰにプローブ針Ｎが１本宛プロービングされ
る際、１個のペレット２のパッド数に見合う本数のプロ
ーブ針群が２組準備され、各組のプローブ針は互いに対
称形に配設される。そして、ウエハ２において、パッド
列の並んだ方向で隣合う２個のペレット２、２における
各パッドＰに各組のプローブ針がプロービングされる。 【効果】 ２個のペレットに２組の各プローブ針を同時
にプロービングできるため、ペレットの検査作業性を高
められる。
２個同時にプロービング検査できる。 【構成】 ペレット２にパッドＰが複数個２列に並べら
れたＩＣ１において、両パッド列Ｐ1 、Ｐ２における各
パッドの行座標が各列相互同士で相違されている。ペレ
ット２が複数個縦横に配列されたウエハ９のペレット２
の各パッドＰにプローブ針Ｎが１本宛プロービングされ
る際、１個のペレット２のパッド数に見合う本数のプロ
ーブ針群が２組準備され、各組のプローブ針は互いに対
称形に配設される。そして、ウエハ２において、パッド
列の並んだ方向で隣合う２個のペレット２、２における
各パッドＰに各組のプローブ針がプロービングされる。 【効果】 ２個のペレットに２組の各プローブ針を同時
にプロービングできるため、ペレットの検査作業性を高
められる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
プロービング検査方法、特に、半導体装置の製造工程に
おけるプロービング検査の生産性を高める技術に関し、
例えば、高速性能を有し、しかも、多ビットのスタティ
ック・ランダム・アクセス・メモリー（ＳＲＡＭ）に利
用して有効な技術に関する。
プロービング検査方法、特に、半導体装置の製造工程に
おけるプロービング検査の生産性を高める技術に関し、
例えば、高速性能を有し、しかも、多ビットのスタティ
ック・ランダム・アクセス・メモリー（ＳＲＡＭ）に利
用して有効な技術に関する。
【０００２】
【従来の技術】高速のＳＲＡＭにおいて多ビット化され
ると、端子の本数が著しく増加する。端子数が増加する
と、必然的に半導体ペレット（以下、ペレットとい
う。）に形成されるパッド数が増加する。そこで、ペレ
ットに形成されるパッド群の配置を２列以上に増加する
ことが考えられる。
ると、端子の本数が著しく増加する。端子数が増加する
と、必然的に半導体ペレット（以下、ペレットとい
う。）に形成されるパッド数が増加する。そこで、ペレ
ットに形成されるパッド群の配置を２列以上に増加する
ことが考えられる。
【０００３】ところで、ＳＲＡＭを含む半導体集積回路
装置（以下、ＩＣという。）の製造工程においては、半
導体ウエハ（以下、ウエハという。）に形成されたペレ
ット群についてウエハプローバが用いられて電気的特性
試験が実行される選別検査（以下、プロービング検査と
いう。）が実施されている。この際、各ペレットの一主
面上に配列されたパッドのそれぞれにウエハプローバの
プローブ針がプロービングされる。
装置（以下、ＩＣという。）の製造工程においては、半
導体ウエハ（以下、ウエハという。）に形成されたペレ
ット群についてウエハプローバが用いられて電気的特性
試験が実行される選別検査（以下、プロービング検査と
いう。）が実施されている。この際、各ペレットの一主
面上に配列されたパッドのそれぞれにウエハプローバの
プローブ針がプロービングされる。
【０００４】そして、このプロービング検査のスループ
ットを向上させるために、ウエハに形成された隣合う２
個のペレットの各パッドに２組の各プローブ針をそれぞ
れ同時にプロービングすることにより、２個のペレット
についてプロービング検査を同時に実行することが、実
施されている。
ットを向上させるために、ウエハに形成された隣合う２
個のペレットの各パッドに２組の各プローブ針をそれぞ
れ同時にプロービングすることにより、２個のペレット
についてプロービング検査を同時に実行することが、実
施されている。
【０００５】なお、ウエハプローバ技術を述べてある例
としては、株式会社工業調査会発行「電子材料１９８３
年１１月号別冊」昭和５８年１１月１５日発行 Ｐ１９
５〜Ｐ１９８、がある。
としては、株式会社工業調査会発行「電子材料１９８３
年１１月号別冊」昭和５８年１１月１５日発行 Ｐ１９
５〜Ｐ１９８、がある。
【０００６】
【発明が解決しようとする課題】しかしながら、パッド
群が２列以上に配置されたペレットについては、プロー
ビング検査に際して、２個のペレットについて同時にプ
ロービング検査を実施することができないため、プロー
ビング検査のスループットを高めることができない。
群が２列以上に配置されたペレットについては、プロー
ビング検査に際して、２個のペレットについて同時にプ
ロービング検査を実施することができないため、プロー
ビング検査のスループットを高めることができない。
【０００７】すなわち、パッド群が２列以上に配置され
たペレットにプローブ針をプロービングしようとした場
合には、プローブ針をペレットの四方から延ばしてプロ
ービングさせなければならないため、プロービング検査
に際して、隣合う２個のペレットにプローブ針を同時に
プロービングさせることができない。つまり、２個のペ
レットにプローブ針群を四方から同時にプロービングさ
せようとすると、隣合うペレット同士の隣接する領域に
おいて一方の組のプローブ針が他方の組のプローブ針に
交錯してしまうため、相互に電気的独立を確保すること
ができない。
たペレットにプローブ針をプロービングしようとした場
合には、プローブ針をペレットの四方から延ばしてプロ
ービングさせなければならないため、プロービング検査
に際して、隣合う２個のペレットにプローブ針を同時に
プロービングさせることができない。つまり、２個のペ
レットにプローブ針群を四方から同時にプロービングさ
せようとすると、隣合うペレット同士の隣接する領域に
おいて一方の組のプローブ針が他方の組のプローブ針に
交錯してしまうため、相互に電気的独立を確保すること
ができない。
【０００８】本発明の第１の目的は、パッド群が２列以
上に配置されたペレットであっても、少なくとも２個の
ペレットについてプロービング検査を同時に実行するこ
とができる技術を提供することにある。
上に配置されたペレットであっても、少なくとも２個の
ペレットについてプロービング検査を同時に実行するこ
とができる技術を提供することにある。
【０００９】ここで、２個のペレットについてプロービ
ング検査が実施されるに際しては、電気的特性検査の本
質上、両方のペレットに対する検査条件を可及的に等し
く設定する必要がある。そして、両方のペレットに対す
る検査条件を等しくするためには、両方のプローブ針群
同士の長さ関係を可及的に等しく構成することが望まし
い。
ング検査が実施されるに際しては、電気的特性検査の本
質上、両方のペレットに対する検査条件を可及的に等し
く設定する必要がある。そして、両方のペレットに対す
る検査条件を等しくするためには、両方のプローブ針群
同士の長さ関係を可及的に等しく構成することが望まし
い。
【００１０】この両方のプローブ針群同士の長さ関係を
等しくすることは、多ビット化された高速のＳＲＡＭ等
の端子数が多く高い精度の検査が要求されるＩＣ製品に
ついて特に強く要求される。すなわち、多ビット化され
た高速のＳＲＡＭにおいては入力／出力端子（信号端
子）の本数が特に増加するため、プロービング検査に際
して、検査精度はノイズに影響され易くなる。このノイ
ズに影響され易い状況下で、一方のペレットに対するプ
ローブ針の長さと、他方のペレットに対するプローブ針
の長さとが相違していると、両方のプローブ針に対する
ノイズの影響が相違するため、極端な場合、一方のプロ
ーブ針のペレットについては電気的試験が確保された
が、他方のプローブ針のペレットについては電気的試験
が確保されない事態が発生する。このような事態が発生
したのでは、プロービング検査の信頼性が低下してしま
う。
等しくすることは、多ビット化された高速のＳＲＡＭ等
の端子数が多く高い精度の検査が要求されるＩＣ製品に
ついて特に強く要求される。すなわち、多ビット化され
た高速のＳＲＡＭにおいては入力／出力端子（信号端
子）の本数が特に増加するため、プロービング検査に際
して、検査精度はノイズに影響され易くなる。このノイ
ズに影響され易い状況下で、一方のペレットに対するプ
ローブ針の長さと、他方のペレットに対するプローブ針
の長さとが相違していると、両方のプローブ針に対する
ノイズの影響が相違するため、極端な場合、一方のプロ
ーブ針のペレットについては電気的試験が確保された
が、他方のプローブ針のペレットについては電気的試験
が確保されない事態が発生する。このような事態が発生
したのでは、プロービング検査の信頼性が低下してしま
う。
【００１１】本発明の第２の目的は、信号端子数が多
く、しかも、高い精度の検査が要求されるＩＣであって
も、複数個同時のプロービング検査に際して検査条件を
互いに可及的に等しく確保することができる技術を提供
することにある。
く、しかも、高い精度の検査が要求されるＩＣであって
も、複数個同時のプロービング検査に際して検査条件を
互いに可及的に等しく確保することができる技術を提供
することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【００１４】すなわち、電子回路が作り込まれた半導体
ペレットに電子回路を電気的に引き出すためのパッドが
複数個、複数列に並べられて形成されている半導体装置
において、前記各パッド列におけるパッドの行座標が各
列相互同士で相違されていることを特徴とする。
ペレットに電子回路を電気的に引き出すためのパッドが
複数個、複数列に並べられて形成されている半導体装置
において、前記各パッド列におけるパッドの行座標が各
列相互同士で相違されていることを特徴とする。
【００１５】
【作用】前記した手段に係る半導体ペレットの電子回路
についての製造工程における電気的特性検査は、前記半
導体ペレットが複数個縦横に配列されて作り込まれた半
導体ウエハにおける各半導体ペレットの各パッドにプロ
ーブ針が１本宛プロービングされて、プロービング針を
介して半導体ペレットの電子回路とテスタとの間で信号
が交わされることにより実施される。この際、１個の半
導体ペレットのパッド数に見合う本数のプローブ針群が
２組準備されるとともに、双方の組のプローブ針のそれ
ぞれは互いに対称形になるように配設される。そして、
半導体ウエハにおいて、パッド列の並んだ方向にて隣合
う２個の半導体ペレットにおける各パッドに各組のプロ
ーブ針がそれぞれプロービングされる。このようにし
て、前記した手段によれば、２個の半導体ペレットに２
組の各プローブ針を同時にプロービングさせることがで
きるため、その半導体ペレットについての検査作業の作
業性を高めることができる。
についての製造工程における電気的特性検査は、前記半
導体ペレットが複数個縦横に配列されて作り込まれた半
導体ウエハにおける各半導体ペレットの各パッドにプロ
ーブ針が１本宛プロービングされて、プロービング針を
介して半導体ペレットの電子回路とテスタとの間で信号
が交わされることにより実施される。この際、１個の半
導体ペレットのパッド数に見合う本数のプローブ針群が
２組準備されるとともに、双方の組のプローブ針のそれ
ぞれは互いに対称形になるように配設される。そして、
半導体ウエハにおいて、パッド列の並んだ方向にて隣合
う２個の半導体ペレットにおける各パッドに各組のプロ
ーブ針がそれぞれプロービングされる。このようにし
て、前記した手段によれば、２個の半導体ペレットに２
組の各プローブ針を同時にプロービングさせることがで
きるため、その半導体ペレットについての検査作業の作
業性を高めることができる。
【００１６】
【実施例】図１は本発明の一実施例である半導体装置の
ペレットについてのプロービング検査方法を示してお
り、（ａ）は拡大部分平面図、（ｂ）は（ａ）のｂ−ｂ
線に沿う拡大部分断面図である。図２は本発明の一実施
例であるＩＣを示しており、（ａ）は正面断面図、
（ｂ）は平面断面図である。図３はウエハプローバを示
す正面断面図である。
ペレットについてのプロービング検査方法を示してお
り、（ａ）は拡大部分平面図、（ｂ）は（ａ）のｂ−ｂ
線に沿う拡大部分断面図である。図２は本発明の一実施
例であるＩＣを示しており、（ａ）は正面断面図、
（ｂ）は平面断面図である。図３はウエハプローバを示
す正面断面図である。
【００１７】本実施例において、本発明に係る半導体装
置としての半導体集積回路装置（以下、ＩＣという。）
はパッケージが樹脂封止形のデュアル・イン・ライン・
パッケージ（ＤＩＰ）構造に構成されており、内部構造
がリード・オン・チップ（ＬＯＣ）構造に構成されてい
る。さらに、電子回路の構造（図示せず）はＳＲＡＭ構
造に構成されている。
置としての半導体集積回路装置（以下、ＩＣという。）
はパッケージが樹脂封止形のデュアル・イン・ライン・
パッケージ（ＤＩＰ）構造に構成されており、内部構造
がリード・オン・チップ（ＬＯＣ）構造に構成されてい
る。さらに、電子回路の構造（図示せず）はＳＲＡＭ構
造に構成されている。
【００１８】すなわち、本実施例に係るＩＣ１は長方形
の小片形状に形成された半導体ペレットとしてのシリコ
ンペレット（以下、ペレットという。）２を備えてい
る。ペレット２には半導体製造工程における所謂前工程
において後記するウエハの状態でＳＲＡＭ回路が作り込
まれる。その後、ダイシング工程で、ウエハが多数個に
分断されることにより、所望のペレットが製造される。
の小片形状に形成された半導体ペレットとしてのシリコ
ンペレット（以下、ペレットという。）２を備えてい
る。ペレット２には半導体製造工程における所謂前工程
において後記するウエハの状態でＳＲＡＭ回路が作り込
まれる。その後、ダイシング工程で、ウエハが多数個に
分断されることにより、所望のペレットが製造される。
【００１９】そして、ペレット２上にはポリイミド樹脂
から形成された絶縁シート３を介して複数本のインナリ
ード４が固定されている。複数本のインナリード４はペ
レット２の長辺に直交するように配線されて、ペレット
２の両方の長辺に沿って等間隔にそれぞれ配置されてい
る。各インナリード４の外側端にはアウタリード５がそ
れぞれ一体的に連設されており、各アウタリード５は等
間隔で互いに平行に配線されている。各インナリード４
の先端部とペレット２の後記する各パッドとの間にはワ
イヤ６が、その両端部をボンディングされてそれぞれ橋
絡されており、このワイヤ６によりペレット２のＳＲＡ
Ｍ回路は各インナリード４に電気的に接続されている。
から形成された絶縁シート３を介して複数本のインナリ
ード４が固定されている。複数本のインナリード４はペ
レット２の長辺に直交するように配線されて、ペレット
２の両方の長辺に沿って等間隔にそれぞれ配置されてい
る。各インナリード４の外側端にはアウタリード５がそ
れぞれ一体的に連設されており、各アウタリード５は等
間隔で互いに平行に配線されている。各インナリード４
の先端部とペレット２の後記する各パッドとの間にはワ
イヤ６が、その両端部をボンディングされてそれぞれ橋
絡されており、このワイヤ６によりペレット２のＳＲＡ
Ｍ回路は各インナリード４に電気的に接続されている。
【００２０】そして、ペレット２、絶縁シート３および
インナリード４群は樹脂封止体７によって樹脂封止され
ている。樹脂封止体７はエポキシ樹脂を主成分とする樹
脂封止材料が用いられて、トランスファ成形方法によっ
てペレット２に大きめに略相似する長方形の略平盤形状
に形成されている。樹脂封止体７の長辺側の２側面から
はアウタリード５群がそれぞれ突出されており、各アウ
タリード５は略直角方向に屈曲されている。この樹脂封
止体７およびアウタリード５群によって、樹脂封止形の
ＤＩＰ８が構成されている。
インナリード４群は樹脂封止体７によって樹脂封止され
ている。樹脂封止体７はエポキシ樹脂を主成分とする樹
脂封止材料が用いられて、トランスファ成形方法によっ
てペレット２に大きめに略相似する長方形の略平盤形状
に形成されている。樹脂封止体７の長辺側の２側面から
はアウタリード５群がそれぞれ突出されており、各アウ
タリード５は略直角方向に屈曲されている。この樹脂封
止体７およびアウタリード５群によって、樹脂封止形の
ＤＩＰ８が構成されている。
【００２１】本実施例において、ペレット２に作り込ま
れたＳＲＡＭ回路をペレット外部に電気的に取り出すた
めのパッド（以下、各パッドに共通の事項については符
合Ｐを付する。）は２０個が、ペレット２のインナリー
ド４が接着された側の主面（以下、上面とする。）にお
ける中央部において、長辺と平行に１０個宛、２列にそ
れぞれ配列されている。第１番目のパッド列（以下、第
１パッド列という。）Ｐ１における１０個の各パッドＰ
１ａ〜Ｐ１ｊは、第２番目のパッド列Ｐ２（以下、第２
パッド列という。）における１０個の各パッドＰ２ａ〜
Ｐ２ｊに対して行座標が半ピッチ宛ずらされて配置され
ている。すなわち、第２パッド列Ｐ２の各パッドＰ２ａ
〜Ｐ２ｊは、第１パッド列Ｐ１の隣合うパッドＰ１ａと
Ｐ１ｂ、Ｐ１ｂとＰ１ｃ・・・の各間にそれぞれ配置さ
れている。
れたＳＲＡＭ回路をペレット外部に電気的に取り出すた
めのパッド（以下、各パッドに共通の事項については符
合Ｐを付する。）は２０個が、ペレット２のインナリー
ド４が接着された側の主面（以下、上面とする。）にお
ける中央部において、長辺と平行に１０個宛、２列にそ
れぞれ配列されている。第１番目のパッド列（以下、第
１パッド列という。）Ｐ１における１０個の各パッドＰ
１ａ〜Ｐ１ｊは、第２番目のパッド列Ｐ２（以下、第２
パッド列という。）における１０個の各パッドＰ２ａ〜
Ｐ２ｊに対して行座標が半ピッチ宛ずらされて配置され
ている。すなわち、第２パッド列Ｐ２の各パッドＰ２ａ
〜Ｐ２ｊは、第１パッド列Ｐ１の隣合うパッドＰ１ａと
Ｐ１ｂ、Ｐ１ｂとＰ１ｃ・・・の各間にそれぞれ配置さ
れている。
【００２２】各パッドＰにはワイヤ６の一端部がそれぞ
れボンディングされ、各ワイヤ６の他端部は各パッドＰ
にそれぞれ対応する各インナリード４にボンディングさ
れている。但し、第１パッド列Ｐ１の第６行パッドＰ１
ｆは、一方のインナリード列（以下、左側インナリード
列４ｌという。）の中央部に配されてＴ字形状に形成さ
れた第５行インナリード４ｌｅの交差部にボンディング
されており、第１パッド列Ｐ１の第５行パッドＰ１ｅは
ワイヤボンディングされていない。また、第２パッド列
Ｐ２の第５行パッドＰ２ｅは、他方のインナリード列
（以下、右側インナリード列４ｒという。）の中央部に
配されてＴ字形状に形成された第５行インナリード４ｒ
ｅの交差部付近にボンディングされており、第２パッド
列Ｐ２の第６行パッドＰ２ｆはワイヤボンディングされ
ていない。
れボンディングされ、各ワイヤ６の他端部は各パッドＰ
にそれぞれ対応する各インナリード４にボンディングさ
れている。但し、第１パッド列Ｐ１の第６行パッドＰ１
ｆは、一方のインナリード列（以下、左側インナリード
列４ｌという。）の中央部に配されてＴ字形状に形成さ
れた第５行インナリード４ｌｅの交差部にボンディング
されており、第１パッド列Ｐ１の第５行パッドＰ１ｅは
ワイヤボンディングされていない。また、第２パッド列
Ｐ２の第５行パッドＰ２ｅは、他方のインナリード列
（以下、右側インナリード列４ｒという。）の中央部に
配されてＴ字形状に形成された第５行インナリード４ｒ
ｅの交差部付近にボンディングされており、第２パッド
列Ｐ２の第６行パッドＰ２ｆはワイヤボンディングされ
ていない。
【００２３】本発明の一実施例であるＩＣのプロービン
グ検査方法は、ウエハに対して実施される。本実施例に
おいて、プロービング方法が適用されるウエハ９には前
記したＩＣ１を構成するためのペレット２が複数形成さ
れており、個々のペレット２がプロービング作業の実質
的な対象物となる。ウエハ９の主面における各ペレット
２の中央部にはプロービングの対象になる第１パッド列
Ｐ１の各パッドＰ１ａ〜Ｐ１ｊおよび第２パッド列Ｐ２
の各パッドＰ２ａ〜Ｐ２ｊが前述の通りに配設されてい
る。そして、この状態においては、パッドＰにはワイヤ
がボンディングされていない。
グ検査方法は、ウエハに対して実施される。本実施例に
おいて、プロービング方法が適用されるウエハ９には前
記したＩＣ１を構成するためのペレット２が複数形成さ
れており、個々のペレット２がプロービング作業の実質
的な対象物となる。ウエハ９の主面における各ペレット
２の中央部にはプロービングの対象になる第１パッド列
Ｐ１の各パッドＰ１ａ〜Ｐ１ｊおよび第２パッド列Ｐ２
の各パッドＰ２ａ〜Ｐ２ｊが前述の通りに配設されてい
る。そして、この状態においては、パッドＰにはワイヤ
がボンディングされていない。
【００２４】ウエハプローバ２０はウエハ９を保持する
テーブル２１を備えており、テーブル２１はウエハ９を
ＸＹＺおよびθ方向に移動させ得るように構成されてい
る。一方、テーブル２１の真上にはプローブカード２２
が測定ボード２３に着脱自在に支持されるようになって
おり、プローブカード２２の略中央には窓孔２４が大き
く開設されている。プローブカード２２には窓孔２４の
周辺部にプローブ針（以下、各プローブ針に共通の事項
については符合Ｎを付する。）が複数本、窓孔２４の縦
に延在する中心線に向かうように互いに平行に突設され
ている。各プローブ針Ｎはウエハプローバのテスタ（図
示せず）に電気的に接続されている。そして、図１
（ｂ）に示されているように、プローブ針Ｎの針先群は
針圧が互いに略均等になるように仮想の一平面に揃えら
れている。
テーブル２１を備えており、テーブル２１はウエハ９を
ＸＹＺおよびθ方向に移動させ得るように構成されてい
る。一方、テーブル２１の真上にはプローブカード２２
が測定ボード２３に着脱自在に支持されるようになって
おり、プローブカード２２の略中央には窓孔２４が大き
く開設されている。プローブカード２２には窓孔２４の
周辺部にプローブ針（以下、各プローブ針に共通の事項
については符合Ｎを付する。）が複数本、窓孔２４の縦
に延在する中心線に向かうように互いに平行に突設され
ている。各プローブ針Ｎはウエハプローバのテスタ（図
示せず）に電気的に接続されている。そして、図１
（ｂ）に示されているように、プローブ針Ｎの針先群は
針圧が互いに略均等になるように仮想の一平面に揃えら
れている。
【００２５】本実施例において、プローブ針Ｎ群は、２
個のペレット２のパッド数に見合う本数である２０本が
２組、合計４０本が準備されており、各組が縦に延在す
る中心線に平行に２列縦隊に整列されている。縦に延在
する中心線の片側（以下、左側とする。）に整列された
プローブ針列（以下、左側プローブ針列という。）Ｎｌ
における各プローブ針Ｎｌ１ａ〜ｊおよびＮｌ２ａ〜ｊ
は、左側から右側へ突出されて互いに平行に配線されて
おり、左側プローブ針列Ｎｌにおける各プローブ針Ｎｌ
１ａ〜ｊおよびＮｌ２ａ〜ｊの先端は、１個のペレット
２における両パッド列Ｐ１およびＰ２の各パッドＰ１ａ
〜Ｐ１ｊおよびＰ２ａ〜Ｐ２ｊにそれぞれ対応するよう
に千鳥状に配置されている。また、右側に整列されたプ
ローブ針列（以下、右側プローブ針列という。）Ｎｒに
おける各プローブ針Ｎｒ１ａ〜ｊおよびＮｒ２ａ〜ｊ
は、右側から左側へ突出されて互いに平行に配線されて
おり、右側プローブ針列Ｎｒにおける各プローブ針Ｎｒ
１ａ〜ｊおよびＮｒ２ａ〜ｊの先端は、１個のペレット
２における両パッド列Ｐ１およびＰ２の各パッドＰ１ａ
〜Ｐ１ｊおよびＰ２ａ〜Ｐ２ｊにそれぞれ対応するよう
に千鳥状に配置されている。
個のペレット２のパッド数に見合う本数である２０本が
２組、合計４０本が準備されており、各組が縦に延在す
る中心線に平行に２列縦隊に整列されている。縦に延在
する中心線の片側（以下、左側とする。）に整列された
プローブ針列（以下、左側プローブ針列という。）Ｎｌ
における各プローブ針Ｎｌ１ａ〜ｊおよびＮｌ２ａ〜ｊ
は、左側から右側へ突出されて互いに平行に配線されて
おり、左側プローブ針列Ｎｌにおける各プローブ針Ｎｌ
１ａ〜ｊおよびＮｌ２ａ〜ｊの先端は、１個のペレット
２における両パッド列Ｐ１およびＰ２の各パッドＰ１ａ
〜Ｐ１ｊおよびＰ２ａ〜Ｐ２ｊにそれぞれ対応するよう
に千鳥状に配置されている。また、右側に整列されたプ
ローブ針列（以下、右側プローブ針列という。）Ｎｒに
おける各プローブ針Ｎｒ１ａ〜ｊおよびＮｒ２ａ〜ｊ
は、右側から左側へ突出されて互いに平行に配線されて
おり、右側プローブ針列Ｎｒにおける各プローブ針Ｎｒ
１ａ〜ｊおよびＮｒ２ａ〜ｊの先端は、１個のペレット
２における両パッド列Ｐ１およびＰ２の各パッドＰ１ａ
〜Ｐ１ｊおよびＰ２ａ〜Ｐ２ｊにそれぞれ対応するよう
に千鳥状に配置されている。
【００２６】次に、本発明の一実施例であるＩＣのプロ
ービング検査方法を、前記構成にかかるペレットを備え
たウエハを前記構成にかかるプローブカードを使用して
プロービングする場合について説明する。
ービング検査方法を、前記構成にかかるペレットを備え
たウエハを前記構成にかかるプローブカードを使用して
プロービングする場合について説明する。
【００２７】プロービングテストを行うべきウエハ９が
プローバのテーブル２１にアライメントされてセットさ
れると、予めプローバにセットされているプローブカー
ド２２がウエハ９における隣合う２個のペレット２、２
上に相対的に下降され、パッドＰ群とプローブ針Ｎ群と
のプロービングが行われる。
プローバのテーブル２１にアライメントされてセットさ
れると、予めプローバにセットされているプローブカー
ド２２がウエハ９における隣合う２個のペレット２、２
上に相対的に下降され、パッドＰ群とプローブ針Ｎ群と
のプロービングが行われる。
【００２８】このプロービングが行われた後、テスト信
号がプローバのテスタとペレット２、２との間でプロー
ブ針ＮおよびパッドＰを経由して交信されることによ
り、所定の電気特性テストが行われる。この電気特性テ
ストはプロービングされている２個のペレット２、２に
ついて同時に実行される。以後、前記作動が繰り返され
ることにより、ウエハ９におけるペレット２群について
一度に２個宛、テストが順次実施されて行く。したがっ
て、テスト時間は１個のペレット２毎について実施する
場合に比べて１枚のウエハ９につき半分に短縮されるこ
とになる。
号がプローバのテスタとペレット２、２との間でプロー
ブ針ＮおよびパッドＰを経由して交信されることによ
り、所定の電気特性テストが行われる。この電気特性テ
ストはプロービングされている２個のペレット２、２に
ついて同時に実行される。以後、前記作動が繰り返され
ることにより、ウエハ９におけるペレット２群について
一度に２個宛、テストが順次実施されて行く。したがっ
て、テスト時間は１個のペレット２毎について実施する
場合に比べて１枚のウエハ９につき半分に短縮されるこ
とになる。
【００２９】ところで、プロービングすべきパッド群が
２列に配置されているペレットについて２個同時に２組
のプローブ針群をプロービングさせようとする場合に
は、両ペレットの互いに隣合う列の各パッドにおいて双
方の組のプローブ針同士が互いに交錯し合ってしまうた
め、２個のペレットについてプロービング検査を同時に
実施することができない。
２列に配置されているペレットについて２個同時に２組
のプローブ針群をプロービングさせようとする場合に
は、両ペレットの互いに隣合う列の各パッドにおいて双
方の組のプローブ針同士が互いに交錯し合ってしまうた
め、２個のペレットについてプロービング検査を同時に
実施することができない。
【００３０】しかし、本実施例においては、ペレット２
におけるパッドＰ群は、第１パッド列Ｐ１の各パッドＰ
１ａ〜Ｐ１ｊと第２パッド列Ｐ２の各パッドＰ２ａ〜Ｐ
２ｊとの間において互いに半ピッチ宛ずらされて配置さ
れており、かつまた、このパッド配置に対応されて、左
側プローブ針列Ｎｌにおける各プローブ針の先端およ
び、右側プローブ針列Ｎｒにおける各プローブ針の先端
はそれぞれ千鳥状に配置されているため、隣合う２個の
ペレット２、２についてプロービング検査を同時に実施
することができる。
におけるパッドＰ群は、第１パッド列Ｐ１の各パッドＰ
１ａ〜Ｐ１ｊと第２パッド列Ｐ２の各パッドＰ２ａ〜Ｐ
２ｊとの間において互いに半ピッチ宛ずらされて配置さ
れており、かつまた、このパッド配置に対応されて、左
側プローブ針列Ｎｌにおける各プローブ針の先端およ
び、右側プローブ針列Ｎｒにおける各プローブ針の先端
はそれぞれ千鳥状に配置されているため、隣合う２個の
ペレット２、２についてプロービング検査を同時に実施
することができる。
【００３１】すなわち、２個のペレット２、２について
プロービング検査が同時に実施されるに際して、図１
（ａ）に示されているように、ペレット２上でパッドＰ
の列Ｐ１とＰ２とが並んだ方向（以下、左右方向とす
る。）において隣合う左右のペレット２、２が選定され
る。この左右のペレット２、２を仕切るスクライブライ
ンと、ウエハプローバ２０における縦に延在する中心線
とが合致され、かつ、少なくとも１本のプローブ針Ｎが
所定のパッドＰに一致されると、各プローブ針Ｎは各パ
ッドＰにプロービングされる。すなわち、左側プローブ
針列Ｎｌにおける各プローブ針Ｎｌ１ａ〜ｊおよびＮｌ
２ａ〜ｊの先端は、左側のペレット２における各パッド
Ｐ１ａ〜Ｐ１ｊおよびＰ２ａ〜Ｐ２ｊにそれぞれプロー
ビングされる。また、右側プローブ針列Ｎｒにおける各
プローブ針Ｎｒ１ａ〜ｊおよびＮｒ２ａ〜ｊの先端は、
右側のペレット２における各パッドＰ１ａ〜Ｐ１ｊおよ
びＰ２ａ〜Ｐ２ｊにそれぞれプロービングされる。
プロービング検査が同時に実施されるに際して、図１
（ａ）に示されているように、ペレット２上でパッドＰ
の列Ｐ１とＰ２とが並んだ方向（以下、左右方向とす
る。）において隣合う左右のペレット２、２が選定され
る。この左右のペレット２、２を仕切るスクライブライ
ンと、ウエハプローバ２０における縦に延在する中心線
とが合致され、かつ、少なくとも１本のプローブ針Ｎが
所定のパッドＰに一致されると、各プローブ針Ｎは各パ
ッドＰにプロービングされる。すなわち、左側プローブ
針列Ｎｌにおける各プローブ針Ｎｌ１ａ〜ｊおよびＮｌ
２ａ〜ｊの先端は、左側のペレット２における各パッド
Ｐ１ａ〜Ｐ１ｊおよびＰ２ａ〜Ｐ２ｊにそれぞれプロー
ビングされる。また、右側プローブ針列Ｎｒにおける各
プローブ針Ｎｒ１ａ〜ｊおよびＮｒ２ａ〜ｊの先端は、
右側のペレット２における各パッドＰ１ａ〜Ｐ１ｊおよ
びＰ２ａ〜Ｐ２ｊにそれぞれプロービングされる。
【００３２】このようにして左右で隣合う２個のペレッ
ト２、２においてそれぞれ２列に配設された各パッドＰ
に、左右２組のプローブ針Ｎを同時にプロービングさせ
ることができ、しかも、このプロービングに際して左側
プローブ針列Ｎｌの各プローブ針と、右側プローブ針列
Ｎｒの各プローブ針とは互いに交錯しないため、２個の
ペレット２、２について電気的特性試験を同時に実施す
ることができる。
ト２、２においてそれぞれ２列に配設された各パッドＰ
に、左右２組のプローブ針Ｎを同時にプロービングさせ
ることができ、しかも、このプロービングに際して左側
プローブ針列Ｎｌの各プローブ針と、右側プローブ針列
Ｎｒの各プローブ針とは互いに交錯しないため、２個の
ペレット２、２について電気的特性試験を同時に実施す
ることができる。
【００３３】ここで、本実施例においては、左側プロー
ブ針列Ｎｌと右側プローブ針列Ｎｒとが左右対称形に構
成されているため、左右のペレット２、２についてのプ
ロービング検査条件が互いに等しくなる。したがって、
検査対象であるペレット２に作り込まれた電子回路が高
速のＳＲＡＭであっても、予め設定された信頼性をもっ
て電気的特性検査を実施することができる。つまり、高
速のＳＲＡＭのように検査精度がノイズの影響を受け易
い場合であっても、同時検査の対象である２個のペレッ
ト２、２に対する検査条件が一致していることにより、
ノイズの影響も等しくなるため、両方のペレット２、２
について等しい信頼性をもった検査結果を確保すること
ができる。
ブ針列Ｎｌと右側プローブ針列Ｎｒとが左右対称形に構
成されているため、左右のペレット２、２についてのプ
ロービング検査条件が互いに等しくなる。したがって、
検査対象であるペレット２に作り込まれた電子回路が高
速のＳＲＡＭであっても、予め設定された信頼性をもっ
て電気的特性検査を実施することができる。つまり、高
速のＳＲＡＭのように検査精度がノイズの影響を受け易
い場合であっても、同時検査の対象である２個のペレッ
ト２、２に対する検査条件が一致していることにより、
ノイズの影響も等しくなるため、両方のペレット２、２
について等しい信頼性をもった検査結果を確保すること
ができる。
【００３４】前記実施例によれば次の効果が得られる。 （１） ペレットに配列された第１パッド列Ｐ１におけ
る各パッドＰ１ａ〜Ｐ１ｊと第２パッド列Ｐ２における
各パッドＰ２ａ〜Ｐ２ｊとの行座標を互いに半ピッチ宛
ずらすことにより、２個のペレットに対して同時にプロ
ービング検査するに際して、プローブ針群が互いに交錯
するのを回避することができるため、互いに隣合うペレ
ットについて電気特性テストを同時に実施することがで
きる。
る各パッドＰ１ａ〜Ｐ１ｊと第２パッド列Ｐ２における
各パッドＰ２ａ〜Ｐ２ｊとの行座標を互いに半ピッチ宛
ずらすことにより、２個のペレットに対して同時にプロ
ービング検査するに際して、プローブ針群が互いに交錯
するのを回避することができるため、互いに隣合うペレ
ットについて電気特性テストを同時に実施することがで
きる。
【００３５】（２） 互いに隣合うペレットについて電
気特性テストを同時に実施することにより、ウエハ１枚
当りのテスト時間を大幅に短縮することができるため、
生産性を高めることにより、製造コストを低減させるこ
とができる。
気特性テストを同時に実施することにより、ウエハ１枚
当りのテスト時間を大幅に短縮することができるため、
生産性を高めることにより、製造コストを低減させるこ
とができる。
【００３６】（３） ２個のペレットに対して同時にプ
ロービング検査を実施するに際して、左右のペレットに
プロービングするプローブ針の条件を左右対称に構成す
ることにより、プロービング検査の条件を２個のペレッ
トについて等しく設定することができるため、２個のペ
レット相互間で等しい信頼性をもって検査を実施するこ
とができる。
ロービング検査を実施するに際して、左右のペレットに
プロービングするプローブ針の条件を左右対称に構成す
ることにより、プロービング検査の条件を２個のペレッ
トについて等しく設定することができるため、２個のペ
レット相互間で等しい信頼性をもって検査を実施するこ
とができる。
【００３７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、ペ
レットのパッド列は、中央部に２列に配置するに限ら
ず、図４に示されているように配置してもよい。
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、ペ
レットのパッド列は、中央部に２列に配置するに限ら
ず、図４に示されているように配置してもよい。
【００３８】図４（ａ）においては、２列のパッド列Ｐ
１、Ｐ２がペレット２の長辺側２辺にそれぞれ配置され
ている。ペレット２内にはパターンアクティブ領域１０
が中央部に大きく配置されている。
１、Ｐ２がペレット２の長辺側２辺にそれぞれ配置され
ている。ペレット２内にはパターンアクティブ領域１０
が中央部に大きく配置されている。
【００３９】図４（ｂ）においては、３列のパッド列Ｐ
１、Ｐ２、Ｐ３がペレット２の中央部にそれぞれ配置さ
れている。ペレット２内にはアクティブ領域１０が左右
にそれぞれ配置されている。
１、Ｐ２、Ｐ３がペレット２の中央部にそれぞれ配置さ
れている。ペレット２内にはアクティブ領域１０が左右
にそれぞれ配置されている。
【００４０】図４（ｃ）においては、２列のパッド列Ｐ
１、Ｐ２がペレット２の中間部に分散されて配置されて
いる。ペレット２内にはアクティブ領域１０が左中右に
それぞれ配置されている。
１、Ｐ２がペレット２の中間部に分散されて配置されて
いる。ペレット２内にはアクティブ領域１０が左中右に
それぞれ配置されている。
【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である樹脂封
止形ＤＩＰ・ＩＣのペレットにおけるパッドにウエハプ
ローバのプローブ針をプロービングするのに適用した場
合について説明したが、それに限定されるものではな
く、他の半導体装置や電子機器等のような半導体装置の
ペレットにおけるパッドにウエハプローバのプローブ針
をプロービングする場合等に適用することができる。
なされた発明をその背景となった利用分野である樹脂封
止形ＤＩＰ・ＩＣのペレットにおけるパッドにウエハプ
ローバのプローブ針をプロービングするのに適用した場
合について説明したが、それに限定されるものではな
く、他の半導体装置や電子機器等のような半導体装置の
ペレットにおけるパッドにウエハプローバのプローブ針
をプロービングする場合等に適用することができる。
【００４２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。ペレットに配列されたあるパッド列にお
ける各パッドと、他のパッド列における各パッドとの行
座標を互いにずらすことにより、２個のペレットに対し
て同時にプロービング検査するに際して、プローブ針群
が互いに交錯するのを回避することができるため、互い
に隣合うペレットについて電気特性テストを同時に実施
することができる。
的なものによって得られる効果を簡単に説明すれば、次
の通りである。ペレットに配列されたあるパッド列にお
ける各パッドと、他のパッド列における各パッドとの行
座標を互いにずらすことにより、２個のペレットに対し
て同時にプロービング検査するに際して、プローブ針群
が互いに交錯するのを回避することができるため、互い
に隣合うペレットについて電気特性テストを同時に実施
することができる。
【００４３】互いに隣合うペレットについて電気特性テ
ストを同時に実施することにより、ウエハ１枚当りのテ
スト時間を大幅に短縮することができるため、生産性を
高めることにより、製造コストを低減させることができ
る。
ストを同時に実施することにより、ウエハ１枚当りのテ
スト時間を大幅に短縮することができるため、生産性を
高めることにより、製造コストを低減させることができ
る。
【００４４】２個のペレットに対して同時にプロービン
グ検査を実施するに際して、左右のペレットにプロービ
ングするプローブ針の条件を左右対称に構成することに
より、プロービング検査の条件を２個のペレットについ
て等しく設定することができるため、２個のペレット相
互間で等しい信頼性をもって検査を実施することができ
る。
グ検査を実施するに際して、左右のペレットにプロービ
ングするプローブ針の条件を左右対称に構成することに
より、プロービング検査の条件を２個のペレットについ
て等しく設定することができるため、２個のペレット相
互間で等しい信頼性をもって検査を実施することができ
る。
【図１】半導体装置のペレットについてのプロービング
検査方法を示しており、（ａ）は拡大部分平面図、
（ｂ）は（ａ）のｂ−ｂ線に沿う拡大部分断面図であ
る。図３はウエハプローバを示す縦断面図である。
検査方法を示しており、（ａ）は拡大部分平面図、
（ｂ）は（ａ）のｂ−ｂ線に沿う拡大部分断面図であ
る。図３はウエハプローバを示す縦断面図である。
【図２】本発明の一実施例であるＩＣを示しており、
（ａ）は正面断面図、（ｂ）は平面断面図である。
（ａ）は正面断面図、（ｂ）は平面断面図である。
【図３】ウエハプローバを示す正面断面図である。
【図４】（ａ）、（ｂ）、（ｃ）はパッド列の配置の各
変形例をそれぞれ示すペレットの平面図である。
変形例をそれぞれ示すペレットの平面図である。
２…シリコンペレット（ペレット）、３…絶縁シート、
４…インナリード、５…アウタリード、６…ワイヤ、７
…樹脂封止体、８…樹脂封止形のＤＩＰ、９…ウエハ、
１０…パターンアクティブ領域、２０…ウエハプロー
バ、２１テーブル、２２…プローブカード、２３…測定
ボード、２４…窓孔、Ｎ…プローブ針、Ｎｌ…左側プロ
ーブ針列、Ｎｒ…右側プローブ針列、Ｐ、Ｐ１ａ〜Ｐ１
ｊ、Ｐ２ａ〜Ｐ２ｊ…パッド、Ｐ１…第１パッド列、Ｐ
２…第２パッド列。
４…インナリード、５…アウタリード、６…ワイヤ、７
…樹脂封止体、８…樹脂封止形のＤＩＰ、９…ウエハ、
１０…パターンアクティブ領域、２０…ウエハプロー
バ、２１テーブル、２２…プローブカード、２３…測定
ボード、２４…窓孔、Ｎ…プローブ針、Ｎｌ…左側プロ
ーブ針列、Ｎｒ…右側プローブ針列、Ｐ、Ｐ１ａ〜Ｐ１
ｊ、Ｐ２ａ〜Ｐ２ｊ…パッド、Ｐ１…第１パッド列、Ｐ
２…第２パッド列。
Claims (3)
- 【請求項１】 電子回路が作り込まれた半導体ペレット
に電子回路を電気的に引き出すためのパッドが複数個、
複数列に並べられて形成されている半導体装置におい
て、 前記各パッド列における各パッドの行座標が各列相互同
士で相違されていることを特徴とする半導体装置。 - 【請求項２】 各パッド列が半導体ペレットの中央部に
配設されていることを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 請求項１に記載された半導体ペレットの
電子回路についての製造工程におけるプロービング検査
方法であって、前記半導体ペレットが複数個縦横に配列
されて作り込まれた半導体ウエハにおける各半導体ペレ
ットの各パッドにプローブ針が１本宛プロービングされ
て、電気的特性が検査される半導体装置のプロービング
検査方法において、 １個の半導体ペレットのパッド数に見合う本数のプロー
ブ針群が２組準備されているとともに、双方の組のプロ
ーブ針のそれぞれは互いに対称形になるように配設され
ており、前記パッド列の並んだ方向にて隣合う２個の半
導体ペレットにおける各パッドに各組のプローブ針のそ
れぞれがプロービングされることを特徴とする半導体装
置のプロービング検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6031804A JPH07221147A (ja) | 1994-02-03 | 1994-02-03 | 半導体装置およびそのプロービング検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6031804A JPH07221147A (ja) | 1994-02-03 | 1994-02-03 | 半導体装置およびそのプロービング検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221147A true JPH07221147A (ja) | 1995-08-18 |
Family
ID=12341283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6031804A Pending JPH07221147A (ja) | 1994-02-03 | 1994-02-03 | 半導体装置およびそのプロービング検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221147A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025733A (en) * | 1997-09-09 | 2000-02-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JP2009139104A (ja) * | 2007-12-03 | 2009-06-25 | Micronics Japan Co Ltd | プローブカード |
-
1994
- 1994-02-03 JP JP6031804A patent/JPH07221147A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025733A (en) * | 1997-09-09 | 2000-02-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JP2009139104A (ja) * | 2007-12-03 | 2009-06-25 | Micronics Japan Co Ltd | プローブカード |
| KR101042514B1 (ko) * | 2007-12-03 | 2011-06-17 | 가부시키가이샤 니혼 마이크로닉스 | 프로브 카드 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5923047A (en) | Semiconductor die having sacrificial bond pads for die test | |
| JP3135825B2 (ja) | プローブカードおよびそのプローブカードを使用した半導体集積回路のプロービング試験方法 | |
| KR100259457B1 (ko) | 반도체 장치 | |
| JP2002303653A (ja) | 半導体集積回路装置 | |
| JPH0454971B2 (ja) | ||
| JP2925337B2 (ja) | 半導体装置 | |
| JPH07221147A (ja) | 半導体装置およびそのプロービング検査方法 | |
| KR100467913B1 (ko) | 반도체장치 및 그 검사장치 | |
| JPS6379337A (ja) | 半導体基板 | |
| US20070069748A1 (en) | Probe assembly | |
| KR100548582B1 (ko) | 반도체소자의 패드부 | |
| JPH05206383A (ja) | 半導体ウエハー及びその検査方法 | |
| US7154116B2 (en) | Rewiring substrate strip with a number of semiconductor component positions | |
| WO2021255842A1 (ja) | 半導体ウエハ | |
| JPS6124823B2 (ja) | ||
| JP3763258B2 (ja) | プローブカード及びそれを用いたチップ領域ソート方法 | |
| JPS6370534A (ja) | 電子装置 | |
| KR100665843B1 (ko) | 반도체 장치에서의 패드 배치 구조 및 방법 | |
| JPH03278438A (ja) | プローブカード | |
| JPH02189946A (ja) | 半導体集積回路装置のテスト方法 | |
| JP2001077162A (ja) | 半導体集積回路のプロービング試験方法 | |
| JP2561005B2 (ja) | 半導体装置 | |
| KR100773767B1 (ko) | 프로브 조립체 | |
| JPH06196537A (ja) | 電気回路検査方法及び装置 | |
| JP2006145402A (ja) | 半導体集積回路の同時測定方法 |