WO2021255842A1 - 半導体ウエハ - Google Patents

半導体ウエハ Download PDF

Info

Publication number
WO2021255842A1
WO2021255842A1 PCT/JP2020/023651 JP2020023651W WO2021255842A1 WO 2021255842 A1 WO2021255842 A1 WO 2021255842A1 JP 2020023651 W JP2020023651 W JP 2020023651W WO 2021255842 A1 WO2021255842 A1 WO 2021255842A1
Authority
WO
WIPO (PCT)
Prior art keywords
pad
semiconductor wafer
chip
pads
semiconductor
Prior art date
Application number
PCT/JP2020/023651
Other languages
English (en)
French (fr)
Inventor
詔子 辰己
允洋 名田
泰彦 中西
慈 金澤
Original Assignee
日本電信電話株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電信電話株式会社 filed Critical 日本電信電話株式会社
Priority to JP2022531155A priority Critical patent/JPWO2021255842A1/ja
Priority to US18/001,181 priority patent/US20230228807A1/en
Priority to PCT/JP2020/023651 priority patent/WO2021255842A1/ja
Publication of WO2021255842A1 publication Critical patent/WO2021255842A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Definitions

  • the present invention relates to a semiconductor wafer, and more particularly to a semiconductor wafer in which semiconductor elements are formed in each of a plurality of chip regions arranged on the wafer, the present invention relates to the design of semiconductor elements for the purpose of facilitating batch inspection of wafer units.
  • the burn-in test is widely known as a method for inspecting the reliability of semiconductor devices.
  • the burn-in test is used as a screening method for removing those whose characteristics deviate from the standard value by operating for a time under a high temperature and high voltage environment than the actual usage conditions.
  • the burn-in test has been performed by processing a semiconductor wafer into individual chips by dicing or the like, and then mounting the chips on a ceramic substrate or the like.
  • this method since it is necessary to mount the semiconductor chip before the inspection, defective products must be mounted in the same manner as non-defective products, which is a costly process. For this reason, a wafer level burn-in test, in which burn-in can be performed at the semiconductor wafer level before chip mounting, has come to be widely used in the field of mass production.
  • a probe card in which a large number of pins corresponding to chips are arranged, which enables collective electrical contact with many semiconductor elements on a semiconductor wafer, is used.
  • a large number of pins (probe needles) arranged on the probe card to the measuring instrument by electrically switching them at high speed, it is possible to efficiently evaluate the characteristics of each element and burn-in.
  • a simple method is to contact a large number of probe needles with a conductive substrate (metal plate, etc.) having a size larger than the entire wafer range, which is different from the semiconductor wafer.
  • a conductive substrate metal plate, etc.
  • an actual semiconductor wafer is not a perfect flat surface due to warpage due to the epitaxial layer and unevenness due to the process. Further, when the measurement is performed at a temperature different from the normal temperature, the state of the wafer and the probe needle tip may change, so that a method capable of performing a contact check in an actual measurement environment is required.
  • Patent Document 1 proposes to prepare a contact check pattern having the same dimensions as the chip pattern to be inspected.
  • this method it is necessary to form a pattern having an element only for contact check.
  • the area of the contact check pad increases, which may affect the area of the semiconductor element obtained in the entire wafer. Therefore, the element arrangement design of the entire wafer is performed. Is greatly restricted.
  • the present invention has been made to solve the above problems, and it is easier to check the contact of the probe needle of the entire probe card at a temperature different from normal temperature, and the design is simpler. With the goal.
  • An example of an embodiment of the present invention is characterized by having the following configurations in order to achieve such an object.
  • (Structure 1) In a semiconductor wafer in which a plurality of chips in which a semiconductor element to be inspected is formed is formed, A plurality of first pads formed on the chip, connected to the semiconductor device, and to which a probe needle used for inspecting the semiconductor device is connected. A second pad used for contact checking of the probe needle, the semiconductor wafer comprising a second pad having a length of a conductive portion longer than the distance between the centers of the plurality of first pads. .. (Structure 2) The semiconductor wafer according to configuration 1, wherein the second pad is conductive to a part of the first pad within a range that does not interfere with the inspection of the semiconductor element.
  • the configuration 1 is characterized in that the second pad has at least one conductive portion in each of the vertical and horizontal directions of the chip, and the length of the conductive portion is longer than the distance between the centers of the plurality of first pads.
  • Semiconductor wafer. (Structure 7) The semiconductor wafer according to the configuration 1, wherein the second pad is also used for connecting a flip chip. (Structure 8) The semiconductor wafer according to configuration 1, wherein a plurality of the second pads are arranged on one chip, and all of them are conductive.
  • the present invention it is possible to perform a contact check of a probe needle only with a simpler electrode pattern without forming a semiconductor element for testing. Further, it is sufficient that at least two probe needles have the same electrode pattern, and even when there are many probe needles, a flexible pattern design is possible as compared with the case where a contact check is performed with a semiconductor element.
  • the second pad also serves as a flip chip, a space used only for contact check becomes unnecessary, and the element can be formed on the wafer more efficiently.
  • FIG. 1 shows a schematic top view of one chip of the semiconductor wafer according to the first embodiment of the present invention.
  • FIG. 2 is a schematic side view of the entire semiconductor wafer of the present invention at the time of contact check.
  • FIG. 1 shows a region of one chip of a semiconductor element of a semiconductor wafer surrounded by a scribe line 6 (a region cut and removed to separate a semiconductor chip) indicated by a thick line square.
  • the photodiode (PD) 1 which is exemplified by a double ellipse and has a schematic shape, has the first pads 2 and 3 as pads (electrodes) used for inspecting input / output terminals and semiconductor elements. Are connected, and the position where the tip of the probe needle 4 connected at the time of each inspection hits is indicated by a small dotted circle.
  • the second pad 5 used for the contact check of the probe needle is shown by a vertically long rectangle on the left side of FIG.
  • the second pad 5 may be electrically connected to a part of the first pad (for example, a ground potential electrode) as long as it does not interfere with the inspection of the semiconductor element.
  • the first electrode 3 conducts only to the outer ring electrode of PD1, and the first electrode 2 conducts only to the electrode of the inner elliptical portion of PD1. Note that the wire extending from the electrode 2 to the electrode in the inner elliptical portion of the PD1 and the outer ring electrode of the PD1 are not connected (insulated).
  • the PD1 and the first pads 2 and 3 for applying the inspection voltage to the PD1 above and below the PD1 from the probe needle, and the probe needle A second pad 5 used for contact check is provided.
  • FIG. 3 shows, as an example 1 of the chip region of the semiconductor wafer of the first embodiment, the position of the probe 4 at the time of contact check and inspection by dotted circles 4a to 4d.
  • the second pad 5 for contact check is formed inside the scribe line 6 in the shape of a vertically long rectangular shape in which the length of the conductive portion is longer than the distance between the centers of the first pads 2 and 3.
  • One probe needle is arranged for each of the first pads 2 and 3 at the positions of the dotted circles 4a and 4b, and a total of two probe needles are used for contact check and element inspection for applying voltage to PD1.
  • the probe needle When performing a contact check, the probe needle is moved to a position where it contacts the second pad 5, and when performing an element inspection, it is moved to a position where it contacts the first pads 2 and 3, respectively.
  • FIG. 3 describes the size of the second pad 5.
  • the length of the second pad 5 in the Y direction may be longer than the distance in the Y direction between the two probe needles 4a and 4b, that is, the distance between the centers of the first pads 2 and 3.
  • the size (width) of the second pad 5 in the X direction may be longer than the diameter of the probe needle. Since most probe needles have a diameter of 10 ⁇ m or more in the city, the X direction may be 10 ⁇ m or more. That is, the second pad 5 does not have to have the same width and length as the first pads 2 and 3.
  • the shape of the second pad 5 may be rectangular, and as shown in Example 2 of the first embodiment of FIG. 41-2, the Y coordinate corresponds to the first pads 2 and 32.
  • the shape may be such that the two pad portions are connected up and down so that only a part of the narrow electrode conducts.
  • the shape of the two pad portions to which the probe needles 4c and 4d of the second pad 5 of FIG. 4 hit may be not a rectangle but another shape such as a circle.
  • the pad portion of the first pad (corresponding to the first pad 2 in FIG. 1) connected to the lower side of the PD 51 is divided into two portions 52, 54 on the left and right sides of the PD 51.
  • the case where the third pad portion 52, 53, 54 is present is shown.
  • the second pad 55 is formed in the shape of a horizontally long rectangle at the lower part of FIG.
  • the size of the second pad 55 is equal to or greater than the length obtained by adding the needle diameter to the X-direction distance of the three probe needles in the X direction, that is, the center distance between the pad portions 52 to 54 at both ends in the scribing line 6. It suffices if there is a length equal to or larger than the diameter of the probe needle in the Y direction.
  • the formed element may be an element having two or more terminals such as a transistor other than the PD as long as it is an element for performing electrical measurement.
  • FIG. 6 shows a chip region portion of the second embodiment of the semiconductor wafer of the present invention.
  • FIG. 7 is a top view of the entire semiconductor wafer according to the second embodiment of the present invention.
  • a second pad 65 vertically long in the Y-axis direction is formed on the outside of the scribe line 66 with a length extending over one row of chips.
  • probe needles 64a and 64b are arranged one above and one below the PD61 formed inside the scribe line 66 to inspect the element.
  • the contact check of the probe needle can be performed with the second pad 65 in FIG.
  • the X-axis direction and the Y-axis direction of FIG. 7 may be exchanged, or the semiconductor wafer may be rotated by 90 degrees to form a plurality of horizontally long second pads 65.
  • the plurality of second pads 65 may be electrically connected to each other.
  • the second pad since the second pad does not exist inside the scribe line 66, it is an advantage that the final chip size can be designed regardless of the second pad. However, the wafer area of the second pad 65 cannot be used for the semiconductor element.
  • FIG. 8 shows a top view of one chip of the semiconductor wafer according to the third embodiment of the present invention.
  • a PD 81 and first pads 82, 83 for applying a voltage at the time of element inspection are provided above and below the PD 81.
  • at least one of the first pads has a shape long in the X direction, and also serves as a second pad, and is a first and second pad 83 provided inside the scribe line 86.
  • the length of the first and second pads 83 in the X direction may be longer than the distance in the Y direction between the two probe needles 84a and 84b, that is, the distance between the centers of the pads.
  • the wafer is rotated 90 degrees from the time of contact check to measure the semiconductor element.
  • the first pad also serves as the second pad without doubling the chip size in the Y direction. It can be a pad 83. However, the chip size increases in the X direction.
  • a method of forming a bonding pad adjacent to an element and manufacturing the device in a flip chip bonding process or the like is widely used as a flip chip bonding structure. Since the contact check pad does not contribute to the operation of the semiconductor element, the second pad may also serve as a flip chip bonding pad in the configuration of all embodiments.
  • the pad size must be 50 x 50 ⁇ m or more.
  • FIG. 9 and 10 show an example of the shape of the chip portion of the semiconductor wafer in which the second pads 95 and 105 are arranged for the flip chip connection.
  • the second pads 95 and 105 are arranged symmetrically with the PD elements 91 and 101 sandwiched between them. Since the shape of the pad is also symmetrical in the vertical direction, the second pads 95 and 105 in the scribe lines 96 and 106 have a symmetrical shape in the vertical and horizontal directions, and have a total of four pad portions.
  • the length of the longitudinally conductive portion of the second pads 95 and 105 may be equal to or greater than the distance between the centers of the first pads 92, 93 or 102 and 103, as in the example of the above-described embodiment, and is shown in FIG. As described above, a shape may be used in which a part of a plurality of pad portions having a minimum width of 50 ⁇ m or more is made conductive.
  • the shape of the second pad 105 may be a rectangle similar to that in FIGS. 1 and 3, or may be a shape like a partially conductive iron array like the second pad 95 shown in FIG. Further, the portion of the second pad to which the probe needle hits may have another shape such as a round shape instead of a rectangular shape. However, a diameter of 50 ⁇ m or more is desirable.
  • the symmetrically formed pairs of the second pads 115a and 115b or the pairs of 125a and 125b are conductive portions that connect the pad portions at their respective ends in the vertical direction (Y direction) at a distance greater than or equal to the center of the first pad.
  • a second conductive portion 117a, 117b or 127a, 127b connected in the lateral direction (X direction) at a distance between the centers of the first pad or more is provided.
  • the chip region of all the semiconductor elements is provided with the second pad corresponding to the first pad, but the chip region of all the semiconductor elements is the second pad corresponding to the first pad. If a pad is provided, it is possible to perform a contact check at once with all the probes prepared for all the elements. Therefore, it is possible to further improve the efficiency of measurement.

Abstract

検査対象である半導体素子が作りこまれた複数のチップが形成された半導体ウエハにおいて、前記チップ上に形成され、前記半導体素子に接続され前記半導体素子の検査に用いられる複数のプローブ針が接続される第一のパッドと、前記プローブ針のコンタクトチェックに用いられる第二のパッドであって、前記第一のパッド同士の中心間の距離より導通部分の長さが長い第二のパッドを備えることを特徴とする半導体ウエハ。

Description

半導体ウエハ
　この発明は半導体ウエハに関し、特にウエハ上に配列された複数のチップ領域それぞれに半導体素子が形成された半導体ウエハにおいて、ウエハ単位の一括検査を容易にすることを目的とした半導体素子の設計に関する。
　半導体素子の信頼性検査の手法として、バーンイン試験が広く知られている。バーンイン試験は、実際の使用条件よりも高温・高電圧環境下である時間動作させ、特性が基準値から外れたものを除去するスクリーニング方法として用いられる。
　従来、バーンイン試験は、半導体ウエハからダイシング等で個別チップに加工したのち、セラミック基板等にチップを実装して行われていた。しかしこの手法では、半導体チップの検査前に実装する必要があるため、不良品も良品と同等に実装せざるをえず、コストの大きい工程であった。このため、チップ実装前に半導体ウエハレベルでバーンインが実行可能な、ウエハレベルバーンイン試験が大量製造の現場で広く用いられるようになってきている。
　ウエハレベルバーンインでは、半導体ウエハ上の多くの半導体素子に、一括して電気的コンタクトを可能とする、チップに対応した多数のピンが配置されたプローブカードが用いられる。プローブカードに配置された多数のピン（プローブ針）を、それぞれ電気的に高速切り替えするなどして測定器に接続することで、各素子の特性評価及びバーンインを効率的に行うことができる。
特開２００７－１２９１０８号公報
　半導体ウエハ上に作製された多数の素子の一括大量検査を行う上で、プローブカードに備えられたプローブ針の状態が不全のまま検査を行うことは、不良品率の上昇及びスループットの低下に直結する。このため、検査前にはプローブ針の接触状態の確認（コンタクトチェック）が行われる。
　このプローブ針のコンタクトチェックの方法として、半導体ウエハとは別の、ウエハ全範囲より大きいサイズの導電性基板（金属板など）に、多数のプローブ針をコンタクトさせチェックする方法が簡易である。しかしこの方法では、導電性基板に対するコンタクト不良しか確認することができない。
　実際の半導体ウエハでは、導電性基板とは異なりエピタキシャル層による反りやプロセスによる凹凸等があり、完全な平面ではない。また、常温と異なる温度で測定を行う場合、ウエハ及びプローブ針先の状態も変わりうるため、実際の測定環境でのコンタクトチェックを行える手法が必要になる。
　特許文献１では、検査するチップパターンと同寸法のコンタクトチェックパターンを用意することが提案されている。しかしこの方法では、コンタクトチェックのためだけに素子を有するパターンを形成する必要がある。また、プローブカード全体の多数のプローブ針に対してコンタクトチェックを行う場合、コンタクトチェック用パッドの面積が増え、ウエハ全体で得られる半導体素子の面積に影響を与えうるため、ウエハ全体の素子配置設計に制限が大きく生じる。
　本発明は、以上のような問題点を解消するためになされたものであり、常温と異なる温度でのプローブカード全体のプローブ針のコンタクトチェックをより簡便に実現し、より設計が簡易になることを目的とする。
　本発明の実施形態の一例は、このような目的を達成するために、以下のような構成を備えることを特徴とする。
（構成１）
　検査対象である半導体素子が作りこまれた複数のチップが形成された半導体ウエハにおいて、
　前記チップの上に形成され、前記半導体素子に接続され前記半導体素子の検査に用いられるプローブ針が接続される複数の第一のパッドと、
　前記プローブ針のコンタクトチェックに用いられる第二のパッドであって、前記複数の第一のパッドの中心間の距離より導通部分の長さが長い第二のパッドを備える
ことを特徴とする半導体ウエハ。
（構成２）
　前記第二のパッドは、前記半導体素子の検査に支障のない範囲において前記第一のパッドの一部に導通している
ことを特徴とする構成１記載の半導体ウエハ。
（構成３）
　前記第二のパッドは、前記チップのスクライブラインの外側に存在し、隣接する他のチップの第二のパッドと接続する
ことを特徴とする構成１記載の半導体ウエハ。
（構成４）
　前記第二のパッドは、１つのチップに対して複数個配置されている
ことを特徴とする構成１記載の半導体ウエハ。
（構成５）
　前記第二のパッドは、パッド部分の最小幅が50μｍ以上あり、チップ内で左右及び上下に対称に配置されていて、全チップに対して備えられている
ことを特徴とする構成１記載の半導体ウエハ。
（構成６）
　前記第二のパッドは、前記チップの上下および左右それぞれの方向について少なくとも一か所以上、導通部分の長さが前記複数の第一のパッドの中心間距離より長い
ことを特徴とする構成１記載の半導体ウエハ。
（構成７）
　前記第二のパッドは、フリップチップ接続用に兼用とされる
ことを特徴とする構成１記載の半導体ウエハ。
（構成８）
　前記第二のパッドは、１つのチップに対して複数個配置され、その全てが導通している
ことを特徴とする構成１記載の半導体ウエハ。
　以上記載した本発明により、テスト用に半導体素子を形成することなく、より簡易な電極パターンのみでプローブ針のコンタクトチェックを行うことができる。また、最低プローブ針２本が同一電極パターンにあればよく、プローブ針が多い場合でも半導体素子でコンタクトチェックを行う場合と比較し柔軟なパターン設計が可能である。第二のパッドがフリップチップを兼ねる場合には、コンタクトチェック用のみに使用するスペースが不要となり、より効率的にウエハ上に素子を形成することができる。
本発明の実施形態１の半導体ウエハの1チップの概略の上面図である。 本発明の半導体ウエハのコンタクトチェック時の全体の概略の側面図である。 本発明の実施形態１の半導体ウエハのチップ領域の例1の上面図である。 本発明の実施形態１の半導体ウエハのチップ領域の例２の上面図である。 本発明の実施形態１の半導体ウエハのチップ領域の例３の上面図である。 本発明の実施形態２の半導体ウエハのチップ領域の上面図である。 本発明の実施形態２の半導体ウエハの全体の上面図である。 本発明の実施形態３の半導体ウエハのチップ領域の上面図である。 本発明の実施形態４の半導体ウエハのチップ領域の上面図である。 本発明の実施形態４の半導体ウエハのチップ領域の別例の上面図である。 本発明の実施形態５の半導体ウエハのチップ領域の上面図である。 本発明の実施形態６の半導体ウエハのチップ領域の上面図である。
　以下、図面を参照しながら本発明の実施形態について詳細に説明する。
実施形態１
　図１に、本発明の実施形態１の半導体ウエハの1チップ分の概略の上面図を示す。図２は、本発明の半導体ウエハのコンタクトチェック時の、全体の概略の側面図である。
　本発明の実施形態１の半導体ウエハには、半導体素子の例としてフォトダイオード（ＰＤ）１のチップ領域が、複数アレイ状に形成されている。図１には、半導体ウエハの半導体素子の１チップ分の領域として、太線の四角で示すスクライブライン６（半導体チップを切り離すために切断除去される領域）に囲まれて示されている。
　図１で、二重の楕円で例示的に概略の形状を示すフォトダイオード（ＰＤ）１には、入出力端子および半導体素子の検査に用いられるパッド（電極）として、第一のパッド２，３が接続されており、おのおの検査の際に接続されるプローブ針４の先端が当たる位置が点線の小円で示されている。またプローブ針のコンタクトチェックに用いられる第二のパッド５が、図１左の縦長長方形で示されている。第二のパッド５は、半導体素子の検査に支障のない範囲において、第一のパッドの一部（例えばグランド電位の電極など）に導通していてもよい。
　なお、以下の図でも同様であるが、第一の電極３はＰＤ１の外側リング電極にのみ、第一の電極２はＰＤ１の内側楕円部分の電極にのみ導通している。電極２からＰＤ１の内側楕円部分の電極に伸びる線と、ＰＤ１の外側リング電極はつながっていない（絶縁されている）ことに留意されたい。
　図２の、半導体ウエハのコンタクトチェック時の全体の側面図には、ウエハ２１に面するプローブカード２０の下面に、Ｚ軸方向に立てられた複数のプローブ針４が並び、ウエハ２１にコンタクトする様子が示されている。ウエハ２１上には、図１に示したような半導体素子（フォトダイオード、ＰＤ）１が検査対象である半導体素子として作りこまれた複数のチップ領域が、アレイ状に多数形成されている。各半導体素子のチップのスクライブライン６の内側のチップ領域には、ＰＤ１と、ＰＤ１の上下にＰＤ１に検査用の電圧をプローブ針から印加するための第一のパッド２，３、およびプローブ針のコンタクトチェックに用いられる第二のパッド５を備える。
　図３には、実施形態１の半導体ウエハのチップ領域の例1として、コンタクトチェック及び検査時におけるプローブ４の位置を、点線の円４ａ～４ｄで示す。コンタクトチェック用の第二のパッド５は、スクライブライン６の内側に第一パッド２と３の中心間距離より導通部分の長さが長い縦長長方形の形状に形成されている。プローブ針は第一のパッド２，３それぞれに１本ずつ、点線の円４ａ、４ｂの位置で配置され、チップ当たり計２本でコンタクトチェック及びＰＤ１に電圧を印加する素子検査を行う。
　コンタクトチェックを行う場合、プローブ針は第二パッド５にコンタクトする位置にプローブカードごと移動され、素子検査を行うときには第一パッド２，３にそれぞれコンタクトする位置に移動される。
（第二パッドの大きさ）
　図３で、第二パッド５の大きさについて述べる。第二パッド５のＹ方向の長さについては、プローブ針４ａ、４ｂの２本の間のＹ方向距離、すなわち第一パッド２，３の中心間距離より長ければよい。
　また、第二パッド５のＸ方向の大きさ（幅）は、プローブ針の直径より長ければよい。プローブ針の直径は市中で10μｍ以上のものが主流であることより、Ｘ方向は10μｍ以上あればよい。すなわち、第二のパッド５は、第一のパッド２，３と同じ幅・長さである必要はない。
　また、図１で示すように第二のパッド５の形は長方形でもよく、図４1-2の実施形態１の例２で示すように、第一のパッド２，３にＹ座標が対応する２つのパッド部分を上下に結んで、幅の狭い電極の一部分だけで導通する形状でもよい。また、図４の第二のパッド５のプローブ針４ｃ、４ｄの当たる２つのパッド部分の形状は、長方形でなく丸形等他の形状でもよい。
　図５には、実施形態１の例３として、ＰＤ５１の下側に接続する第一パッドのパッド部分（図１の第一のパッド２に相当）が、ＰＤ５１の左右に２つの部分５２，５４に分かれて配列し、３つ第一のパッド部分５２，５３，５４がある場合を示す。この場合、第二のパッド５５は図５の下部に、横長長方形の形状に形成されている。第二のパッド５５の大きさは、Ｘ方向にプローブ針３本のＸ方向距離に針直径を足した長さ以上、すなわちスクライブライン６内で両端のパッド部分５２から５４の間の中心距離以上あればよく、Ｙ方向にはプローブ針の直径以上の長さがあればよい。
　上記実施形態１の各例を含め、以下の全実施形態において、熱膨張等の影響により特にウエハ端で位置ずれが起こることが考えられるので、高温下で測定を行う場合は熱膨張を考慮したマージンを、第一及び第二パッドの配置とサイズに設ける必要がある。
　また、全実施形態において、形成される素子は電気的測定を行う素子であればＰＤ以外、例えばトランジスタ等２つ以上の端子を備えた素子でも構わない。
実施形態２
　図６に、本発明の半導体ウエハの実施の形態２のチップ領域部分を示す。図７は、本発明の実施形態２の半導体ウエハの全体の上面図である。
　実施の形態２では、スクライブライン６６の外側に、Ｙ軸方向に縦長の第二のパッド６５をチップの１列分に渡る長さで形成する。スクライブライン６６の内側に形成されたＰＤ６１の１つに対して、図６のようにプローブ針６４ａ、６４ｂを上下に１本ずつ配置して素子の検査をする。この場合、プローブ針を第一パッド６２，６３の位置からＸ軸方向にずらせば、図７の第二のパッド６５でプローブ針のコンタクトチェックを行うことができる。図７のＸ軸方向とＹ軸方向を入れ替えて、あるいは半導体ウエハを９０度回転して、横長の第二のパッド６５を複数形成してもよい。さらには、複数の第二のパッド６５は互いに電気的に接続されていてもよい。
　この実施形態２では、スクライブライン６６の内側に第二のパッドが存在しないため、最終的なチップサイズを第二のパッドに依らず設計することができるのがメリットである。ただし、第二のパッド６５のウエハ面積は、半導体素子に使用することはできない。
実施形態３
　図８には、本発明の実施の形態３の半導体ウエハの1チップ分の上面図を示す。スクライブライン８６の内側に、ＰＤ８１と、ＰＤ８１の上下に素子検査時に電圧を印加するための第一のパッド８２，８３を備える。実施の形態３では、第一のパッドの少なくともひとつを、Ｘ方向に長い形状とし、第二のパッドを兼ね、スクライブライン８６の内側に設けた第一兼第二パッド８３としている。
　第一兼第二パッド８３のＸ方向長さは、プローブ針８４ａ、８４ｂの２本の間のＹ方向距離、すなわちパッド中心間距離より長ければよい。本形態の場合、コンタクトチェック時からウエハを９０度回転して、半導体素子測定を行う。
　本実施形態３では、ウエハを移動させるプローバに９０度以上の回転機構があれば、チップサイズをＹ方向に２倍にせずとも第一のパッドが第二のパッドを兼ねた第一兼第二パッド８３とすることができる。ただしＸ方向にはチップサイズが大きくなる。
実施形態４
　半導体デバイスの製造に関し、素子に隣接してボンディングパッドを形成し、フリップチップボンディング構造として、フリップチップボンディング工程等でデバイスを製造する方法が広く用いられている。コンタクトチェック用のパッドは半導体素子の動作には寄与しないため、すべての実施形態の構成において、第二のパッドがフリップチップ用ボンディングパッドを兼ねてもよい。
　フリップチップ接続にパッドを用いる場合は、実装上作業性が要求されることから、ある程度の縦横サイズのパッドが必要となる。このためフリップチップ接続用にパッドを使用する場合には、50×50μｍ以上のパッドサイズがなければならない。
　また、強度面からはパッド配置の対称性も必要となるため、パッドをチップ内で左右および上下に対称に用意するのが望ましい。
　図９、図１０の実施形態４には、フリップチップ接続用に兼用として第二パッド９５、１０５を配置した、半導体ウエハのチップ部分の形状例を示す。ＰＤ素子９１、１０１をはさんで第二パッド９５、１０５を左右対称に配置している。パッドの形状が上下にも対称のため、スクライブライン９６、１０６内で第二パッド９５、１０５は、上下でも左右でも対称な形状となり、計４つのパッド部分を有している。第二パッド９５、１０５の縦方向の導通部分の長さは、前述の実施形態の例と同様に、第一パッド９２，９３あるいは１０２、１０３の中心間の距離以上あればよく、図９のように、最小幅50μｍ以上の複数のパッド部分の一部分を導通させる形状でも構わない。
　図１０に示すように、第二パッド１０５の形は図１，３と同様な長方形でも良く、図９に示す第二パッド９５のように、一部分だけ導通した鉄アレイのような形状でもよい。また、プローブ針の当たる第二パッドの部分は、長方形でなく丸形等他の形状でもよい。但し、50μｍ以上の直径が望ましい
実施形態５、６
　図１１、図１２に、本発明の半導体ウエハの実施の形態５、６のチップ部分の形状示す。左右対称に形成された第二パッド１１５ａ、１１５ｂの対または１２５ａ、１２５ｂの対は、各々の端部のパッド部分を、縦方向（Ｙ方向）に第一パッドの中心間距離以上で結ぶ導通部分に加えて、横方向（Ｘ方向）に第一パッドの中心間距離以上で結ぶ第二の導通部分１１７ａ、１１７ｂまたは１２７ａ、１２７ｂを備える。この形状であれば、プロセス過程の何らかの不具合でコンタクトチェックの一部分が導通しなくても、ウエハの９０度回転または左右の移動等を行い、同一チップ内でコンタクトチェックを行える確率を高めることができる。
　上記各実施形態において、必ずしも全ての半導体素子のチップ領域に第一パッドに対応する第二パッドが備えられている必要はないが、全ての半導体素子のチップ領域に第一パッドに対応する第二パッドが備えられている場合には、全素子に対して用意したプローブ全てで一度にコンタクトチェックを行うことが可能となる。このため、測定の更なる効率化につなげることができる。
　以上のように、本発明の半導体ウエハでは、簡易な電極パターンの追加のみでプローブ針のコンタクトチェックを行うことが実現可能となった。

Claims (8)

  1. 　検査対象である半導体素子が作りこまれた複数のチップが形成された半導体ウエハにおいて、
    　前記チップの上に形成され、前記半導体素子に接続され前記半導体素子の検査に用いられるプローブ針が接続される複数の第一のパッドと、
    　前記プローブ針のコンタクトチェックに用いられる第二のパッドであって、前記複数の第一のパッドの中心間の距離より導通部分の長さが長い第二のパッドを備える
    ことを特徴とする半導体ウエハ。
  2. 　前記第二のパッドは、前記半導体素子の検査に支障のない範囲において前記第一のパッドの一部に導通している
    ことを特徴とする請求項１記載の半導体ウエハ。
  3. 　前記第二のパッドは、前記チップのスクライブラインの外側に存在し、隣接する他のチップの第二のパッドと接続する
    ことを特徴とする請求項１記載の半導体ウエハ。
  4. 　前記第二のパッドは、１つのチップに対して複数個配置されている
    ことを特徴とする請求項１記載の半導体ウエハ。
  5. 　前記第二のパッドは、パッド部分の最小幅が50μｍ以上あり、チップ内で左右及び上下に対称に配置されていて、全チップに対して備えられている
    ことを特徴とする請求項１記載の半導体ウエハ。
  6. 　前記第二のパッドは、前記チップの上下および左右それぞれの方向について少なくとも一か所以上、導通部分の長さが前記複数の第一のパッドの中心間距離より長い
    ことを特徴とする請求項１記載の半導体ウエハ。
  7. 　前記第二のパッドは、フリップチップ接続用に兼用とされる
    ことを特徴とする請求項１記載の半導体ウエハ。
  8. 　前記第二のパッドは、１つのチップに対して複数個配置され、その全てが導通している
    ことを特徴とする請求項１記載の半導体ウエハ。
PCT/JP2020/023651 2020-06-16 2020-06-16 半導体ウエハ WO2021255842A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2022531155A JPWO2021255842A1 (ja) 2020-06-16 2020-06-16
US18/001,181 US20230228807A1 (en) 2020-06-16 2020-06-16 Semiconductor Wafer
PCT/JP2020/023651 WO2021255842A1 (ja) 2020-06-16 2020-06-16 半導体ウエハ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/023651 WO2021255842A1 (ja) 2020-06-16 2020-06-16 半導体ウエハ

Publications (1)

Publication Number Publication Date
WO2021255842A1 true WO2021255842A1 (ja) 2021-12-23

Family

ID=79268685

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/023651 WO2021255842A1 (ja) 2020-06-16 2020-06-16 半導体ウエハ

Country Status (3)

Country Link
US (1) US20230228807A1 (ja)
JP (1) JPWO2021255842A1 (ja)
WO (1) WO2021255842A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6231148A (ja) * 1985-08-02 1987-02-10 Toshiba Corp 半導体装置
JPH065674A (ja) * 1992-06-19 1994-01-14 Nec Corp 半導体集積回路装置
JP2001343426A (ja) * 2000-05-31 2001-12-14 Seiko Epson Corp 半導体装置の検査方法
JP2005285971A (ja) * 2004-03-29 2005-10-13 Nec Electronics Corp 半導体装置
JP2006261391A (ja) * 2005-03-17 2006-09-28 Matsushita Electric Ind Co Ltd 半導体装置およびその検査方法
JP2008218614A (ja) * 2007-03-02 2008-09-18 Matsushita Electric Ind Co Ltd 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6231148A (ja) * 1985-08-02 1987-02-10 Toshiba Corp 半導体装置
JPH065674A (ja) * 1992-06-19 1994-01-14 Nec Corp 半導体集積回路装置
JP2001343426A (ja) * 2000-05-31 2001-12-14 Seiko Epson Corp 半導体装置の検査方法
JP2005285971A (ja) * 2004-03-29 2005-10-13 Nec Electronics Corp 半導体装置
JP2006261391A (ja) * 2005-03-17 2006-09-28 Matsushita Electric Ind Co Ltd 半導体装置およびその検査方法
JP2008218614A (ja) * 2007-03-02 2008-09-18 Matsushita Electric Ind Co Ltd 半導体装置

Also Published As

Publication number Publication date
US20230228807A1 (en) 2023-07-20
JPWO2021255842A1 (ja) 2021-12-23

Similar Documents

Publication Publication Date Title
JP5486866B2 (ja) 半導体装置の製造方法
US7190593B2 (en) Semiconductor integrated circuit device
JP2009192309A (ja) 半導体検査装置
JP5024861B2 (ja) プローブカード
US10418292B2 (en) Manufacturing method of semiconductor device, inspection device of semiconductor device, and semiconductor device
KR20100069300A (ko) 프로브 카드와, 이를 이용한 반도체 디바이스 테스트 장치 및 방법
US9459286B2 (en) Large-area probe card and method of manufacturing the same
WO2021255842A1 (ja) 半導体ウエハ
KR102047665B1 (ko) 프로브 카드 및 이를 포함하는 테스트 장치
KR101123802B1 (ko) 반도체 칩
TWI484192B (zh) Probe card, inspection device and inspection method
JP3864201B2 (ja) プローブカード
JP2000106257A (ja) 半導体素子検査用ソケット、半導体装置、半導体装置の製造方法及び半導体装置の検査方法
KR100467913B1 (ko) 반도체장치 및 그 검사장치
JP2016151573A (ja) 半導体装置の製造方法およびプローブカード
CN113097087B (zh) 一种半导体器件及其测试方法
KR20130019602A (ko) 프로브카드
KR100472700B1 (ko) 반도체 소자 테스트용 프로브 카드
KR20060104366A (ko) 반도체 웨이퍼 검사기의 프로브 장치
KR20050029066A (ko) 프로브 카드
JP3763258B2 (ja) プローブカード及びそれを用いたチップ領域ソート方法
JP2012018176A (ja) プローブカード
JP2012023278A (ja) 半導体装置および半導体装置の製造方法
KR101074167B1 (ko) 프로브 조립체
JP2001077162A (ja) 半導体集積回路のプロービング試験方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20940836

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022531155

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20940836

Country of ref document: EP

Kind code of ref document: A1