KR20120028850A

KR20120028850A - 반도체 장치, 반도체 테스터 및 반도체 테스트 시스템

Info

Publication number: KR20120028850A
Application number: KR1020110093016A
Authority: KR
Inventors: 가츠요시 요코제키; 히로카즈 오오오카; 히데키 나가누마
Original assignee: 요코가와 덴키 가부시키가이샤
Priority date: 2010-09-15
Filing date: 2011-09-15
Publication date: 2012-03-23
Also published as: JP2012063198A; TW201234030A

Abstract

(과제) 테스트 비용을 증대시키지 않고, 오픈 불량을 검출할 수 있는 반도체 장치, 이를 시험하기 위한 반도체 테스터 및 이 반도체 테스터를 사용한 반도체 테스트 시스템을 실현한다.
(해결 수단) 내부 회로의 출력 핀과 전기적으로 접속된 복수의 패드를 갖는 반도체 장치에 있어서, 일단이 공통 전위에 접속되고, 타단이 패드에 접속된 제 1 스위치 회로와 내부 회로의 출력 핀과 패드 사이에 형성되고, 제 1 스위치 회로가 접속된 패드와 시험시에 반도체 테스터의 테스터 핀이 접속되는 패드를 전기적으로 접속하는 멀티플렉서를 구비한다.

Description

반도체 장치, 반도체 테스터 및 반도체 테스트 시스템{SEMICONDUCTOR DEVICE, SEMICONDUCTOR TESTER AND SEMICONDUCTOR TEST SYSTEM}

본 발명은, 스크라이브 라인이 형성된 웨이퍼 상에 형성되고, 내부 회로의 출력 핀과 전기적으로 접속된 복수의 패드를 갖는 반도체 장치, 이것을 시험하기 위한 반도체 테스터 및 이 반도체 테스터를 사용한 반도체 테스트 시스템에 관한 것으로, 상세하게는, 테스트 비용을 증대시키지 않고, 오픈 불량을 검출할 수 있는 반도체 장치, 이것을 시험하기 위한 반도체 테스터 및 이 반도체 테스터를 사용한 반도체 테스트 시스템에 관한 것이다.

도 16 은, 종래의 반도체 장치의 일례를 나타낸 구성도이다.

도 16 에 있어서, IC (50) 는, 예를 들어, 액정 디스플레이 등의 액정을 구동하는 액정 드라이버 IC 이며, 웨이퍼 상에 형성되어 있다. IC (50) 는 패드 (3), 배선 패턴 (4), 내부 회로 (5) 및 멀티플렉서 (6) 를 가지고 있다.

반도체 테스터 (1) 는, 반도체 디바이스를 시험하는 장치이고, 시험 수단 (1a) 을 갖는다. 시험 수단 (1a) 은, IC (50) 의 시험시에, IC (50) 를 제어하는 제어 신호를 출력한다. 테스터 핀 (2) 은, 반도체 테스터 (1) 로부터의 출력 신호를 IC (50) 에 출력하는 테스터 핀 (2a) 및 IC (50) 로부터의 출력 신호를 반도체 테스터 (1) 에 입력하는 테스터 핀 (2b) 을 갖는다.

패드 (3) 는, 테스터 핀 (2a) 이 접속되는 패드 (3a), 테스터 핀 (2b) 이 접속되는 패드 (3b) 및 테스터 핀 (2) 이 접속되지 않는 패드 (3c) 를 갖는다. 내부 회로 (5) 는, IC (50) 의 외부로부터 패드 (3a) 및 배선 패턴 (4a) 을 통해 제어 신호가 입력되고, 이 제어 신호에 따라 복수의 출력 신호를 출력한다.

멀티플렉서 (6) 는, 내부 회로 (5) 로부터의 복수의 출력 신호가 입력되고, 입력된 신호를 임의로 선택하여 출력한다. 멀티플렉서 (6) 로부터 출력된 출력 신호는, 배선 패턴 (4b) 및 패드 (3b) 를 통해 IC (50) 의 외부에 출력된다. IC (50) 의 패드 (3b) 와 테스터 핀 (2b) 은 프로브 카드의 프로브 침을 통해 접속된다.

또한, 도 16 에 나타내는 예는, IC (50) 의 출력 신호가 출력되는 패드에 대해 반도체 테스터 (1) 의 입력 핀이 되는 테스터 핀 (2b) 이 부족하므로, IC (50) 의 출력 핀 중, 절반의 출력 핀만 반도체 테스터 (1) 의 입력 핀을 접속할 수 있는 예로 한다.

이와 같은 IC (50) 의 오픈 불량을 시험하는 경우의 동작을 설명한다.

반도체 테스터 (1) 의 시험 수단 (1a) 은, 테스터 핀 (2a), 패드 (3a) 및 배선 패턴 (4a) 을 통해 내부 회로 (5) 에 제어 신호를 입력한다. 멀티플렉서 (6) 는, 이 제어 신호에 따라 내부 회로 (5) 의 출력 핀 중, 도 16 의 A 로 나타내는 출력 핀 (이하, 출력 핀 (A) 라고 한다) 과 패드 (3b) 를 접속한다.

그리고, 반도체 테스터 (1) 는, 패드 (3b)-배선 패턴 (4b)-멀티플렉서 (6)-내부 회로 (5) 사이가 단선되어 있지 않는 것의 체크 (오픈 불량 체크) 를 실시한다. 오픈 불량을 검출하는 시험 방법은 많은 방법이 있지만, 일례로서 이하와 같이 실시한다.

반도체 테스터 (1) 는, 테스터 핀 (2b) 을 통해, IC (50) 에 대해 전류를 인가한다. 이 전류는, 패드 (3b), 배선 패턴 (4b), 멀티플렉서 (6) 를 통해 내부 회로 (5) 에 도달한다. 그리고, 내부 회로 (5) 의 출력 핀에 구비되어 있는 출력 보호 회로의 다이오드에 전류가 흘러, 다이오드의 순전압이 발생한다. 반도체 테스터 (1) 는, 이 다이오드의 순전압의 전압 레벨을 측정하여, 오픈 불량 체크를 실시한다.

다음으로, 반도체 테스터 (1) 의 시험 수단 (1a) 은, 테스터 핀 (2a), 패드 (3a) 및 배선 패턴 (4a) 을 통해 내부 회로 (5) 에 제어 신호를 입력한다. 멀티플렉서 (6) 는, 이 제어 신호에 따라 내부 회로 (5) 의 출력 핀 중, 도 16 의 B 로 나타내는 출력 핀 (이하, 출력 핀 (B) 라고 한다) 과 패드 (3b) 를 접속한다. 그리고, 반도체 테스터 (1) 는, 패드 (3b)-배선 패턴 (4b)-멀티플렉서 (6)-내부 회로 (5) 사이의 오픈 불량 체크를 실시한다.

이와 같이, 멀티플렉서 (6) 가, 내부 회로 (5) 로부터의 출력 신호를 전환하여 출력함으로써, 내부 회로 (5) 로부터의 모든 출력 신호를 출력할 수 있으므로, 반도체 테스터 (1) 의 입력 핀이 부족한 경우에도 시험을 실시할 수 있다.

특허문헌 1 에는, 반도체 집적 회로 및 그 측정 방법에 관한 것으로, 특히 출력 회로의 구성과 측정 방법이 기재되어 있다.

특허문헌 2 에는, 웨이퍼 상에 형성된 상태에서 IC 의 신뢰성 테스트를 실시하는 반도체 장치 및 그 제조 방법이 기재되어 있다.

일본 공개특허공보 평7-326645호 일본 공개특허공보 2002-208618호

그러나, 도 16 에 나타내는 종래예에서는, 멀티플렉서 (6) 로부터 패드 (3c)까지의 배선 패턴 (4c) 의 오픈 불량을 검출할 수 없다는 문제가 있었다.

또, 도 16 에 나타내는 종래예에서는, 배선 패턴 (4c) 의 오픈 불량의 검출은, IC (50) 의 설계 보증 또는 2 패스 테스트로 실시하고 있다. 여기서, 2 패스 테스트란, 2 회 시험을 실시하는 것으로, 구체적으로는, 1 회째의 시험은 테스터 핀 (2b) 을 패드 (3b) 에 접속하여 실시하고, 2 회째의 시험은 테스터 핀 (2b) 을 패드 (3c) 에 접속하여 실시한다. 2 패스 테스트에서는, 시험 시간이 길어져, 시험에 드는 비용 (테스트 비용) 도 증대된다는 문제가 있었다.

그래서 본 발명의 목적은, 테스트 비용을 증대시키지 않고, 오픈 불량을 검출할 수 있는 반도체 장치, 이것을 시험하기 위한 반도체 테스터 및 이 반도체 테스터를 사용한 반도체 테스트 시스템을 실현하는 것에 있다.

청구항 1 에 기재된 발명은,

내부 회로의 출력 핀과 전기적으로 접속된 복수의 패드를 갖는 반도체 장치에 있어서,

일단이 공통 전위에 접속되고, 타단이 상기 패드에 접속된 제 1 스위치 회로와,

상기 내부 회로의 출력 핀과 상기 패드 사이에 형성되고, 상기 제 1 스위치 회로가 접속된 패드와 시험시에 반도체 테스터의 테스터 핀이 접속되는 패드를 전기적으로 접속하는 멀티플렉서를 구비한 것을 특징으로 하는 것이다.

청구항 2 에 기재된 발명은, 청구항 1 에 기재된 발명에 있어서,

상기 반도체 테스터로부터의 제어 신호에 따라 상기 제 1 스위치 회로를 온 또는 오프시키는 스위치 제어부를 갖는 것을 특징으로 하는 것이다.

청구항 3 에 기재된 발명은, 청구항 1 에 기재된 발명에 있어서,

상기 제 1 스위치 회로는,

상기 반도체 테스터로부터의 제어 신호에 따라 온 또는 오프되는 것을 특징으로 하는 것이다.

청구항 4 에 기재된 발명은, 청구항 1?3 중 어느 하나에 기재된 발명에 있어서,

상기 제 1 스위치 회로는,

상기 반도체 장치가 형성되는 웨이퍼 상의 스크라이브 라인 상에 형성되는 것을 특징으로 하는 것이다.

청구항 5 에 기재된 발명은, 청구항 1?3 중 어느 하나에 기재된 발명에 있어서,

상기 제 1 스위치 회로는,

상기 반도체 장치가 형성되는 필름 상에 형성되는 것을 특징으로 하는 것이다.

청구항 6 에 기재된 발명은, 청구항 1?3 중 어느 하나에 기재된 발명에 있어서,

상기 제 1 스위치 회로는,

상기 반도체 테스터의 테스터 핀과 상기 패드 사이에 구비되는 프로브 카드 상에 형성되는 것을 특징으로 하는 것이다.

청구항 7 에 기재된 발명은, 청구항 1?3 중 어느 하나에 기재된 발명에 있어서,

상기 제 1 스위치 회로는,

상기 반도체 테스터의 테스터 핀과 상기 패드 사이에 구비되는 퍼포먼스 보드 상에 형성되는 것을 특징으로 하는 것이다.

청구항 8 에 기재된 발명은,

내부 회로의 출력 핀과 전기적으로 접속된 복수의 패드를 갖는 반도체 장치 에 있어서,

시험시에 반도체 테스터의 테스터 핀이 접속되는 패드와 상기 테스터 핀이 접속되지 않는 패드를 전기적으로 1 대 1 로 접속하는 경로 접속 수단과,

일단이 상기 내부 회로의 출력 핀에 접속되고, 타단이 상기 테스터 핀이 접속되는 상기 패드에 접속되는 제 2 스위치 회로와,

일단이 상기 제 2 스위치 회로가 접속되는 이외의 상기 내부 회로의 출력 핀에 접속되고, 타단이 상기 테스터 핀이 접속되지 않는 상기 패드에 접속되는 제 3 스위치 회로를 구비하고,

시험시에, 상기 제 2 스위치 회로가 온되어 있을 때에는 상기 제 3 스위치 회로를 오프시키고, 상기 제 2 스위치 회로가 오프되어 있을 때에는 상기 제 3 스위치 회로를 온시키는 것을 특징으로 하는 것이다.

청구항 9 에 기재된 발명은, 청구항 8 에 기재된 발명에 있어서,

상기 경로 접속 수단은,

멀티플렉서인 것을 특징으로 하는 것이다.

청구항 10 에 기재된 발명은, 청구항 8 에 기재된 발명에 있어서,

상기 경로 접속 수단은,

쇼트 배선인 것을 특징으로 하는 것이다.

청구항 11 에 기재된 발명은, 청구항 8?10 중 어느 하나에 기재된 발명에 있어서,

상기 경로 접속 수단은,

청구항 12 에 기재된 발명은, 청구항 8?10 중 어느 하나에 기재된 발명에 있어서,

상기 경로 접속 수단은,

청구항 13 에 기재된 발명은, 청구항 8?10 중 어느 하나에 기재된 발명에 있어서,

상기 경로 접속 수단은,

청구항 14 에 기재된 발명은, 청구항 8?10 중 어느 하나에 기재된 발명에 있어서,

상기 경로 접속 수단은,

청구항 15 에 기재된 발명은,

복수의 핀을 갖는 반도체 장치를 시험하는 반도체 테스터에 있어서,

청구항 1?14 중 어느 하나에 기재된 반도체 장치에 제어 신호를 출력하는 시험 수단을 형성한 것을 특징으로 하는 것이다.

청구항 16 에 기재된 발명은,

청구항 1?14 중 어느 하나에 기재된 반도체 장치와,

청구항 15 에 기재된 반도체 테스터를 구비한 것을 특징으로 하는 것이다.

본 발명의 청구항 1 에 의하면, 이하와 같은 효과가 있다.

내부 회로의 출력 핀과 전기적으로 접속된 복수의 패드를 갖는 반도체 장치에 있어서, 일단이 공통 전위에 접속되고, 타단이 상기 패드에 접속된 제 1 스위치 회로와, 상기 내부 회로의 출력 핀과 상기 패드 사이에 형성되고, 상기 스위치 회로가 접속된 패드와 시험시에 반도체 테스터의 테스터 핀이 접속되는 패드를 전기적으로 접속하는 멀티플렉서를 구비함으로써, 종래 실시하고 있던 2 패스 테스트와 같이 테스터 핀과 패드의 접속을 바꾸지 않고 시험을 할 수 있으므로, 테스트 비용을 증대시키지 않고, 오픈 불량을 검출할 수 있다.

본 발명의 청구항 4 또는 5 에 의하면, 이하와 같은 효과가 있다.

상기 제 1 스위치 회로는, 상기 반도체 장치가 형성되는 웨이퍼 상의 스크라이브 라인 상, 또는, 상기 반도체 장치가 형성되는 필름 상에 형성됨으로써, 제 1 스위치 회로는, 패턴 배선으로 접속되기 위해서 프로브 침을 준비할 필요가 없어지므로, 테스트 비용의 대부분을 차지하고 있는, 프로브 카드의 프로브 침의 개수 및 반도체 테스터의 핀 수를 대폭 삭감할 수 있다.

본 발명의 청구항 8 에 의하면, 이하와 같은 효과가 있다.

내부 회로의 출력 핀과 전기적으로 접속된 복수의 패드를 갖는 반도체 장치에 있어서, 시험시에 반도체 테스터의 테스터 핀이 접속되는 패드와 상기 테스터 핀이 접속되지 않는 패드를 전기적으로 1 대 1 로 접속하는 경로 접속 수단과, 일단이 상기 내부 회로의 출력 핀에 접속되고, 타단이 상기 테스터 핀이 접속되는 상기 패드에 접속되는 제 2 스위치 회로와, 일단이 상기 제 2 스위치 회로가 접속되는 이외의 상기 내부 회로의 출력 핀에 접속되고, 타단이 상기 테스터 핀이 접속되지 않는 상기 패드에 접속되는 제 3 스위치 회로를 구비하고, 시험시에, 상기 제 2 스위치 회로가 온되어 있을 때에는 상기 제 3 스위치 회로를 오프시키고, 상기 제 2 스위치 회로가 오프되어 있을 때에는 상기 제 3 스위치 회로를 온시킴으로써, 종래 실시하고 있던 2 패스 테스트와 같이 테스터 핀과 패드의 접속을 바꾸지 않고 시험을 할 수 있으므로, 테스트 비용을 증대시키지 않고, 오픈 불량을 검출할 수 있다.

본 발명의 청구항 11 또는 12 에 의하면, 이하와 같은 효과가 있다.

상기 경로 접속 수단은, 상기 반도체 장치가 형성되는 웨이퍼 상의 스크라이브 라인 상, 또는, 상기 반도체 장치가 형성되는 필름 상에 형성됨으로써, 경로 접속 수단은, 패턴 배선으로 접속되기 위해서 프로브 침을 준비할 필요가 없어지므로, 테스트 비용의 대부분을 차지하고 있는 프로브 카드의 프로브 침의 개수 및 반도체 테스터의 핀 수를 대폭 삭감할 수 있다.

도 1 은, 본 발명의 반도체 장치의 제 1 실시예를 나타낸 구성도.
도 2 는, IC 의 오픈 불량을 시험하는 경우의 동작을 설명하는 설명도.
도 3 은, IC 의 오픈 불량을 시험하는 경우의 동작을 설명하는 설명도.
도 4 는, 본 발명의 반도체 장치의 제 2 실시예를 나타낸 구성도.
도 5 는, IC 의 오픈 불량을 시험하는 경우의 동작을 설명하는 설명도.
도 6 은, IC 의 오픈 불량을 시험하는 경우의 동작을 설명하는 설명도.
도 7 은, 본 발명의 반도체 장치의 제 3 실시예를 나타낸 구성도.
도 8 은, IC 의 오픈 불량을 시험하는 경우의 동작을 설명하는 설명도.
도 9 는, IC 의 오픈 불량을 시험하는 경우의 동작을 설명하는 설명도.
도 10 은, 반도체 테스터와 IC 의 접속의 일례를 나타낸 구성도.
도 11 은, 반도체 테스터와 IC 의 접속의 일례를 나타낸 구성도.
도 12 는, 반도체 테스터와 IC 의 접속의 일례를 나타낸 구성도.
도 13 은, 반도체 테스터와 IC 의 접속의 일례를 나타낸 구성도.
도 14 는, 반도체 테스터와 IC 의 접속의 일례를 나타낸 구성도.
도 15 는, 반도체 테스터와 IC 의 접속의 일례를 나타낸 구성도.
도 16 은, 종래의 반도체 장치의 일례를 나타낸 구성도.

이하, 도면을 이용하여 본 발명의 실시형태를 설명한다.

［제 1 실시예］

도 1 은, 본 발명의 반도체 장치의 제 1 실시예를 나타낸 구성도이다. 여기서, 도 16 과 동일한 것은 동일 부호를 붙이고, 설명을 생략한다. 도 1 에 있어서, 도 16 에 나타내는 구성과 상이한 점은, 내부 회로 (5) 대신에 내부 회로 (7) 를 형성한 점, 멀티플렉서 (6) 대신에 멀티플렉서 (8) 을 형성한 점 및 스크라이브 라인 상에 스위치 회로 (9) 를 새롭게 형성한 점이다. 여기서, 스크라이브 라인이란, 웨이퍼 상의 IC 사이에 있는 영역으로, 최종적으로는, IC 로부터 절단되는 영역을 말한다.

도 1 에 있어서, IC (51) 는, 예를 들어, 액정 디스플레이 등의 액정을 구동하는 액정 드라이버 IC 이고, 웨이퍼 상에 형성되어 있다. IC (51) 는 패드 (3), 배선 패턴 (4), 내부 회로 (7) 및 멀티플렉서 (8) 를 가지고 있다. 또, 반도체 장치 (100) 는, 스위치 회로 (9) 및 IC (51) 를 갖는다.

내부 회로 (7) 는, 반도체 테스터 (1) 로부터의 제어 신호에 따라 스위치 회로 (9) 의 온 또는 오프를 제어하는 스위치 제어부 (7a) 를 가짐과 함께 출력 핀 (A) (도 1 의 A 로 나타내는 출력 핀) 및 출력 핀 (B) (도 1 의 B 로 나타내는 출력 핀) 을 갖는다. 멀티플렉서 (8) 는, 내부 회로 (7) 와 패드 (3b 및 3c) 사이에 형성되고, 내부 회로 (7) 의 출력 핀 (A) 과 패드 (3b), 또는, 내부 회로 (7) 의 출력 핀 (B) 과 패드 (3b) 를 선택적으로 접속한다. 또, 멀티플렉서 (8) 는, 스위치 회로 (9) 가 접속된 패드 (3c) 와 패드 (3b) 를 전기적으로 접속한다. 스위치 회로 (9) 는, IC (51) 가 형성되는 웨이퍼의 스크라이브 라인 상에 형성되고, 일단이 공통 전위에 접속되고, 타단이 IC (51) 의 패드 (3c) 에 접속된다. 여기서, 공통 전위는, GND 여도 되고, 일정한 전압 레벨을 가지고 있어도 된다.

이와 같은 IC (51) 의 오픈 불량을 시험하는 경우의 동작을 도 2 및 도 3 을 이용하여 설명한다.

도 2 및 도 3 은, IC (51) 의 오픈 불량을 시험하는 경우의 동작을 설명하는 설명도이다. 반도체 테스터 (1) 의 시험 수단 (1a) 은, 테스터 핀 (2a), 패드 (3a) 및 배선 패턴 (4a) 을 통해 내부 회로 (7) 에 제어 신호를 입력한다. 스위치 제어부 (7a) 는, 이 제어 신호에 따라, 멀티플렉서 (8) 에 내부 회로 (7) 의 출력 핀 (A) 과 패드 (3b) 를 접속시킨다 (도 2). 그리고, 반도체 테스터 (1) 는, 도 16 에 나타내는 종래예와 마찬가지로, 패드 (3b)-배선 패턴 (4b)-멀티플렉서 (8)-출력 핀 (A)-내부 회로 (7) 사이의 오픈 불량 체크를 실시한다.

다음으로, 반도체 테스터 (1) 의 시험 수단 (1a) 은, 테스터 핀 (2a), 패드 (3a) 및 배선 패턴 (4a) 을 통해 내부 회로 (7) 에 제어 신호를 입력한다. 스위치 제어부 (7a) 는, 이 제어 신호에 따라, 멀티플렉서 (8) 에 내부 회로 (7) 의 출력 핀 (B) 과 패드 (3b) 를 접속시킨다. 그리고, 반도체 테스터 (1) 는, 도 16 에 나타내는 종래예와 마찬가지로, 패드 (3b)-배선 패턴 (4b)-멀티플렉서 (8)-내부 회로 (7) 사이의 오픈 불량 체크를 실시한다.

다음으로, 반도체 테스터 (1) 의 시험 수단 (1a) 은, 테스터 핀 (2a), 패드 (3a) 및 배선 패턴 (4a) 을 통해 내부 회로 (7) 에 제어 신호를 입력한다. 스위치 제어부 (7a) 는, 이 제어 신호에 따라, 멀티플렉서 (8) 에 패드 (3b) 와 패드 (3c) 를 접속시키고, 스위치 회로 (9) 를 온 (쇼트) 시킨다 (도 3).

반도체 테스터 (1) 는, 테스터 핀 (2b) 을 통해, IC (51) 에 대해 전류를 인가한다. 이 전류는, 패드 (3b), 배선 패턴 (4b), 멀티플렉서 (8), 배선 패턴 (4c), 패드 (3c) 를 통해 스위치 회로 (9) 에 도달한다. 그리고, 전류는, 스위치 회로 (9) 를 통해 공통 전위에 흘러든다. 반도체 테스터 (1) 는, 이 공통 전위의 전압 레벨을 측정하여, 오픈 불량 체크를 실시한다.

이와 같이, 멀티플렉서 (6) 가, 패드 (3b) 와 패드 (3c) 를 접속하고, 스위치 제어부 (7a) 가, 스위치 회로 (9) 를 온시켜 패드 (3c) 를 공통 전위에 접속한다. 그리고, 반도체 테스터 (1) 가, 오픈 불량 체크를 실시함으로써, 종래 실시하고 있던 2 패스 테스트와 같이 테스터 핀 (2b) 과 패드 (3) 의 접속을 바꾸지 않고 시험을 할 수 있으므로, 테스트 비용을 증대시키지 않고, 오픈 불량을 검출 할 수 있다. 또, 테스트 비용의 대부분을 차지하고 있는, 프로브 카드의 프로브 침의 개수 및 반도체 테스터 (1) 의 핀 수를 대폭 삭감할 수 있다.

또한 시험 종료 후의 IC (51) 를 잘라내는 공정에서 스크라이브 라인이 컷됨으로써, IC (51) 와 스위치 회로 (9) 는 분리되어, 최종 제품으로는 IC (51) 의 부분만이 되므로, IC (51) 의 회로 규모는 종래와 동등하게 할 수 있다.

［제 2 실시예］

도 4 는, 본 발명의 반도체 장치의 제 2 실시예를 나타낸 구성도이다. 여기서, 도 1 과 동일한 것은 동일 부호를 붙이고, 설명을 생략한다. 도 4 에 있어서, 도 1 에 나타내는 구성과 상이한 점은, 내부 회로 (7) 대신에 내부 회로 (10) 를 형성한 점, 멀티플렉서 (8) 대신에 스위치 회로 (11) 및 스위치 회로 (12) 를 형성한 점 및 스위치 회로 (9) 대신에 멀티플렉서 (13) 를 형성한 점이다.

도 4 에 있어서, IC (52) 는, IC (51) 와 마찬가지로, 예를 들어, 액정 디스플레이 등의 액정을 구동하는 액정 드라이버 IC 이고, 웨이퍼 상에 형성되어 있다. IC (52) 는, 패드 (3), 배선 패턴 (4), 내부 회로 (10), 스위치 회로 (11) 및 스위치 회로 (12) 를 가지고 있다. 또, 반도체 장치 (101) 는, 멀티플렉서 (13) 및 IC (52) 를 갖는다.

내부 회로 (10) 는, 스위치 제어부 (10a) 를 가짐과 함께 출력 핀 (A) (도 4의 A 로 나타내는 출력 핀) 및 출력 핀 (B) (도 4 의 B 로 나타내는 출력 핀) 을 갖는다. 스위치 제어부 (10a) 는, 반도체 테스터 (1) 로부터의 제어 신호에 따라 스위치 회로 (11) 및 스위치 회로 (12) 의 온 또는 오프를 제어하고, 멀티플렉서 (13) 의 경로 전환을 제어한다. 스위치 회로 (11) 는, 내부 회로 (10) 의 출력 핀 중, 도 4 의 A 로 나타내는 출력 핀 (이하, 출력 핀 (A) 라고 한다) 과 패드 (3b) 사이에 배치되고, 출력 핀 (A) 과 패드 (3b) 사이를 오픈 상태 또는 쇼트 상태로 한다.

스위치 회로 (12) 는, 내부 회로 (10) 의 출력 핀 중, 도 4 의 B 로 나타내는 출력 핀 (이하, 출력 핀 (B) 라고 한다) 과 패드 (3c) 사이에 배치되고, 출력 핀 (B) 과 패드 (3c) 사이를 오픈 상태 또는 쇼트 상태로 한다. 멀티플렉서 (13) 는, 스크라이브 라인 상에 형성되고, 반도체 테스터 (1) 의 테스터 핀 (2b) 이 접속되는 패드 (3b) 와 테스터 핀 (2b) 이 접속되지 않는 패드 (3c) 를 전기적으로 1 대 1 로 접속하는 경로 접속 수단이다.

이와 같은 IC (52) 의 오픈 불량을 시험하는 경우의 동작을 도 5 및 도 6 을 이용하여 설명한다.

도 5 및 도 6 은, IC (52) 의 오픈 불량을 시험하는 경우의 동작을 설명하는 설명도이다. 반도체 테스터 (1) 의 시험 수단 (1a) 은, 테스터 핀 (2a), 패드 (3a) 및 배선 패턴 (4a) 을 통해 내부 회로 (10) 에 제어 신호를 입력한다. 스위치 제어부 (10a) 는, 이 제어 신호에 따라, 스위치 회로 (11) 를 온 (쇼트) 시키고, 스위치 회로 (12) 를 오프 (오픈) 시킨다 (도 5). 그리고, 반도체 테스터 (1) 는, 도 1 에 나타내는 실시예와 마찬가지로, 패드 (3b)-배선 패턴 (4b)-스위치 회로 (11)-출력 핀 (A)-내부 회로 (10) 사이의 오픈 불량 체크를 실시한다.

다음으로, 반도체 테스터 (1) 의 시험 수단 (1a) 은, 테스터 핀 (2a), 패드 (3a) 및 배선 패턴 (4a) 을 통해 내부 회로 (10) 에 제어 신호를 입력한다. 스위치 제어부 (10a) 는, 이 제어 신호에 따라, 스위치 회로 (11) 를 오프 (오픈) 시켜, 스위치 회로 (12) 를 온 (쇼트) 시킨다 (도 6). 또, 스위치 제어부 (10a) 는, 이 제어 신호에 따라, 도 6 에 나타내는 바와 같이 멀티플렉서 (13) 의 경로를 전환한다. 그리고, 반도체 테스터 (1) 는, 도 1 에 나타내는 실시예와 마찬가지로, 패드 (3b)-멀티플렉서 (13)-패드 (3c)-배선 패턴 (4c)-스위치 회로 (12)-출력 핀 (B)-내부 회로 (10) 사이의 오픈 불량 체크를 실시한다.

이와 같이, 스위치 제어부 (10a) 가, 스위치 회로 (11) 를 오프시킴과 함께 스위치 회로 (12) 를 온시켜, 멀티플렉서 (13) 의 경로를 전환하여 패드 (3b) 와 패드 (3c) 를 접속시킨다. 그리고, 반도체 테스터 (1) 가, 오픈 불량 체크를 실시함으로써, 종래 실시하고 있던 2 패스 테스트와 같이 테스터 핀 (2b) 과 패드 (3) 의 접속을 바꾸지 않고 시험을 할 수 있으므로, 테스트 비용을 증대시키지 않고, 오픈 불량을 검출할 수 있다. 또, 테스트 비용의 대부분을 차지하고 있는 프로브 카드의 프로브 침의 개수 및 반도체 테스터 (1) 의 핀 수를 대폭 삭감할 수 있다.

또, 시험 종료 후의 IC (52) 를 잘라내는 공정에서 스크라이브 라인이 컷됨으로써, IC (52) 와 멀티플렉서 (13) 는 분리된다. 또한 도 16 에 나타내는 종래예에서는 IC (50) 에 멀티플렉서 (6) 를 형성하고 있지만, 본 실시예에서는, 멀티플렉서 (13) 를 IC (52) 의 외부에 형성하고, IC (52) 에는 회로 구성이 단순한 스위치 회로 (11) 및 스위치 회로 (12) 를 형성하도록 했으므로, IC (52) 의 회로 구성이 매우 간략화되어 IC (52) 의 칩 면적을 축소할 수 있다.

실제로는, 스위치 회로 (11) 및 스위치 회로 (12) 는, IC (52) 에 구비되어 있는 경우가 많다. 그러나, 이 경우에는, 내부 회로 (10) 로부터의 출력 신호를 모두 (전체 핀) 오프 또는 온하는 제어로 되어 있는 경우가 많다. 즉, 스위치 회로 (11) 및 스위치 회로 (12) 가 1 개의 스위치 회로이고, 그 제어도 전체 핀에 대해 온 또는 오프가 된다. 이와 같은 스위치 회로가, 미리 IC (52) 에 구비되어 있는 경우에는, 스위치 회로의 제어 논리를 변경하는 (전체 핀에 대해 온 또는 오프되는 것이 아니라, 미리 결정된 범위의 핀을 개별적으로 제어하는) 것만으로, 본 실시예의 동작을 할 수 있기 때문에, 설계 변경에 드는 비용도 대폭 삭감할 수 있다.

[제 3 실시예］

도 7 은, 본 발명의 반도체 장치의 제 3 실시예를 나타낸 구성도이다. 여기서, 도 4 와 동일한 것은 동일 부호를 붙이고, 설명을 생략한다. 도 7 에 있어서, 도 4 에 나타내는 구성과 상이한 점은, 내부 회로 (10) 대신에 내부 회로 (14) 를 형성한 점 및 멀티플렉서 (13) 대신에 쇼트 배선 (15) 을 형성한 점이다.

도 7 에 있어서, IC (53) 는, IC (52) 와 마찬가지로, 예를 들어, 액정 디스플레이 등의 액정을 구동하는 액정 드라이버 IC 이고, 웨이퍼 상에 형성되어 있다. IC (53) 는, 패드 (3), 배선 패턴 (4), 스위치 회로 (11), 스위치 회로 (12) 및 내부 회로 (14) 를 가지고 있다. 또, 반도체 장치 (102) 는, 쇼트 배선 (15) 및 IC (53) 를 갖는다.

스위치 회로 (11) 는, 내부 회로 (14) 의 출력 핀 중, 도 7 의 A 로 나타내는 출력 핀 (이하, 출력 핀 (A) 라고 한다) 과 패드 (3b) 사이에 배치되고, 출력 핀 (A) 과 패드 (3b) 사이를 오픈 상태 또는 쇼트 상태로 한다. 스위치 회로 (12) 는, 내부 회로 (14) 의 출력 핀 중, 도 7 의 B 로 나타내는 출력 핀 (이하, 출력 핀 (B) 라고 한다) 과 패드 (3c) 사이에 배치되고, 출력 핀 (B) 과 패드 (3c) 사이를 오픈 상태 또는 쇼트 상태로 한다.

내부 회로 (14) 는, 스위치 제어부 (14a) 를 가짐과 함께 출력 핀 (A) (도 7의 A 로 나타내는 출력 핀) 및 출력 핀 (B) (도 7 의 B 로 나타내는 출력 핀) 을 갖는다. 스위치 제어부 (14a) 는, 반도체 테스터 (1) 로부터의 제어 신호에 따라 스위치 회로 (11) 및 스위치 회로 (12) 의 온 또는 오프를 제어한다. 쇼트 배선 (15) 은, 스크라이브 라인 상에 형성되고, 반도체 테스터 (1) 의 테스터 핀 (2b) 이 접속되는 패드 (3b) 와 테스터 핀 (2b) 이 접속되지 않는 패드 (3c) 를 전기적으로 1 대 1 로 접속하는 경로 접속 수단이다.

이와 같은 IC (53) 의 오픈 불량을 시험하는 경우의 동작을 도 8 및 도 9 를 이용하여 설명한다.

도 8 및 도 9 는, IC (53) 의 오픈 불량을 시험하는 경우의 동작을 설명하는 설명도이다. 반도체 테스터 (1) 의 시험 수단 (1a) 은, 테스터 핀 (2a), 패드 (3a) 및 배선 패턴 (4a) 을 통해 내부 회로 (14) 에 제어 신호를 입력한다. 스위치 제어부 (14a) 는, 이 제어 신호에 따라, 스위치 회로 (11) 를 온 (쇼트) 시키고, 스위치 회로 (12) 를 오프 (오픈) 시킨다 (도 8). 그리고, 반도체 테스터 (1) 는, 도 5 에 나타내는 실시예와 마찬가지로, 패드 (3b)-배선 패턴 (4b)-스위치 회로 (11) -출력 핀 (A)-내부 회로 (14) 사이의 오픈 불량 체크를 실시한다.

다음으로, 반도체 테스터 (1) 의 시험 수단 (1a) 은, 테스터 핀 (2a), 패드 (3a) 및 배선 패턴 (4a) 을 통해 내부 회로 (14) 에 제어 신호를 입력한다. 스위치 제어부 (14a) 는, 이 제어 신호에 따라, 스위치 회로 (11) 를 오프 (오픈) 시키고, 스위치 회로 (12) 를 온 (쇼트) 시킨다 (도 9). 그리고, 반도체 테스터 (1) 는, 도 6 에 나타내는 실시예와 마찬가지로, 패드 (3b)-쇼트 배선 (15)-패드 (3c)-배선 패턴 (4c)-스위치 회로 (12)-출력 핀 (B)-내부 회로 (14) 사이의 오픈 불량 체크를 실시한다.

이와 같이, 스크라이브 라인 상의 쇼트 배선 (15) 이 패드 (3b) 와 패드 (3c) 를 접속하고, 스위치 제어부 (14a) 가, 스위치 회로 (11) 를 오프시킴과 함께 스위치 회로 (12) 를 온시켜, 반도체 테스터 (1) 가, 오픈 불량 체크를 실시함으로써, 종래 실시하고 있던 2 패스 테스트와 같이 테스터 핀 (2b) 과 패드 (3) 의 접속을 바꾸지 않고 시험을 할 수 있으므로, 테스트 비용을 증대시키지 않고, 오픈 불량을 검출할 수 있다. 또, 테스트 비용의 대부분을 차지하고 있는, 프로브 카드의 프로브 침의 개수 및 반도체 테스터 (1) 의 핀 수를 대폭 삭감할 수 있다.

또, 시험 종료 후의 IC (53) 를 잘라내는 공정에서 스크라이브 라인이 컷됨으로써, IC (53) 와 쇼트 배선 (15) 은 분리된다. 또한, 도 16 에 나타내는 종래예에서는 IC (50) 에 멀티플렉서 (6) 를 형성하고 있지만, 본 실시예에서는, IC (53) 에는 회로 구성이 단순한 스위치 회로 (11) 및 스위치 회로 (12) 를 형성하고, 패드 (3b) 와 패드 (3c) 사이를 쇼트 배선 (15) 으로 접속하도록 했으므로, IC (53) 의 회로 구성이 매우 간략화되어, IC (53) 의 칩 면적을 축소할 수 있다.

실제로는, 스위치 회로 (11) 및 스위치 회로 (12) 는, IC (53) 에 구비되어 있는 경우가 많다. 그러나, 이 경우에는, 내부 회로 (14) 로부터의 출력 신호를 모두 (전체 핀) 오프 또는 온하는 제어로 되어 있는 경우가 많다. 즉, 스위치 회로 (11) 및 스위치 회로 (12) 가 1 개의 스위치 회로이며, 그 제어도 전체 핀에 대해 온 또는 오프가 된다. 이와 같은 스위치 회로가, 미리 IC (53) 에 구비하고 있는 경우에는, 스위치 회로의 제어 논리를 변경하는 (전체 핀에 대해 온 또는 오프되는 것이 아니라, 미리 결정된 범위의 핀을 개별적으로 제어하는) 것만으로, 본 실시예의 동작을 할 수 있기 때문에, 설계 변경에 드는 비용도 대폭 삭감할 수 있다.

또한, 오픈 불량을 검출하는 경로는, 회로 구성이 단순한 스위치 회로 (11), 스위치 회로 (12) 및 쇼트 배선 (15) 만으로 구성되므로, 제 1 실시예나 제 2 실시예와 비교하여 멀티플렉서에서 기인하는 고장의 가능성을 낮출 수 있다.

또한, 본 발명은 이것에 한정되는 것이 아니라, 이하에 나타내는 것이어도 된다.

(1) 도 1?3 에 나타내는 실시예에 있어서, 스위치 제어부 (7a) 가, 반도체 테스터 (1) 의 시험 수단 (1a) 으로부터의 제어 신호에 따라 스위치 회로 (9) 의 온 또는 오프를 제어하는 구성을 나타냈지만, 반도체 테스터 (1) 의 시험 수단 (1a) 으로부터 직접 스위치 회로 (9) 의 온 또는 오프를 제어하는 구성으로 해도 된다. 이 경우, 스위치 회로 (9) 의 제어 신호용으로 테스터 핀 (2a) 을 새롭게 할당하고, 이 테스터 핀 (2a) 을, 프로브 침을 통해, 직접 스위치 회로 (9) 의 제어 신호의 패드 (3) 에 접속한다. 이와 같은 구성으로 함으로써, 스위치 제어부 (7a) 는 IC (51) 상의 멀티플렉서 (8) 만을 제어하면 된다.

마찬가지로, 도 4?6 에 나타내는 실시예에 있어서, 스위치 제어부 (10a) 가, 반도체 테스터 (1) 의 시험 수단 (1a) 으로부터의 제어 신호에 따라 멀티플렉서 (13) 의 경로 전환을 제어하는 구성을 나타냈지만, 반도체 테스터 (1) 의 시험 수단 (1a) 으로부터 직접 멀티플렉서 (13) 의 경로 전환을 제어하는 구성으로 해도 된다. 이 경우, 스위치 회로 (9) 의 제어 신호용으로 테스터 핀 (2a) 을 새롭게 할당함과 함께 멀티플렉서 (13) 의 제어 신호용으로 새롭게 패드 (3) 를 형성하고, 할당된 테스터 핀 (2a) 을, 프로브 침을 통해, 직접 멀티플렉서 (13) 의 제어 신호용 패드 (3) 에 접속한다. 이와 같은 구성으로 함으로써, 스위치 제어부 (10a) 는 IC (52) 상의 스위치 회로 (11) 및 스위치 회로 (12) 만을 제어하면 된다.

(2) 도 1?9 에 나타내는 실시예에 있어서, 테스터 핀 (2b) 이 접속되는 패드 (3b) 에 대해 패드 (3c) 가 1 대 1 로 접속되는 구성을 나타냈는데, 테스터 핀 (2b) 이 접속되는 패드 (3b) 에 대하여 패드 (3c) 가 1 대 n (n 은 1 이상의 정수) 으로 접속되는 구성으로 해도 된다. 이와 같은 구성으로 함으로써, 프로브 카드의 프로브 침의 개수 및 반도체 테스터 (1) 의 핀수를 더욱 삭감할 수 있다.

(3) 도 1?9 에 나타내는 실시예에 있어서, 쇼트하는 패드 (3b) 와 패드 (3c) 는, 이웃하는 패드가 아니고, 비교적 떨어진 핀끼리를 쇼트하는 구성을 나타냈는데, 임의의 패드를 쇼트하는 구성으로 해도 된다. 단, 서로 이웃하는 패드끼리를 쇼트하는 경우, 패드 사이의 쇼트 불량을 검출하는 검사를 할 수 없는 경우가 있으므로, 인접 패드 간 쇼트의 검출이 가능한 쇼트 방법을 실시할 필요가 있다.

(4) 도 1?9 에 나타내는 실시예에 있어서, 반도체 장치 (100, 101 또는 102) 가 웨이퍼 상에 형성되는 구성을 나타냈는데, 반도체 장치 (100, 101 또는 102) 가 COF (Chip On Film) 상에 형성되는 구성으로 해도 된다. 여기서, COF 란, 반도체 장치가 필름 상의 기판에 실장된 것이다. 이 경우, 스위치 회로 (9), 멀티플렉서 (13), 또는 쇼트 배선 (15) 은 스크라이브 라인 상이 아니라, COF 의 필름 상에 형성된다. 그리고 도 1?3 에 나타내는 실시예와 마찬가지로, 필름 상에 형성된 스위치 회로 (9), 멀티플렉서 (13) 또는 쇼트 배선 (15) 은, 시험 종료 후에 반도체 장치 (100, 101 또는 102) 로부터 분리 절단된다.

(5) 도 1?9 에 나타내는 실시예에 있어서, 스위치 회로 (9), 멀티플렉서 (13) 또는 쇼트 배선 (15) 이 웨이퍼의 스크라이브 라인 상에 형성되는 구성을 나타냈는데, 멀티플렉서 (13) 또는 쇼트 배선 (15) 이 반도체 테스터 (1) 의 테스터 핀 (2b) 과 패드 (3b) 사이에 구비된 프로브 카드 상에 형성되는 구성으로 해도 된다.

도 10?12 를 이용하여 구체적으로 설명한다. 도 10 은 반도체 테스터 (1) 와 IC (51) 의 접속의 일례를 나타낸 구성도이다. 도 11 은 반도체 테스터 (1) 와 IC (52) 의 접속의 일례를 나타낸 구성도이다. 도 12 는 반도체 테스터 (1) 와 IC (53) 의 접속의 일례를 나타낸 구성도이다.

도 1?3 에 나타내는 실시예에 있어서, 실제로는, 도 10 에 나타내는 바와 같이, 테스터 핀 (2) 과 IC (51) 의 패드 (3) 사이에는 퍼포먼스 보드 (20) 및 프로브 카드 (30) 가 구비되어 있다. 도 10 에 나타내는 실시예에 있어서, 도 1?3 에 나타내는 실시예와 상이한 점은, 스크라이브 라인 상이 아니라 프로브 카드 (30) 상에 스위치 회로 (9) 가 형성되어 있는 점, 패드 (3a), 패드 (3b) 에 가세해 패드 (3c) 용의 프로브 침 (30a) 이 프로브 카드 (30) 에 형성되어 있는 점이다.

도 1?3 에 나타내는 실시예에서는, 프로브 카드의 프로브 침은, IC (51) 의 패드 (3a) 와 패드 (3b) 의 수, 즉, IC (51) 에 접속되는 테스터 핀의 수만큼 구비하면 되었다. 그러나 도 10 에 나타내는 실시예에서는, 프로브 카드 (30) 의 프로브 침 (30a) 은 IC (51) 의 패드 (3a), 패드 (3b) 및 패드 (3c) 의 수만큼 필요하게 된다. 도 10 에 나타내는 실시예의 동작은 도 1?3 에 나타내는 실시예와 동일하기 때문에, 설명을 생략한다. 또한, 스위치 회로 (9) 는, 반도체 테스터 (1) 의 시험 수단 (1a) 으로부터 테스터 핀 (2a), 퍼포먼스 보드 (20) 및 프로브 카드 (30) 내를 경유하는 제어 신호에 의해 제어되는 것으로 해도 되고, 도 1?3 에 나타내는 실시예와 마찬가지로, 스위치 제어부 (7a) 에 의해 제어되는 것으로 해도 된다. 단, 스위치 제어부 (7a) 에 의해 제어되는 경우에는, IC (51) 는 제어 신호용으로 새로운 패드 (3) 가 필요하게 되어, 프로브 카드 (30) 는 제어 신호용으로 새로운 프로브 침 (30a) 이 필요하게 된다.

또, 도 4?6 에 나타내는 실시예에 있어서, 실제로는, 도 11 에 나타내는 바와 같이, 테스터 핀 (2) 과 IC (52) 의 패드 (3) 사이에는 퍼포먼스 보드 (20) 및 프로브 카드 (31) 가 구비되어 있다. 도 11 에 나타내는 실시예에 있어서, 도 4?6 에 나타내는 실시예와 다른 점은, 스크라이브 라인 상이 아니라 프로브 카드 (31) 상에 멀티플렉서 (13) 가 형성되어 있는 점, 패드 (3a), 패드 (3b) 에 추가하여 패드 (3c) 용의 프로브 침 (31a) 이 프로브 카드 (31) 에 형성되어 있는 점이다.

도 4?6 에 나타내는 실시예에는, 프로브 카드의 프로브 침은 IC (52) 의 패드 (3a) 와 패드 (3b) 의 수, 즉, IC (52) 에 접속되는 테스터 핀의 수만큼 구비하면 되었다. 그러나 도 11 에 나타내는 실시예에서는, 프로브 카드 (31) 의 프로브 침 (31a) 은, IC (52) 의 패드 (3a), 패드 (3b) 및 패드 (3c) 의 수만큼 필요하게 된다. 도 11 에 나타내는 실시예의 동작은 도 4?6 에 나타내는 실시예와 동일하기 때문에, 설명을 생략한다. 또한, 멀티플렉서 (13) 는 반도체 테스터 (1) 의 시험 수단 (1a) 으로부터 테스터 핀 (2a), 퍼포먼스 보드 (20) 및 프로브 카드 (31) 내를 경유하는 제어 신호에 의해 제어되는 것으로 해도 되고, 도 4?6 에 나타내는 실시예와 마찬가지로, 스위치 제어부 (10a) 에 의해 제어되는 것으로 해도 된다. 단, 스위치 제어부 (10a) 에 의해 제어되는 경우에는, IC (52) 는 제어 신호용으로 새로운 패드 (3) 가 필요하게 되어, 프로브 카드 (31) 는 제어 신호용으로 새로운 프로브 침 (31a) 이 필요하게 된다.

마찬가지로, 도 7?9 에 나타내는 실시예에 있어서, 실제로는, 도 12 에 나타내는 바와 같이, 테스터 핀 (2) 과 IC (53) 의 패드 (3) 사이에는 퍼포먼스 보드 (20) 및 프로브 카드 (32) 가 구비되어 있다. 도 12 에 나타내는 실시예에 있어서, 도 7?9 에 나타내는 실시예와 다른 점은, 스크라이브 라인 상이 아니라 프로브 카드 (32) 상에 쇼트 배선 (15) 이 형성되어 있는 점, 패드 (3a), 패드 (3b) 에 추가하여 패드 (3c) 용의 프로브 침 (32a) 이 프로브 카드 (32) 에 형성되어 있는 점이다.

도 7?9 에 나타내는 실시예에서는, 프로브 카드의 프로브 침은 IC (53) 의 패드 (3a) 와 패드 (3b) 의 수, 즉, IC (53) 에 접속되는 테스터 핀의 수만큼 구비하면 되었다. 그러나 도 12 에 나타내는 실시예에서는, 프로브 카드 (32) 의 프로브 침 (32a) 은, IC (53) 의 패드 (3a), 패드 (3b) 및 패드 (3c) 의 수만큼 필요하게 된다. 도 12 에 나타내는 실시예의 동작은, 도 7?9 에 나타내는 실시예와 동일하기 때문에, 설명을 생략한다.

(6) 도 1?9 에 나타내는 실시예에 있어서, 스위치 회로 (9), 멀티플렉서 (13) 또는 쇼트 배선 (15) 이 웨이퍼의 스크라이브 라인 상에 형성되는 구성을 나타냈는데, 멀티플렉서 (13) 또는 쇼트 배선 (15) 이 반도체 테스터 (1) 의 테스터 핀 (2b) 과 패드 (3b) 사이에 구비된 퍼포먼스 보드 상에 형성되는 구성으로 해도 된다.

도 13?15 를 이용하여 구체적으로 설명한다. 도 13 은 반도체 테스터 (1) 와 IC (51) 의 접속의 일례를 나타낸 구성도이다. 도 14 는 반도체 테스터 (1) 와 IC (52) 의 접속의 일례를 나타낸 구성도이다. 도 15 는 반도체 테스터 (1) 와 IC (53) 의 접속의 일례를 나타낸 구성도이다.

도 1?3 에 나타내는 실시예에 있어서, 실제로는, 도 13 에 나타내는 바와 같이, 테스터 핀 (2) 과 IC (51) 의 패드 (3) 사이에는 퍼포먼스 보드 (21) 및 프로브 카드 (33) 가 구비되어 있다. 도 13 에 나타내는 실시예에 있어서, 도 1?3 에 나타내는 실시예와 상이한 점은, 스크라이브 라인 상이 아니라 퍼포먼스 보드 (21) 상에 스위치 회로 (9) 가 형성되어 있는 점, 패드 (3a), 패드 (3b) 에 추가하여 패드 (3c) 용의 프로브 침 (33a) 이 프로브 카드 (33) 에 형성되어 있는 점이다.

도 1?3 에 나타내는 실시예에서는, 프로브 카드의 프로브 침은 IC (51) 의 패드 (3a) 와 패드 (3b) 의 수, 즉, IC (51) 에 접속되는 테스터 핀의 수만큼 구비하면 되었다. 그러나 도 13 에 나타내는 실시예에서는, 프로브 카드 (33) 의 프로브 침 (33a) 은 IC (51) 의 패드 (3a), 패드 (3b) 및 패드 (3c) 의 수만큼 필요하게 된다. 도 13 에 나타내는 실시예의 동작은, 도 1?3 에 나타내는 실시예와 동일하기 때문에 설명을 생략한다. 또한, 스위치 회로 (9) 는, 반도체 테스터 (1) 의 시험 수단 (1a) 으로부터 테스터 핀 (2a) 및 퍼포먼스 보드 (20) 내를 경유하는 제어 신호에 의해 제어되는 것으로 해도 되고, 도 1?3 에 나타내는 실시예와 마찬가지로, 스위치 제어부 (7a) 에 의해 제어되는 것도 된다. 단, 스위치 제어부 (7a) 에 의해 제어되는 경우에는, IC (51) 는 제어 신호용으로 새로운 패드 (3) 가 필요하게 되어, 프로브 카드 (33) 는 제어 신호용으로 새로운 프로브 침 (33a) 이 필요하게 된다.

또한, 도 4?6 에 나타내는 실시예에 있어서, 실제로는, 도 14 에 나타내는 바와 같이, 테스터 핀 (2) 과 IC (52) 의 패드 (3) 사이에는 퍼포먼스 보드 (22) 및 프로브 카드 (33) 가 구비되어 있다. 도 14 에 나타내는 실시예에 있어서, 도 4?6 에 나타내는 실시예와 상이한 점은, 스크라이브 라인 상이 아니라 퍼포먼스 보드 (22) 상에 멀티플렉서 (13) 가 형성되어 있는 점, 패드 (3a), 패드 (3b) 에 추가하여 패드 (3c) 용의 프로브 침 (33a) 이 프로브 카드 (33) 에 형성되어 있는 점이다.

도 4?6 에 나타내는 실시예에서는, 프로브 카드의 프로브 침은 IC (52) 의 패드 (3a) 와 패드 (3b) 의 수, 즉, IC (52) 에 접속되는 테스터 핀의 수만큼 구비하면 되었다. 그러나 도 14 에 나타내는 실시예에서는, 프로브 카드 (33) 의 프로브 침 (33a) 은, IC (52) 의 패드 (3a), 패드 (3b) 및 패드 (3c) 의 수만큼 필요하게 된다. 도 14 에 나타내는 실시예의 동작은, 도 4?6 에 나타내는 실시예와 동일하기 때문에 설명을 생략한다. 또한, 멀티플렉서 (13) 는, 반도체 테스터 (1) 의 시험 수단 (1a) 으로부터 테스터 핀 (2a) 및 퍼포먼스 보드 (20) 내를 경유하는 제어 신호에 의해 제어되는 것으로 해도 되고, 도 4?6 에 나타내는 실시예와 마찬가지로, 스위치 제어부 (10a) 에 의해 제어되는 것으로 해도 된다. 단, 스위치 제어부 (10a) 에 의해 제어되는 경우에는, IC (52) 는 제어 신호용으로 새로운 패드 (3) 가 필요하게 되어, 프로브 카드 (33) 는 제어 신호용으로 새로운 프로브 침 (33a) 이 필요하게 된다.

마찬가지로, 도 7?9 에 나타내는 실시예에 있어서, 실제로는, 도 15 에 나타내 바와 같이, 테스터 핀 (2) 과 IC (53) 의 패드 (3) 사이에는 퍼포먼스 보드 (23) 및 프로브 카드 (33) 가 구비되어 있다. 도 15 에 나타내는 실시예에 있어서, 도 7?9 에 나타내는 실시예와 상이한 점은, 스크라이브 라인 상이 아니라 퍼포먼스 보드 (23) 상에 쇼트 배선 (15) 이 형성되어 있는 점, 패드 (3a), 패드 (3b) 에 추가하여 패드 (3c) 용의 프로브 침 (33a) 이 프로브 카드 (33) 에 형성되어 있는 점이다.

도 7?9 에 나타내는 실시예에서는, 프로브 카드의 프로브 침은 IC (53) 의 패드 (3a) 와 패드 (3b) 의 수, 즉, IC (53) 에 접속되는 테스터 핀의 수만큼 구비하면 되었다. 그러나 도 15 에 나타내는 실시예에서는, 프로브 카드 (33) 의 프로브 침 (33a) 은, IC (53) 의 패드 (3a), 패드 (3b) 및 패드 (3c) 의 수만큼 필요하게 된다. 도 15 에 나타내는 실시예의 동작은, 도 7?9 에 나타내는 실시예와 동일하기 때문에 설명을 생략한다.

1 : 반도체 테스터
1a : 시험 수단
2, 2a, 2b : 테스터 핀
3, 3a, 3b, 3c : 패드
4, 4a, 4b, 4c : 배선 패턴
7, 10, 14 : 내부 회로
7a, 10a, 14a : 스위치 제어부
8, 13 : 멀티플렉서
9, 11, 12 : 스위치 회로
15 : 쇼트 배선
20, 21, 22, 23 : 퍼포먼스 보드
30, 31, 32, 33 : 프로브 카드
30a, 31a, 32, 33a : 프로브 침
100, 101, 102 : 반도체 장치

Claims

내부 회로의 출력 핀과 전기적으로 접속된 복수의 패드를 갖는 반도체 장치로서,
일단이 공통 전위에 접속되고, 타단이 상기 패드에 접속된 제 1 스위치 회로, 및
상기 내부 회로의 출력 핀과 상기 패드 사이에 형성되고, 상기 제 1 스위치 회로가 접속된 패드와 시험시에 반도체 테스터의 테스터 핀이 접속되는 패드를 전기적으로 접속하는 멀티플렉서를 구비한 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,
상기 반도체 테스터로부터의 제어 신호에 따라 상기 제 1 스위치 회로를 온 또는 오프시키는 스위치 제어부를 갖는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,
상기 제 1 스위치 회로는,
상기 반도체 테스터로부터의 제어 신호에 따라 온 또는 오프되는 것을 특징으로 하는 반도체 장치.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 스위치 회로는,
상기 반도체 장치가 형성되는 웨이퍼 상의 스크라이브 라인 상에 형성되는 것을 특징으로 하는 반도체 장치.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 스위치 회로는,
상기 반도체 장치가 형성되는 필름 상에 형성되는 것을 특징으로 하는 반도체 장치.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 스위치 회로는,
상기 반도체 테스터의 테스터 핀과 상기 패드 사이에 구비되는 프로브 카드 상에 형성되는 것을 특징으로 하는 반도체 장치.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 스위치 회로는,
상기 반도체 테스터의 테스터 핀과 상기 패드 사이에 구비되는 퍼포먼스 보드 상에 형성되는 것을 특징으로 하는 반도체 장치.
내부 회로의 출력 핀과 전기적으로 접속된 복수의 패드를 갖는 반도체 장치로서,
시험시에 반도체 테스터의 테스터 핀이 접속되는 패드와 상기 테스터 핀이 접속되지 않는 패드를 전기적으로 1 대 1 로 접속하는 경로 접속 수단,
일단이 상기 내부 회로의 출력 핀에 접속되고, 타단이 상기 테스터 핀이 접속되는 상기 패드에 접속되는 제 2 스위치 회로, 및
일단이 상기 제 2 스위치 회로가 접속되는 이외의 상기 내부 회로의 출력 핀에 접속되고, 타단이 상기 테스터 핀이 접속되지 않는 상기 패드에 접속되는 제 3 스위치 회로를 구비하고,
시험시에, 상기 제 2 스위치 회로가 온되어 있을 때에는 상기 제 3 스위치 회로를 오프시키고, 상기 제 2 스위치 회로가 오프되어 있을 때에는 상기 제 3 스위치 회로를 온시키는 것을 특징으로 하는 반도체 장치.
제 8 항에 있어서,
상기 경로 접속 수단은,
멀티플렉서인 것을 특징으로 하는 반도체 장치.
제 8 항에 있어서,
상기 경로 접속 수단은,
쇼트 배선인 것을 특징으로 하는 반도체 장치.
제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 경로 접속 수단은,
상기 반도체 장치가 형성되는 웨이퍼 상의 스크라이브 라인 상에 형성되는 것을 특징으로 하는 반도체 장치.
제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 경로 접속 수단은,
상기 반도체 장치가 형성되는 필름 상에 형성되는 것을 특징으로 하는 반도체 장치.
제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 경로 접속 수단은,
상기 반도체 테스터의 테스터 핀과 상기 패드 사이에 구비되는 프로브 카드 상에 형성되는 것을 특징으로 하는 반도체 장치.
제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 경로 접속 수단은,
상기 반도체 테스터의 테스터 핀과 상기 패드 사이에 구비되는 퍼포먼스 보드 상에 형성되는 것을 특징으로 하는 반도체 장치.
복수의 핀을 갖는 반도체 장치를 시험하는 반도체 테스터로서,
제 1 항 내지 제 14 항 중 어느 한 항에 기재된 반도체 장치에 제어 신호를 출력하는 시험 수단을 형성한 것을 특징으로 하는 반도체 테스터.
제 1 항 내지 제 14 항 중 어느 한 항에 기재된 반도체 장치, 및
제 15 항에 기재된 반도체 테스터를 구비한 것을 특징으로 하는 반도체 테스트 시스템.