KR20050046968A - 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지 - Google Patents

중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지 Download PDF

Info

Publication number
KR20050046968A
KR20050046968A KR1020030080826A KR20030080826A KR20050046968A KR 20050046968 A KR20050046968 A KR 20050046968A KR 1020030080826 A KR1020030080826 A KR 1020030080826A KR 20030080826 A KR20030080826 A KR 20030080826A KR 20050046968 A KR20050046968 A KR 20050046968A
Authority
KR
South Korea
Prior art keywords
pads
bonding
integrated circuit
circuit chip
disposed
Prior art date
Application number
KR1020030080826A
Other languages
English (en)
Other versions
KR100574954B1 (ko
Inventor
안미현
이종주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030080826A priority Critical patent/KR100574954B1/ko
Priority to JP2004324261A priority patent/JP2005167222A/ja
Priority to US10/983,576 priority patent/US20050104184A1/en
Publication of KR20050046968A publication Critical patent/KR20050046968A/ko
Application granted granted Critical
Publication of KR100574954B1 publication Critical patent/KR100574954B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

중앙부 패드와 재 배선된 패드에서 와이어 본딩된 집적회로 칩 패키지가 개시된다. 상기 집적회로 칩 패키지는 신호선에 대해서는 중앙부 패드로부터 와이어 본딩하는 기술을 적용하여 재 배선이 갖는 인덕턴스 및 커패시턴스 취약성을 보완하고, 파워 선 및 그라운드 선에 대해서는 재 배선된 패드로부터 와이어 본딩하는 기술을 적용하여 파워 및 그라운드 선폭과 패드 개수를 증대시키고 인덕턴스 성분을 저감한다. 따라서, 집적회로의 전기적 특성을 향상시킬 수 있다.

Description

중앙부 패드와 재 배선된 패드에서 와이어 본딩된 집적회로 칩 패키지{Integrated circuit chip package using wire bonding from center pads and relocated pads}
본 발명은 집적회로 칩 패키지에 관한 것으로, 특히 전기적 특성을 향상시키기 위한 집적회로 칩 패키지에 관한 것이다.
오늘날 반도체 메모리 회로 등과 같은 집적회로는 점점 더 고속화, 고용량화 되어가고 있다. 이러한 집적회로의 성능에 패키지(package) 구조가 미치는 영향도 점점 더 중요해지고 있다. 특히, 패드들(pads)을 효과적으로 배치하고 라우팅(routing)하는 기술은 집적회로의 성능에 크게 영향을 미친다. 종래에 중앙부 패드구조를 가지는 집적회로 칩을 고용량화 하기 위하여 두 개 이상의 칩을 하나의 패키지에 쌓아 올리는 멀티 칩 패키징(multi-chip packaging) 방식에는 두 가지가 있다. 즉, 그 하나는, 중앙부 패드들 각각을 PCB(printed circuit board) 기판에 있는 본딩 핑거들(bonding finger)과 일대일로 길게 와이어 본딩(wire bonding)하는 방식이다. 다른 하나는, 재 배선하여 중앙부 패드들을 칩 가장자리로 이동시키고, 재 배선 된 패드들 각각을 PCB 기판(14)에 있는 본딩 핑거들과 일대일로 짧게 와이어 본딩하는 방식이다. 이와 같은 종래의 집적회로 칩 패키지에 대하여 미국 특허, "US6,531,784"에 잘 나타나 있다.
도 1은 중앙부 패드 구조를 가지는 일반적인 집적회로 칩 패키지의 평면도이다. 도 2는 도 1의 집적회로 칩 패키지의 단면도이다. 도 1 및 도 2를 참조하면, 중앙부 패드구조를 가지는 집적회로 칩(10)을 고용량화 하기 위하여 두 개 이상의 칩(10)을 하나의 패키지에 쌓아 올려서 멀티 칩 패키징하는 경우에, 와이어 본딩만을 이용하여 중앙부 패드들과 본딩 핑거들(11)이 전기적으로 서로 연결된 모습이 나타나 있다. 이러한 패키지 구조에서는, 중앙부 패드들은 신호 패드, 파워(power)(전원) 패드, 또는 그라운드(ground)(접지) 패드 등에 대한 구분 없이 본딩 핑거들(11)까지 와이어 본딩만으로 라우팅된다. 그러나, 이러한 패키지 구조에서, 파워 패드 및 그라운드 패드와 본딩 핑거(11)를 연결하는 가늘고 긴 와이어(12)가 무시할 수 없는 인덕턴스(inductance) 성분을 가지므로, 집적회로 동작 성능을 저하시키는 문제점이 있다. 또한, 중앙부 패드의 면적이 한정되어 있으므로, 파워 패드 및 그라운드 패드에서 본딩할 수 있는 와이어링 수가 칩 상에 있는 파워 패드 및 그라운드 패드 개수만큼으로 제한된다는 문제점이 있다.
도 3은 재 배선된 패드 구조를 가지는 일반적인 집적회로 칩 패키지의 평면도이다. 도 4는 도 3의 집적회로 칩 패키지의 단면도이다. 도 3 및 도 4를 참조하면, 재 배선을 이용하여 중앙부 패드들이 모두 칩 주변부로 이동된 재 배선 패드들과 본딩 핑거들(11)이 짧게 전기적으로 서로 연결된 모습이 나타나 있다. 이러한 패키지 구조에서는, 중앙부 패드들 중 파워 패드 및 그라운드 패드는 재 배선에 의하여 패드 사이즈가 커지고, 와이어 길이도 짧아지므로, 그 인덕턴스 성분을 작게 할 수 있다. 그러나, 본딩 와이어들(12) 사이의 빈 공간이 생기고, 이 공간에 크로스토크(crosstalk) 등의 방지책으로 사용되는 파워 본딩 와이어나 그라운드 본딩 와이어를 추가시킬 수 없다. 또한, 도 3과 같이 재 배선할 경우에, 재 배선이 갖는 구조적인 특성 때문에, 특히 신호선에 있어서 재 배선된 패드와 칩 사이의 얇은 절연층으로 인하여 동일한 디멘죤(dimension)을 가지는 본딩 와이어에 비하여 기생(parasitic) 커패시턴스(capacitance)를 증가시키는 요인이 된다. 이렇게 증가된 커패시턴스를 줄이기 위하여 단순히 재 배선 패드의 폭을 줄이게 되면, 그 인덕턴스 성분이 커진다. 따라서, 도 3의 구조에서, 파워 선 및 그라운드 선의 전기적 특성은 도 1의 구조에 비하여 유리하지만, 신호선의 전기적 특성은 도 1의 구조에 비하여 오히려 좋지 않다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 신호선에 대해서는 중앙부 패드로부터 와이어 본딩하는 기술을 적용하여 재 배선이 갖는 인덕턴스 및 커패시턴스 취약성 보완하고, 파워 선 및 그라운드 선에 대해서는 재 배선된 패드로부터 와이어 본딩하는 기술을 적용하여 파워 및 그라운드 선폭과 패드 개수를 증대시키고 인덕턴스 성분을 저감함으로써, 집적회로의 전기적 특성을 향상시키는 집적회로 칩 패키지를 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 집적회로 칩 패키지는, 제1 패드들, 제2 패드들, 본딩 핑거들, 및 본딩 와이어들을 구비하는 것을 특징으로 한다. 상기 제1 패드들은 같은 선상에 배치되는 집적회로 칩 패드들 중 일부 패드들이다. 상기 제2 패드들은 상기 제1 패드들이 배치되는 선과는 다른 선상에 배치되고, 각각이 상기 제1 패드들 중 어느 것 보다 큰 사이즈를 가지는 상기 집적회로 칩 패드들 중 다른 일부 패드들이다. 상기 본딩 핑거들은 상기 집적회로 칩을 고정시키는 소정 기판 상에 배치되고, 각각이 외부 핀들과 전기적으로 연결된다. 상기 본딩 와이어들은 상기 제1 패드들 및 상기 제2 패드들 각각과 상기 본딩 핑거들을 전기적으로 연결시킨다.
상기 본딩 핑거들은 상기 제1 패드들의 좌측 및 우측에 배치되고, 상기 본딩 핑거들 및 상기 제1 패드들 사이에 상기 제2 패드들이 배치되는 것을 특징으로 한다. 상기 제1 패드들은 신호 패드들이고, 상기 제2 패드들은 파워 또는 그라운드 패드들인 것을 특징으로 한다. 상기 제2 패드들은 상기 제1 패드들 중 일부 패드들에 전기적으로 접촉시킨 도전 물질로 재 배선한 패드들이고, 상기 재 배선에 의하여 상기 제1 패드들과 상기 본딩 핑거들 사이에 배치되는 것을 특징으로 한다. 상기 제2 패드들은 그 중 2개 이상의 패드들이 상기 제1 패드들과 상기 본딩 핑거들 사이에 배치되는 것을 특징으로 한다. 상기 제1 패드들 각각은 하나의 본딩 와이어에 의하여 해당 본딩 핑거와 전기적으로 연결되고, 상기 제2 패드들 각각은 두 개 이상의 본딩 와이어들 각각에 의하여 해당 본딩 핑거와 전기적으로 연결되는 것을 특징으로 한다. 이때, 상기 제2 패드들 각각을 연결시키는 두 개 이상의 본딩 와이어들은, 하나의 본딩 핑거에 여러번 연결되는 것을 특징으로 한다. 또는, 상기 제2 패드들 각각을 연결시키는 두 개 이상의 본딩 와이어들은, 서로 다른 본딩 핑거에 연결되는 것을 특징으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 다른 집적회로 칩 패키지는, 제1 패드들, 제2 패드들, 제3 패드들, 제4 패드들, 본딩 핑거들, 및 본딩 와이어들을 구비하는 것을 특징으로 한다. 상기 제1 패드들은 같은 선상에 배치되는 제1 집적회로 칩 패드들 중 일부 패드들이다. 상기 제2 패드들은 상기 제1 패드들이 배치되는 선과는 다른 선상에 배치되고, 각각이 상기 제1 패드들 중 어느 것 보다 큰 사이즈를 가지는 상기 제1 집적회로 칩 패드들 중 다른 일부 패드들이다. 상기 제3 패드들은 같은 선상에 배치되는 제2 집적회로 칩 패드들 중 일부 패드들이다. 상기 제4 패드들은 상기 제3 패드들이 배치되는 선과는 다른 선상에 배치되고, 각각이 상기 제3 패드들 중 어느 것 보다 큰 사이즈를 가지는 상기 제2 집적회로 칩 패드들 중 다른 일부 패드들이다. 상기 본딩 핑거들은 상기 제1 집적회로 칩 및 상기 제2 집적회로 칩을 고정시키는 소정 기판 상에 배치되고, 각각이 외부 핀들과 전기적으로 연결된다. 상기 본딩 와이어들은 상기 제1 패드들, 상기 제2 패드들, 상기 제3 패드들, 및 상기 제4 패드들 각각과 상기 본딩 핑거들을 전기적으로 연결시킨다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 일실시예에 따른 집적회로 칩 패키지의 평면도이다. 도 6은 도 5의 집적회로 칩 패키지의 단면도이다. 도 5를 참조하면, 본 발명의 일실시예에 따른 집적회로 칩 패키지는, 제1 패드들(신호 패드들), 제2 패드들(파워 또는 그라운드 패드들), 본딩 핑거들(11), 및 본딩 와이어들(12)을 구비한다.
도 5를 참조하면, 상기 제1 패드들은 신호 패드들이고, 상기 제2 패드들은 파워(power) 또는 그라운드(ground) 패드들이다. 상기 본딩 핑거들(11)은 상기 제1 패드들(신호 패드들)의 좌측 및 우측에 배치되고, 상기 본딩 핑거들(11) 및 상기 제1 패드들(신호 패드들) 사이에 상기 제2 패드들(파워 또는 그라운드 패드들)이 배치된다. 상기 제1 패드들(신호 패드들)은 집적회로 칩(10)의 중앙부에서 같은 선상에 배치되는 집적회로 칩(10) 패드들 중 일부 패드들이다. 상기 제2 패드들(파워 또는 그라운드 패드들)은 상기 제1 패드들(신호 패드들)이 배치되는 선과는 다른 선상에 배치되고, 각각이 상기 제1 패드들(신호 패드들) 중 어느 것 보다 큰 사이즈를 가지는 상기 집적회로 칩(10) 패드들 중 다른 일부 패드들이다. 특히, 상기 제2 패드들(파워 또는 그라운드 패드들)은 상기 제1 패드들(신호 패드들) 중 일부 패드들에 전기적으로 접촉시킨 도전 물질로 재 배선한 패드들이고, 상기 재 배선에 의하여 상기 제1 패드들(신호 패드들)과 상기 본딩 핑거들(11) 사이에 배치된다.
상기 제1 패드들(신호 패드들) 중 일부 패드들을 선택하여 재 배선하는 방법은, 주지된 바와 같이, 먼저, 집적회로 칩(10)의 중앙부에 노출되어 있는 패드들 위에 산화막(oxide) 또는 폴리머(polymer)와 같은 소정 절연막을 도포한다. 다음, 절연막이 도포된 상태에서 1차 포토 마스킹(photo masking) 공정과 절연막 식각(etching) 공정을 통하여 중앙부에 노출되어 있던 패드들을 다시 노출시킨다. 상기 중앙부 패드들이 다시 노출되면, 메탈과 같은 도전 물질을 상기 중앙부 패드들이 노출되어 있는 상기 집적회로 칩(10) 상에 도포한다. 다음, 상기 도포된 도전 물질에 대한 2차 포토 마스킹 공정과 메탈 식각 공정을 진행하고, 이때 식각되지 않은 도전 물질은 상기 중앙부 패드들 중 일부 패드들과 전기적으로 접촉되도록 한다. 이때, 식각되지 않고 남아 있는 도전 물질이 상기 제2 패드들(파워 또는 그라운드 패드들)에 해당한다. 또한, 상기 중앙부 패드들 중 상기 제2 패드들(파워 또는 그라운드 패드들)로 재 배선되지 않는 다른 일부 패드들은, 2차 포토 마스킹 공정과 메탈 식각 공정에서, 다시 노출되고 이 패드들은 상기 제1 패드들(신호 패드들)에 해당한다. 이와 같이 재 배선되어 패드 사이즈가 커진 상기 제2 패드들(파워 또는 그라운드 패드들)을 이용하면, 해당 본딩 핑거들(11)과 연결되는 본딩 와이어들(12)의 길이를 짧게 할 수 있고, 같은 패드에 연결되는 본딩 와이어들(12)의 수도 증가시킬 수 있다.
한편, 상기 본딩 핑거들(11)은 상기 집적회로 칩(10)을 고정시키는 PCB와 같은 소정 기판(14) 상의 주변부, 즉, 좌측 선상과 우측 선상에 배치되고, 상기 본딩 핑거들(11) 각각은 PCB 내의 도전 물질에 의하여 외부 핀들(13)과 전기적으로 연결된다. 상기 본딩 와이어들(12)은 상기 제1 패드들(신호 패드들) 및 상기 제2 패드들(파워 또는 그라운드 패드들) 각각과 상기 본딩 핑거들(11)을 전기적으로 연결시킨다.
도 5에 도시된 바와 같이, 상기 제1 패드들(신호 패드들) 각각은 하나의 본딩 와이어에 의하여 해당 본딩 핑거와 전기적으로 연결된다. 그러나, 상기 제2 패드들(파워 또는 그라운드 패드들) 각각은 상기 제1 패드들(신호 패드들) 중 어느 것 보다 큰 사이즈를 가지므로, 두 개 이상의 본딩 와이어들(12) 각각에 의하여 여러번 해당 본딩 핑거와 전기적으로 연결될 수 있다. 즉, 상기 제2 패드들(파워 또는 그라운드 패드들) 각각을 연결시키는 두 개 이상의 본딩 와이어들(12)은, 하나의 본딩 핑거에 연결될 수 있다. 또한, 상기 제2 패드들(파워 또는 그라운드 패드들) 각각을 연결시키는 두 개 이상의 본딩 와이어들(12)은, 서로 다른 본딩 핑거에 연결될 수 있다. 이와 같이, 상기 제2 패드들(파워 또는 그라운드 패드들)을 두 개 이상의 본딩 와이어들(12)에 의하여 병렬로 본딩 핑거들(11)과 연결시키면, 파워 또는 그라운드를 전달하는 본딩 와이어들(12)의 인덕턴스 성분이 줄고, 이로 인하여 안정적으로 파워 또는 그라운드가 전달될 수 있다.
또한, 도 5와 같이, 상기 제2 패드들(파워 또는 그라운드 패드들)은 그 중 2개 이상의 패드들이 상기 제1 패드들(신호 패드들)과 상기 본딩 핑거들(11) 사이에 배치되는 것이 바람직하다. 예를 들어, 도 5에서, 상기 제2 패드들(파워 또는 그라운드 패드들) 중 파워 패드와 그라운드 패드가 하나씩 상기 제1 패드들(신호 패드들)과 상기 본딩 핑거들(11) 사이에 배치되면, 상기 제1 패드들(신호 패드들)과 연결되는 본딩 와이어들(12) 사이에서 파워 및 그라운드 패드와 연결되는 본딩 와이어들(12)이 모두 존재할 뿐만 아니라, 이때 본딩 와이어들(12) 아래쪽으로 파워 및 그라운드 면이 형성되므로, 상기 제1 패드들(신호 패드들)과 연결되는 본딩 와이어들(12)에 의하여 전달되는 신호들의 크로스토크(crosstalk)와 같은 전기적 특성을 개선할 수 있다.
본 발명에 따른 집적회로 칩 패키지는, 도 6과 같이, 2개의 집적회로 칩들(10)을 패키징 한 멀티 칩 패키지에 적용하는 것이 바람직하다. 이외에도, 3개 이상의 집적회로 칩들을 패키징 한 멀티 칩 패키지에도 적용될 수 있다. 이때, 패드 수가 많아 더 많은 본딩 와이어들(12)이 존재하므로, 신호 패드와 연결되는 본딩 와이어들(12)에 의하여 전달되는 신호들의 크로스토크와 파워 또는 그라운드를 전달하는 본딩 와이어들(12)의 인덕턴스 성분을 획기적으로 줄일 수 있기 때문이다.
도 6과 같이, 2개의 집적회로 칩들(10)을 패키징 한 멀티 칩 패키지 구조에서, 집적회로 칩들(10) 각각을 제1 집적회로 칩, 및 제2 집적회로 칩이라고 하고, 집적회로 칩들(10) 각각의 패드들을 도 5와 같이 배치한다고 하자. 이때, 위에서 기술된 바와 같이, 상기 제1 집적회로 칩은, 그 패드들 중 같은 선상에 배치되는 일부 제1 패드들(신호 패드들), 및 상기 제1 패드들(신호 패드들)이 배치되는 선과는 다른 선상에 배치되고, 각각이 상기 제1 패드들(신호 패드들) 중 어느 것 보다 큰 사이즈를 가지는 다른 일부 제2 패드들(파워 또는 그라운드 패드들)을 구비한다. 마찬가지로, 상기 제2 집적회로 칩은, 그 패드들 중 같은 선상에 배치되는 일부 제3 패드들(신호 패드들), 및 상기 제3 패드들(신호 패드들)이 배치되는 선과는 다른 선상에 배치되고, 각각이 상기 제3 패드들(신호 패드들) 중 어느 것 보다 큰 사이즈를 가지는 다른 일부 제4 패드들(파워 또는 그라운드 패드들)을 구비한다. 상기 제1 패드들(신호 패드들) 및 상기 제3 패드들(신호 패드들)은 도 5의 제1 패드들(신호 패드들)과 마찬가지로, 신호 패드들이고, 상기 제2 패드들(파워 또는 그라운드 패드들) 및 상기 제4 패드들(파워 또는 그라운드 패드들)은 도 5의 제2 패드들(파워 또는 그라운드 패드들)과 마찬가지로, 파워 또는 그라운드 패드들이다. 또한, 상기 제2 패드들(파워 또는 그라운드 패드들) 및 상기 제4 패드들(파워 또는 그라운드 패드들) 각각은 상기 제1 패드들(신호 패드들) 중 일부 패드들, 및 상기 제3 패드들(신호 패드들) 중 일부 패드들에 전기적으로 접촉시킨 도전 물질로 재 배선한 패드들이다.
즉, 도 6과 같이 상하로 배치된 제1 집적회로 칩, 및 제2 집적회로 칩 각각의 패드들이 도 5와 같이 배치될 때, 상기 본딩 핑거들(11)은 상기 제1 패드들(신호 패드들) 또는 상기 제3 패드들(신호 패드들)의 좌측 및 우측에 배치되고, 상기 본딩 핑거들(11)과 상기 제1 패드들(신호 패드들) 사이, 및 상기 본딩 핑거들(11)과 상기 제3 패드들(신호 패드들) 사이 각각에 상기 제2 패드들(파워 또는 그라운드 패드들) 및 제 4 패드들이 배치된다. 특히, 상기 제2 패드들(파워 또는 그라운드 패드들) 중 2개 이상의 패드들이 상기 제1 패드들(신호 패드들)과 상기 본딩 핑거들(11) 사이에 배치될 수 있고, 상기 제4 패드들(파워 또는 그라운드 패드들) 중 2개 이상의 패드들이 상기 제3 패드들(신호 패드들)과 상기 본딩 핑거들(11) 사이에 배치될 수 있다. 상기 제1 패드들(신호 패드들) 각각은 하나의 본딩 와이어에 의하여 해당 본딩 핑거과 전기적으로 연결되고, 상기 제2 패드들(파워 또는 그라운드 패드들) 각각은 두 개 이상의 본딩 와이어들(12) 각각에 의하여 해당 본딩 핑거와 전기적으로 연결될 수 있다. 마찬가지로, 상기 제3 패드들(신호 패드들) 각각은 하나의 본딩 와이어에 의하여 해당 본딩 핑거와 전기적으로 연결되고, 상기 제4 패드들(파워 또는 그라운드 패드들) 각각은 두 개 이상의 본딩 와이어들(12) 각각에 의하여 해당 본딩 핑거와 전기적으로 연결될 수 있다. 이때, 상기 제2 패드들(파워 또는 그라운드 패드들) 각각 및 상기 제4 패드들(파워 또는 그라운드 패드들) 각각을 연결시키는 두 개 이상의 본딩 와이어들(12)은, 하나의 본딩 핑거에 여러번 연결될 수 있다. 또는, 상기 제2 패드들(파워 또는 그라운드 패드들) 각각 및 상기 제4 패드들(파워 또는 그라운드 패드들) 각각을 연결시키는 두 개 이상의 본딩 와이어들(12)은, 서로 다른 본딩 핑거에 연결될 수 있다.
도 5에서와 마찬가지로, 본딩 핑거들(11)은 상기 제1 집적회로 칩 및 상기 제2 집적회로 칩을 고정시키는 소정 기판(14)의 좌측 및 우측 선상에 배치되고, 각각이 외부 핀들(13)과 전기적으로 연결된다. 상기 본딩 와이어들(12)은 상기 제1 패드들(신호 패드들), 상기 제2 패드들(파워 또는 그라운드 패드들), 상기 제3 패드들(신호 패드들), 및 상기 제4 패드들(파워 또는 그라운드 패드들) 각각과 상기 본딩 핑거들(11)을 전기적으로 연결시킨다.
위에서 기술한 바와 같이, 본 발명에 따른 집적회로 칩 패키지에서, 신호 패드들은 중앙부 같은 선상에 배치되어 본딩되므로 재 배선의 단점을 보완할 수 있고, 파워 또는 그라운드 패드들은 상기 신호 패드들보다 큰 사이즈를 가지고 상기 신호 패드들이 배치되는 선과는 다른 선상에 배치되도록 재 배선된 후 본딩되므로, 와이어 본딩 수를 증가시킬 수 있고, 전기적 특성을 개선할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 집적회로 칩 패키지는, 신호선에 대해서는 중앙부 패드로부터 와이어 본딩하는 기술을 적용하여 재 배선이 갖는 인덕턴스 및 커패시턴스 취약성 보완하고, 파워 선 및 그라운드 선에 대해서는 재 배선된 패드로부터 와이어 본딩하는 기술을 적용하여 파워 및 그라운드 선폭과 패드 개수를 증대시키고 인덕턴스 성분을 저감한다. 따라서, 집적회로의 전기적 특성을 향상시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 중앙부 패드 구조를 가지는 일반적인 집적회로 칩 패키지의 평면도이다.
도 2는 도 1의 집적회로 칩 패키지의 단면도이다.
도 3은 재 배선된 패드 구조를 가지는 일반적인 집적회로 칩 패키지의 평면도이다.
도 4는 도 3의 집적회로 칩 패키지의 단면도이다.
도 5는 본 발명의 일실시예에 따른 집적회로 칩 패키지의 평면도이다.
도 6은 도5의 집적회로 칩 패키지의 단면도이다.

Claims (20)

  1. 같은 선상에 배치되는 집적회로 칩 패드들 중 제1 패드들;
    상기 제1 패드들이 배치되는 선과는 다른 선상에 배치되고, 각각이 상기 제1 패드들 중 어느 것 보다 큰 사이즈를 가지는 상기 집적회로 칩 패드들 중 제2 패드들;
    상기 집적회로 칩을 고정시키는 소정 기판 상에 배치되고, 각각이 외부 핀들과 전기적으로 연결된 본딩 핑거들; 및
    상기 제1 패드들 및 상기 제2 패드들 각각과 상기 본딩 핑거들을 전기적으로 연결시키는 본딩 와이어들을 구비하는 것을 특징으로 하는 집적회로 칩 패키지.
  2. 제 1항에 있어서, 상기 본딩 핑거들은,
    상기 제1 패드들의 좌측 및 우측에 배치되고, 상기 본딩 핑거들 및 상기 제1 패드들 사이에 상기 제2 패드들이 배치되는 것을 특징으로 하는 집적회로 칩 패키지.
  3. 제 1항에 있어서, 상기 제1 패드들은,
    신호 패드들인 것을 특징으로 하는 집적회로 칩 패키지.
  4. 제 1항에 있어서, 상기 제2 패드들은,
    파워 또는 그라운드 패드들인 것을 특징으로 하는 집적회로 칩 패키지.
  5. 제 1항에 있어서, 상기 제2 패드들은,
    상기 제1 패드들 중 일부 패드들에 전기적으로 접촉시킨 도전 물질로 재 배선한 패드들인 것을 특징으로 하는 집적회로 칩 패키지.
  6. 제 5항에 있어서, 상기 제2 패드들은,
    상기 재 배선에 의하여 상기 제1 패드들과 상기 본딩 핑거들 사이에 배치되는 것을 특징으로 하는 집적회로 칩 패키지.
  7. 제 6항에 있어서, 상기 제2 패드들은,
    그 중 2개 이상의 패드들이 상기 제1 패드들과 상기 본딩 핑거들 사이에 배치되는 것을 특징으로 하는 집적회로 칩 패키지.
  8. 제 1항에 있어서, 상기 제1 패드들 각각은,
    하나의 본딩 와이어에 의하여 해당 본딩 핑거과 전기적으로 연결되고, 상기 제2 패드들 각각은 두 개 이상의 본딩 와이어들 각각에 의하여 해당 본딩 핑거와 전기적으로 연결되는 것을 특징으로 하는 집적회로 칩 패키지.
  9. 제 8항에 있어서, 상기 제2 패드들 각각을 연결시키는 두 개 이상의 본딩 와이어들은, 하나의 본딩 핑거에 여러번 연결되는 것을 특징으로 하는 집적회로 칩 패키지.
  10. 제 8항에 있어서, 상기 제2 패드들 각각을 연결시키는 두 개 이상의 본딩 와이어들은, 서로 다른 본딩 핑거에 연결되는 것을 특징으로 하는 집적회로 칩 패키지.
  11. 같은 선상에 배치되는 제1 집적회로 칩 패드들 중 제1 패드들;
    상기 제1 패드들이 배치되는 선과는 다른 선상에 배치되고, 각각이 상기 제1 패드들 중 어느 것 보다 큰 사이즈를 가지는 상기 제1 집적회로 칩 패드들 중 제2 패드들;
    같은 선상에 배치되는 제2 집적회로 칩 패드들 중 제3 패드들;
    상기 제3 패드들이 배치되는 선과는 다른 선상에 배치되고, 각각이 상기 제3 패드들 중 어느 것 보다 큰 사이즈를 가지는 상기 제2 집적회로 칩 패드들 중 제4 패드들;
    상기 제1 집적회로 칩 및 상기 제2 집적회로 칩을 고정시키는 소정 기판 상에 배치되고, 각각이 외부 핀들과 전기적으로 연결된 본딩 핑거들; 및
    상기 제1 패드들, 상기 제2 패드들, 상기 제3 패드들, 및 상기 제4 패드들 각각과 상기 본딩 핑거들을 전기적으로 연결시키는 본딩 와이어들을 구비하는 것을 특징으로 하는 집적회로 칩 패키지.
  12. 제 11항에 있어서, 상기 본딩 핑거들은,
    상기 제1 패드들 또는 상기 제3 패드들의 좌측 및 우측에 배치되고, 상기 본딩 핑거들과 상기 제1 패드들 사이, 및 상기 본딩 핑거들과 상기 제3 패드들 사이 각각에 상기 제2 패드들 및 제 4 패드들이 배치되는 것을 특징으로 하는 집적회로 칩 패키지.
  13. 제 11항에 있어서, 상기 제1 패드들 및 상기 제3 패드들은,
    신호 패드들인 것을 특징으로 하는 집적회로 칩 패키지.
  14. 제 11항에 있어서, 상기 제2 패드들 및 상기 제4 패드들은,
    파워 또는 그라운드 패드들인 것을 특징으로 하는 집적회로 칩 패키지.
  15. 제 11항에 있어서, 상기 제2 패드들 및 상기 제4 패드들 각각은,
    상기 제1 패드들 중 일부 패드들, 및 상기 제3 패드들 중 일부 패드들에 전기적으로 접촉시킨 도전 물질로 재 배선한 패드들인 것을 특징으로 하는 집적회로 칩 패키지.
  16. 제 15항에 있어서, 상기 제2 패드들 및 상기 제4 패드들 각각은,
    상기 재 배선에 의하여 상기 제1 패드들과 상기 본딩 핑거들 사이 및 상기 제3 패드들과 상기 본딩 핑거들 사이에 배치되는 것을 특징으로 하는 집적회로 칩 패키지.
  17. 제 16항에 있어서, 상기 제2 패드들은,
    그 중 2개 이상의 패드들이 상기 제1 패드들과 상기 본딩 핑거들 사이에 배치되고, 상기 제4 패드들은 그 중 2개 이상의 패드들이 상기 제3 패드들과 상기 본딩 핑거들 사이에 배치되는 것을 특징으로 하는 집적회로 칩 패키지.
  18. 제 11항에 있어서, 상기 제1 패드들 각각은,
    하나의 본딩 와이어에 의하여 해당 본딩 핑거과 전기적으로 연결되고, 상기 제2 패드들 각각은 두 개 이상의 본딩 와이어들 각각에 의하여 해당 본딩 핑거와 전기적으로 연결되며, 상기 제3 패드들 각각은 하나의 본딩 와이어에 의하여 해당 본딩 핑거과 전기적으로 연결되고, 상기 제4 패드들 각각은 두 개 이상의 본딩 와이어들 각각에 의하여 해당 본딩 핑거와 전기적으로 연결되는 것을 특징으로 하는 집적회로 칩 패키지.
  19. 제 18항에 있어서, 상기 제2 패드들 각각 및 상기 제4 패드들 각각을 연결시키는 두 개 이상의 본딩 와이어들은, 하나의 본딩 핑거에 여러번 연결되는 것을 특징으로 하는 집적회로 칩 패키지.
  20. 제 18항에 있어서, 상기 제2 패드들 각각 및 상기 제4 패드들 각각을 연결시키는 두 개 이상의 본딩 와이어들, 서로 다른 본딩 핑거에 연결되는 것을 특징으로 하는 집적회로 칩 패키지.
KR1020030080826A 2003-11-15 2003-11-15 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지 KR100574954B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020030080826A KR100574954B1 (ko) 2003-11-15 2003-11-15 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지
JP2004324261A JP2005167222A (ja) 2003-11-15 2004-11-08 半導体チップパッケージ及び基板と半導体チップとの連結方法
US10/983,576 US20050104184A1 (en) 2003-11-15 2004-11-09 Semiconductor chip package and method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030080826A KR100574954B1 (ko) 2003-11-15 2003-11-15 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지

Publications (2)

Publication Number Publication Date
KR20050046968A true KR20050046968A (ko) 2005-05-19
KR100574954B1 KR100574954B1 (ko) 2006-04-28

Family

ID=34567753

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030080826A KR100574954B1 (ko) 2003-11-15 2003-11-15 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지

Country Status (3)

Country Link
US (1) US20050104184A1 (ko)
JP (1) JP2005167222A (ko)
KR (1) KR100574954B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100899664B1 (ko) * 2007-01-10 2009-05-27 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 테스트 방법
KR100951667B1 (ko) * 2008-08-19 2010-04-07 주식회사 하이닉스반도체 패드를 포함하는 반도체 메모리 장치

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7485969B2 (en) * 2005-09-01 2009-02-03 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing microelectronic devices
SG130073A1 (en) * 2005-09-01 2007-03-20 Micron Technology Inc Stacked microelectronic devices and methods for manufacturing microelectronic devices
JP2009038142A (ja) * 2007-07-31 2009-02-19 Elpida Memory Inc 半導体積層パッケージ
JP6128756B2 (ja) * 2012-05-30 2017-05-17 キヤノン株式会社 半導体パッケージ、積層型半導体パッケージ及びプリント回路板
WO2014088071A1 (ja) * 2012-12-06 2014-06-12 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
BR112018074933B1 (pt) 2016-05-31 2023-02-14 National Oilwell Dht, L.P Sistemas e método para mitigar o acúmulo de aparas de perfuração na perfuração de furos de poços de hidrocarbonetos
JP2018110169A (ja) * 2016-12-28 2018-07-12 富士電機株式会社 半導体装置および半導体装置製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384487A (en) * 1993-05-05 1995-01-24 Lsi Logic Corporation Off-axis power branches for interior bond pad arrangements
US5946552A (en) * 1996-08-20 1999-08-31 International Business Machines Corporation Universal cost reduced substrate structure method and apparatus
JP3577913B2 (ja) * 1997-02-27 2004-10-20 セイコーエプソン株式会社 半導体装置、およびこれを具備する電子機器
US5962926A (en) * 1997-09-30 1999-10-05 Motorola, Inc. Semiconductor device having multiple overlapping rows of bond pads with conductive interconnects and method of pad placement
TW357450B (en) * 1997-10-22 1999-05-01 Windbond Electronics Corp Pin structure for enhanced IC electro-static discharge protection
US6064113A (en) * 1998-01-13 2000-05-16 Lsi Logic Corporation Semiconductor device package including a substrate having bonding fingers within an electrically conductive ring surrounding a die area and a combined power and ground plane to stabilize signal path impedances
US6291881B1 (en) * 1999-03-04 2001-09-18 United Microelectronics Corp. Dual silicon chip package
US6414386B1 (en) * 2000-03-20 2002-07-02 International Business Machines Corporation Method to reduce number of wire-bond loop heights versus the total quantity of power and signal rings
WO2001082376A1 (fr) * 2000-04-25 2001-11-01 Kabushiki Kaisha Toyota Jidoshokki Dispositif a semi-conducteur
US6531784B1 (en) * 2000-06-02 2003-03-11 Amkor Technology, Inc. Semiconductor package with spacer strips
DE10138335B4 (de) * 2000-07-28 2010-10-21 Kyocera Corp. Oberflächenwellen-Bauteil
GB0018643D0 (en) * 2000-07-31 2000-09-13 Koninkl Philips Electronics Nv Semiconductor devices
FR2829661B1 (fr) * 2001-08-17 2004-12-03 Valeo Equip Electr Moteur Module de composants electroniques de puissance et procede d'assemblage d'un tel module
KR100426608B1 (ko) * 2001-11-20 2004-04-08 삼성전자주식회사 활성면에 점퍼링 수단이 형성된 센터패드형 집적회로 칩과그 제조 방법 및 그를 이용한 멀티 칩 패키지

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100899664B1 (ko) * 2007-01-10 2009-05-27 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 테스트 방법
US7782688B2 (en) 2007-01-10 2010-08-24 Samsung Electronics Co., Ltd. Semiconductor memory device and test method thereof
KR100951667B1 (ko) * 2008-08-19 2010-04-07 주식회사 하이닉스반도체 패드를 포함하는 반도체 메모리 장치
US8916975B2 (en) 2008-08-19 2014-12-23 Hynix Semiconductor Inc. Semiconductor memory device having pads

Also Published As

Publication number Publication date
JP2005167222A (ja) 2005-06-23
KR100574954B1 (ko) 2006-04-28
US20050104184A1 (en) 2005-05-19

Similar Documents

Publication Publication Date Title
JP4808408B2 (ja) マルチチップパッケージ、これに使われる半導体装置及びその製造方法
KR100843214B1 (ko) 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
US7595559B2 (en) Integrated circuit chip having pass-through vias therein that extend between multiple integrated circuits on the chip
KR100871381B1 (ko) 관통 실리콘 비아 칩 스택 패키지
KR100843137B1 (ko) 반도체 소자 패키지
US7456505B2 (en) Integrated circuit chip and integrated device
KR20050046091A (ko) 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
KR100702970B1 (ko) 이원 접속 방식을 가지는 반도체 패키지 및 그 제조 방법
US11569200B2 (en) Semiconductor package and method of manufacturing semiconductor package
KR20050037430A (ko) 반도체 패키지 디바이스와 그의 형성 및 테스트 방법
EP3547364B1 (en) Semiconductor chip and semiconductor package including the same
KR100574954B1 (ko) 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지
US20110309358A1 (en) Semiconductor chip with fine pitch leads for normal testing of same
US7397115B2 (en) Folding chip planar stack package
US11830853B2 (en) Semiconductor devices and methods for manufacturing the same
US11916042B2 (en) Semiconductor package having chip stack
KR20030059459A (ko) 칩 적층 패키지
KR200295665Y1 (ko) 적층형반도체패키지
CN110581121A (zh) 半导体封装
US6924557B2 (en) Semiconductor package
US20240186293A1 (en) Semiconductor package having chip stack
KR100381844B1 (ko) 반도체패키지용써킷테이프
KR20020064415A (ko) 반도체 패키지
EP2156468B1 (en) Semiconductor device having multiple die redistribution layer
KR20090116365A (ko) 스택 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090415

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee