KR20050046091A - 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지 - Google Patents

이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지 Download PDF

Info

Publication number
KR20050046091A
KR20050046091A KR1020030080079A KR20030080079A KR20050046091A KR 20050046091 A KR20050046091 A KR 20050046091A KR 1020030080079 A KR1020030080079 A KR 1020030080079A KR 20030080079 A KR20030080079 A KR 20030080079A KR 20050046091 A KR20050046091 A KR 20050046091A
Authority
KR
South Korea
Prior art keywords
bga package
substrate
stacked
connection terminals
package
Prior art date
Application number
KR1020030080079A
Other languages
English (en)
Other versions
KR100564585B1 (ko
Inventor
김정진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030080079A priority Critical patent/KR100564585B1/ko
Priority to US10/902,826 priority patent/US7119427B2/en
Priority to JP2004325633A priority patent/JP4731883B2/ja
Publication of KR20050046091A publication Critical patent/KR20050046091A/ko
Application granted granted Critical
Publication of KR100564585B1 publication Critical patent/KR100564585B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)

Abstract

이중 스택된 BGA 패키지 및 다중 스택된 BGA 패키지가 개시된다. 본 발명의 이중 스택된 BGA 패키지는 그 기판 상에 제1 외부 접속 단자들을 갖는 하단 BGA 패키지와, 하단 BGA 패키지와 뒷면끼리 접착되고 그 기판 상에 제2 외부 접속 단자들을 갖는 상단 BGA 패키지와, 그리고 제1 외부 접속 단자들과 제2 외부 접속 단자들을 연결시키는 유연성 기판을 포함한다. 본 발명에 의하면, 본 발명의 이중 스택된 BGA 패키지는 전체 패키지 크기가 내장된 칩들의 크기와 거의 비슷하면서 BGA 패키지를 스택하기 때문에, 단위 면적당 실장 효율이 높아진다.

Description

이중 스택된 ＢＧＡ 패키지 및 다중 스택된 ＢＧＡ 패키지{Double stacked BGA package and multi-stacked BGA package}
본 발명은 반도체 제조 장치에 관한 것으로, 특히 단위 면적당 실장 효율을 높이는 스택드 볼 그리드 어레이(Stacked BGA) 패키지에 관한 것이다.
반도체 기술의 발전에 따라 반도체 소자가 고집적화, 고성능화되고 있다. 반도체 소자의 용량을 높이는 방법 중 하나는 여러개의 칩 또는 패키지(package)를 적층하여 하나의 제품으로 구현하는 것이다. 이러한 반도체 소자 적층 기술은 개별 반도체 칩 자체의 크기가 커짐에 따라 반도체 소자의 실장 밀도 향상을 위해 요구된다.
적층형 반도체 소자는 패키지되지 않은 칩(bare chip)을 여러개 적층하는 칩 적층형 소자로 구현할 수도 있고, 조립 공정이 끝난 패키지 소자 여러개를 적층한 패키지 적층형 소자로 구현할 수 있다. 칩 적층형 소자는 칩 상태에서 전기적 특성과 전반적인 기능(global function)만을 간단히 테스트한 칩들을 패키지하는 데, 기능 및 성능면에서 완전하지 못한 칩들을 패키지하게 되어 고가의 패키지 후 성능 불량으로 버려지는 문제점을 안고 있다. 패키지 적층형 소자는 여러개의 패키지를 수직 방향으로 쌓아서 적층하기 때문에 3차원 적층형 반도체 소자라고도 한다.
한편, 전자 소자의 소형 경량화 추세에 따라 반도체 칩 패키지의 크기가 줄어들면서, 반도체 칩의 고집적화와 고성능화에 따라 좀 더 경제적이고 신뢰성이 높은 패키지를 개발하려는 노력이 계속되고 있다. 이러한 노력으로 반도체 칩 패키지도 여러 형태로 전개되고 있는 데, 최근에는 패키지의 외부 전기 접속 수단을 격자 배열(grid array) 방식으로 한 볼 그리드 어레이(Ball Grid Array: 이하 "BGA"라고 칭한다) 패키지가 주류를 이루고 있다. 이러한 BGA 패키지는 반도체 칩의 입출력 핀 수 증가에 적절하게 대응하고, 전기 접속부의 유도 성분을 줄이면서 패키지 크기를 반도체 칩 수준의 크기로 줄일 수 있다는 정점을 지닌다.
도 1은 패키지 적층 기술을 BGA 패키지에 적용한 종래의 스택된 BGA 패키지를 보여주는 도면이다. 이를 참조하면, 하단 BGA 패키지(110)의 상단면에 칩 영역 밖에 상단 BGA 패키지(120)의 볼들(122)을 연결할 수 있는 랜드(112)를 형성하여, 하단 BGA 패키지(110)와 상단 BGA 패키지(120)가 스택된 구조를 이룬다. 이러한 스택된 BGA 패키지 구조는 패키지 크기가 반도체 칩(115, 125) 보다 상당히 커지게 되어 기존 CSP(Chip Scale Package)류의 BGA에는 적용하기 어렵다. 그리고 하단 BGA 패키지(110)와 상단 BGA 패키지(120) 사이의 간격을 유지시키기 위하여 볼 사이즈가 커지는 단점을 지닌다.
그러므로, 반도체 칩 크기 정도의 크기를 유지하면서 스택되는 BGA 패키지의 존재가 필요하다.
본 발명의 목적은 이중 스택된 BGA 패키지를 제공하는 데 있다.
본 발명의 다른 목적은 다중 스택된 BGA 패키지를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 이중 스택된 BGA 패키지는 그 기판 상에 제1 외부 접속 단자들을 갖는 하단 BGA 패키지; 하단 BGA 패키지와 뒷면끼리 접착되고, 그 기판 상에 제2 외부 접속 단자들을 갖는 상단 BGA 패키지; 제1 외부 접속 단자들과 제2 외부 접속 단자들을 연결시키는 유연성 기판을 구비하고, 하단 BGA 패키지는 상기 하단 BGA 패키지의 윗면인 기판 아래에 배열되고, 기판의 관통 홀을 통하여 제1 외부 접속 단자들과 연결되는 솔더 볼들; 및 내부적으로 제1 와이어들을 통해 상기 솔더 볼들과 연결되는 칩을 구비하고, 상단 BGA 패키지는 내부적으로 제2 와이어들을 통해 기판 및 제2 외부 접속 단자와 연결되는 칩을 구비한다.
바람직하기로, 유연성 기판은 제1 및 제2 외부 접속 단자들을 연결시키는 배선 패턴층; 및 배선 패턴층을 절연시키는 유연성 절연층으로 이루어진다. 그리고, 상단 BGA 패키지는 기판 아래에 배열되고 제1 외부 접속 단자들과 연결되는 솔더 볼들을 더 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 이중 스택된 BGA 패키지를 적층하는 다중 스택된 BGA 패키지는 하단에 배치된 제1 이중 스택된 BGA 패키지; 및 제1 이중 스택된 BGA 패키지의 상단 BGA 패키지의 윗면인 기판 상에 그 하단 BGA 패키지의 솔더 볼들이 접착되는 제2 이중 스택된 BGA 패키지를 구비한다.
더욱 바람직하기로, 제1 이중 스택된 BGA 패키지의 상단 BGA 패키지의 윗면인 기판은 상단 BGA 패키지의 칩과 연결되는 접속 단자들이 배열된다.
따라서, 본 발명에 의하면, 본 발명의 이중 스택된 BGA 패키지 및 다중 스택된 BGA 패키지는 전체 패키지 크기가 내장된 칩들의 크기와 거의 비슷하면서 BGA 패키지를 스택하기 때문에, 단위 면적당 실장 효율이 높아진다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 이중 BGA 패키지를 보여주는 도면이다. 이를 참조하면, 이중 스택된 BGA 패키지(200)는 하단 BGA 패키지(210)와 상단 BGA 패키지(220)가 스택된 구조로, 하단 BGA 패키지(210)와 상단 BGA 패키지(220)는 칩(212, 222)의 뒷(back)면끼리 접착제(adhesive)로 접착되어 있다. 일반적으로, 상하단 BGA 패키지들(210, 220) 내부에 포함되어 있는 칩들(212, 222)의 활성면(active surface)과 동일한 방향을 향하고 있는 것이 패키지(210, 220) 몸체의 윗면이 된다.
하단 BGA 패키지(210)는 칩(212)과 기판(214)이 와이어(wire, 216)를 통해 연결된다. 마찬가지로, 상단 BGA 패키지(220)도 칩(222)과 기판(224)이 와이어(226)를 통해 연결된다. 칩들(212, 22)은 중앙 배열식 패드(center pad array)로 구성되어 와이어들(216, 226)이 좌우로 분포된다. 하단 BGA 패키지(210) 윗면의 기판(214)에는 솔더 볼들(solder balls, 218)이 형성된다. 솔더 볼들(218)이 형성된 기판(214) 반대 면에는 접속 단자(219)가 형성된다. 접속 단자(219)는 관통 홀(217)과 솔더 볼(218)을 통해 칩(216)과 전기적으로 연결된다. 상단 BGA 패키지(220) 윗면의 기판(224)에는 칩(226)과 전기적으로 연결되는 접속 단자(229)가 형성된다.
하단 BGA 패키지(210)와 상단 BGA 패키지(220)는 유연성 기판(230)를 사용하여 서로 연결된다. 유연성 기판(flexible circuit, 230)은 유연성 절연층과 배선 패턴층으로 이루어져, 배선 패턴층은 하단 BGA 패키지(210)의 접속 단자(219)와 상단 패키지(220)의 접속 단자(229)를 연결시키는 접속 리드(interconnection lead)가 된다.
본 실시예의 이중 스택된 BGA 패키지(200)는 하단 BGA 패키지(210)의 기판(214)이 상단 BGA 패키지(220)의 기판(224) 보다 조금 넓게 형성되어 있다. 이는 상단 BGA 패키지(220)의 윗면에 솔더 볼들이 형성되어 있지 않은 관계로 상단 BGA 패키지(220) 기판(224)은 칩(222)과 거의 동일한 크기로 형성되고, 하단 BGA 패키지(210)는 윗면의 솔더 볼들(218)로 인해 기판(224)이 칩(212)의 크기보다 크게 형성되기 때문이다.
본 실시예에서는 상단 BGA 패키지(220)의 윗면에 솔더 볼들이 형성되어 있지 않은 예를 들어 설명하고 있으나, 상단 BGA 패키지(220)의 윗면에 솔더 볼들이 형성될 수도 있음은 당업자에게 자명하다.
도 3은 본 발명의 제2 실시예에 따른 다중 스택된 BGA 패키지(300)를 보여주는 도면이다. 이를 참조하면, 앞서 도 2에서 설명한 이중 스택된 BGA 패키지(200)가 적층으로 쌓여 있다. 다중 스택된 BGA 패키지(300) 하단의 이중 스택된 BGA 패키지(200)는 도 2의 이중 스택된 BGA 패키지(200)와 동일한 참조 부호로 표시되고 상단의 이중 스택된 BGA 패키지(200a)는 도 2의 이중 스택된 BGA 패키지(200)의 동일한 부재의 참조번호에다가 a 첨자를 덧붙여 표시된다.
다중 스택된 BGA 패키지(300)는 솔더 볼들(218), 관통 홀(217), 하단 BGA 패키지(210)의 접속 단자(219), 유연성 회로(230) 그리고 상단 BGA 패키지(220)의 접속 단자(229)를 통해 서로 연결되는 하단의 이중 스택된 BGA 패키지(200)의 칩들(212, 222)이 솔더 볼들(218a), 관통 홀(217a), 하단 BGA 패키지(210a)의 접속 단자(219a), 유연성 회로(230a) 그리고 상단 BGA 패키지(220a)의 접속 단자(229a)를 통하여 서로 연결되는 상단의 이중 스택된 BGA 패키지(200a)의 칩들(212a, 222a)과 서로 연결된다.
따라서, 본 발명의 이중 스택된 BGA 패키지(200, 도 2) 및 다중 스택된 BGA 패키지(300, 도 3)는 전체 패키지 크기가 내장된 칩들(212, 222, 212a, 222a)의 크기와 거의 비슷하면서 BGA 패키지를 스택하기 때문에, 단위 면적당 실장 효율이 높아진다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 본 발명의 이중 스택된 BGA 패키지 및 다중 스택된 BGA 패키지는 전체 패키지 크기가 내장된 칩들의 크기와 거의 비슷하면서 BGA 패키지를 스택하기 때문에, 단위 면적당 실장 효율이 높아진다.
도 1은 종래의 스택된 BGA 패키지를 보여주는 도면이다.
도 2는 본 발명의 제1 실시예에 따른 이중 스택된 BGA 패키지를 보여주는 도면이다.
도 3은 본 발명의 제2 실시예에 따른 멀티 스택된 BGA 패키지를 보여주는 도면이다.

Claims (6)

  1. 이중 스택된 BGA 패키지에 있어서,
    그 기판 상에 제1 외부 접속 단자들을 갖는 하단 BGA 패키지;
    상기 하단 BGA 패키지와 뒷면끼리 접착되고, 그 기판 상에 제2 외부 접속 단자들을 갖는 상단 BGA 패키지; 및
    상기 제1 외부 접속 단자들과 상기 제2 외부 접속 단자들을 연결시키는 유연성 기판을 구비하고,
    상기 하단 BGA 패키지는
    상기 기판 아래에 배열되고, 상기 기판의 관통 홀을 통하여 상기 제1 외부 접속 단자들과 연결되는 솔더 볼들; 및
    내부적으로 제1 와이어들을 통해 상기 솔더 볼들과 연결되는 칩을 구비하고,
    상기 상단 BGA 패키지는
    내부적으로 제2 와이어들을 통해 상기 기판 및 상기 제2 외부 접속 단자와 연결되는 칩을 구비하는 것을 특징으로 하는 이중 스택된 BGA 패키지.
  2. 제1항에 있어서, 상기 유연성 기판은
    상기 제1 및 제2 외부 접속 단자들을 연결시키는 배선 패턴층; 및
    상기 배선 패턴층을 절연시키는 유연성 절연층으로 이루어지는 것을 특징으로 하는 이중 스택된 BGA 패키지.
  3. 제1항에 있어서, 상기 상단 BGA 패키지는
    상기 기판 아래에 배열되고, 상기 제1 외부 접속 단자들과 연결되는 솔더 볼들을 더 구비하는 것을 특징으로 하는 이중 스택된 BGA 패키지.
  4. 제1항의 이중 스택된 BGA 패키지를 적층하는 다중 스택된 BGA 패키지에 있어서,
    하단에 배치된 제1 이중 스택된 BGA 패키지; 및
    상기 제1 이중 스택된 BGA 패키지의 상단 BGA 패키지의 윗면인 기판 상에 그 하단 BGA 패키지의 솔더 볼들이 접착되는 제2 이중 스택된 BGA 패키지를 구비하는 것을 특징으로 하는 다중 스택된 BGA 패키지.
  5. 제4항에 있어서, 상기 제1 이중 스택된 BGA 패키지의 상단 BGA 패키지의 윗면인 기판은
    상기 상단 BGA 패키지의 칩과 연결되는 접속 단자들이 배열되는 것을 특징으로 하는 다중 스택된 BGA 패키지.
  6. 제4항에 있어서, 상기 유연성 기판은
    상기 제1 및 제2 외부 접속 단자들을 연결시키는 배선 패턴층; 및
    상기 배선 패턴층을 절연시키는 유연성 절연층으로 이루어지는 것을 특징으로 하는 다중 스택된 BGA 패키지.
KR1020030080079A 2003-11-13 2003-11-13 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지 KR100564585B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020030080079A KR100564585B1 (ko) 2003-11-13 2003-11-13 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
US10/902,826 US7119427B2 (en) 2003-11-13 2004-08-02 Stacked BGA packages
JP2004325633A JP4731883B2 (ja) 2003-11-13 2004-11-09 ダブルスタックされたｂｇａパッケージ及び多重スタックされたｂｇａパッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030080079A KR100564585B1 (ko) 2003-11-13 2003-11-13 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지

Publications (2)

Publication Number Publication Date
KR20050046091A true KR20050046091A (ko) 2005-05-18
KR100564585B1 KR100564585B1 (ko) 2006-03-28

Family

ID=34567706

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030080079A KR100564585B1 (ko) 2003-11-13 2003-11-13 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지

Country Status (3)

Country Link
US (1) US7119427B2 (ko)
JP (1) JP4731883B2 (ko)
KR (1) KR100564585B1 (ko)

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US7205647B2 (en) * 2002-09-17 2007-04-17 Chippac, Inc. Semiconductor multi-package module having package stacked over ball grid array package and having wire bond interconnect between stacked packages
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
KR100546374B1 (ko) * 2003-08-28 2006-01-26 삼성전자주식회사 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법
JP5592055B2 (ja) 2004-11-03 2014-09-17 テッセラ，インコーポレイテッド 積層パッケージングの改良
WO2006088270A1 (en) * 2005-02-15 2006-08-24 Unisemicon Co., Ltd. Stacked package and method of fabricating the same
TWI442520B (zh) * 2005-03-31 2014-06-21 Stats Chippac Ltd 具有晶片尺寸型封裝及第二基底及在上側與下側包含暴露基底表面之半導體組件
JP2008535273A (ja) * 2005-03-31 2008-08-28 スタッツ・チップパック・リミテッド 上面および下面に露出した基板表面を有する半導体積層型パッケージアセンブリ
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7354800B2 (en) 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7429786B2 (en) * 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US7582960B2 (en) * 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
US7394148B2 (en) 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
SG130055A1 (en) * 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) * 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
JP5522561B2 (ja) * 2005-08-31 2014-06-18 マイクロン テクノロジー， インク． マイクロ電子デバイスパッケージ、積重ね型マイクロ電子デバイスパッケージ、およびマイクロ電子デバイスを製造する方法
KR100791576B1 (ko) * 2005-10-13 2008-01-03 삼성전자주식회사 볼 그리드 어레이 유형의 적층 패키지
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US8012867B2 (en) * 2006-01-31 2011-09-06 Stats Chippac Ltd Wafer level chip scale package system
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US7435619B2 (en) * 2006-02-14 2008-10-14 Stats Chippac Ltd. Method of fabricating a 3-D package stacking system
SG139573A1 (en) * 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
US20080029884A1 (en) * 2006-08-03 2008-02-07 Juergen Grafe Multichip device and method for producing a multichip device
SG149726A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods
JP2009038142A (ja) * 2007-07-31 2009-02-19 Elpida Memory Inc 半導体積層パッケージ
SG150396A1 (en) 2007-08-16 2009-03-30 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods
US8124451B2 (en) 2007-09-21 2012-02-28 Stats Chippac Ltd. Integrated circuit packaging system with interposer
JP2010140981A (ja) * 2008-12-10 2010-06-24 Elpida Memory Inc チップ構造、チップ積層構造、半導体パッケージ構造、およびメモリ。
US8106498B2 (en) * 2009-03-05 2012-01-31 Stats Chippac Ltd. Integrated circuit packaging system with a dual board-on-chip structure and method of manufacture thereof
US8580609B2 (en) * 2009-06-30 2013-11-12 Intel Corporation Semiconductor device with embedded interconnect pad
JP5543770B2 (ja) * 2009-12-22 2014-07-09 株式会社ジャムコ 航空機用ギャレーのコントロールシステム
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9601374B2 (en) * 2015-03-26 2017-03-21 Micron Technology, Inc. Semiconductor die assembly
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10978426B2 (en) * 2018-12-31 2021-04-13 Micron Technology, Inc. Semiconductor packages with pass-through clock traces and associated systems and methods

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197619A (ja) * 1997-07-25 1999-04-09 Oki Electric Ind Co Ltd 半導体装置及びその製造方法と実装方法
JP3180758B2 (ja) * 1998-04-13 2001-06-25 住友金属工業株式会社 積層可能な半導体装置とこれらの半導体装置モジュール
US6093029A (en) * 1998-09-08 2000-07-25 S3 Incorporated Vertically stackable integrated circuit
KR20000056804A (ko) * 1999-02-26 2000-09-15 윤종용 적층형 볼 그리드 어레이 패키지
JP2001077294A (ja) * 1999-09-02 2001-03-23 Nec Corp 半導体装置
KR20010068513A (ko) 2000-01-06 2001-07-23 윤종용 윈도우가 구비된 회로기판을 포함하는 적층 칩 패키지
KR100623317B1 (ko) 2000-10-25 2006-09-11 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR20020060311A (ko) * 2001-01-10 2002-07-18 윤종용 적층 칩 패키지와 그 제조 방법
SG106054A1 (en) * 2001-04-17 2004-09-30 Micron Technology Inc Method and apparatus for package reduction in stacked chip and board assemblies
KR20030012192A (ko) 2001-07-31 2003-02-12 주식회사 심텍 다이 적층형 윈도우 칩 스케일 패키지
TW513791B (en) * 2001-09-26 2002-12-11 Orient Semiconductor Elect Ltd Modularized 3D stacked IC package
JP4454896B2 (ja) * 2001-09-27 2010-04-21 シャープ株式会社 仮想接地型不揮発性半導体記憶装置
US6555917B1 (en) * 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
KR100480908B1 (ko) * 2001-12-28 2005-04-07 주식회사 하이닉스반도체 적층 칩 패키지의 제조 방법
US6770822B2 (en) * 2002-02-22 2004-08-03 Bridgewave Communications, Inc. High frequency device packages and methods
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法
KR20050074961A (ko) * 2002-10-08 2005-07-19 치팩, 인코포레이티드 역전된 제 2 패키지를 구비한 반도체 적층형 멀티-패키지모듈
KR100621991B1 (ko) * 2003-01-03 2006-09-13 삼성전자주식회사 칩 스케일 적층 패키지
KR100604821B1 (ko) * 2003-06-30 2006-07-26 삼성전자주식회사 적층형 볼 그리드 어레이 패키지 및 그 제조방법
KR100524975B1 (ko) * 2003-07-04 2005-10-31 삼성전자주식회사 반도체 장치의 적층형 패키지

Also Published As

Publication number Publication date
US7119427B2 (en) 2006-10-10
JP4731883B2 (ja) 2011-07-27
US20050104182A1 (en) 2005-05-19
JP2005150719A (ja) 2005-06-09
KR100564585B1 (ko) 2006-03-28

Similar Documents

Publication Publication Date Title
KR100564585B1 (ko) 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
US7964948B2 (en) Chip stack, chip stack package, and method of forming chip stack and chip stack package
KR100843214B1 (ko) 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
US7402911B2 (en) Multi-chip device and method for producing a multi-chip device
US6768190B2 (en) Stack type flip-chip package
US6369448B1 (en) Vertically integrated flip chip semiconductor package
US7446420B1 (en) Through silicon via chip stack package capable of facilitating chip selection during device operation
US7298033B2 (en) Stack type ball grid array package and method for manufacturing the same
US8742593B2 (en) Electrical connection for multichip modules
US20070035015A1 (en) Stack structure with semiconductor chip embedded in carrier
US6611434B1 (en) Stacked multi-chip package structure with on-chip integration of passive component
KR20020062820A (ko) 적층된 다수개의 칩모듈 구조를 가진 반도체장치
KR20180049936A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US7714424B2 (en) Stacked-type semiconductor package
US6294838B1 (en) Multi-chip stacked package
CN108807361B (zh) 一种芯片堆栈立体封装结构
US7868439B2 (en) Chip package and substrate thereof
US20030015803A1 (en) High-density multichip module and method for manufacturing the same
JP2005286126A (ja) 半導体装置
JP2002359316A (ja) 半導体チップ搭載基板及びそれを用いた半導体装置
US6984882B2 (en) Semiconductor device with reduced wiring paths between an array of semiconductor chip parts
KR100851108B1 (ko) 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
KR20010025861A (ko) 적층형 칩 스케일 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120229

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee