KR20000056804A - 적층형 볼 그리드 어레이 패키지 - Google Patents

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KR20000056804A
KR20000056804A KR1019990006462A KR19990006462A KR20000056804A KR 20000056804 A KR20000056804 A KR 20000056804A KR 1019990006462 A KR1019990006462 A KR 1019990006462A KR 19990006462 A KR19990006462 A KR 19990006462A KR 20000056804 A KR20000056804 A KR 20000056804A
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grid array
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ball grid
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목승곤
김현기
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윤종용
삼성전자 주식회사
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Abstract

반도체 칩의 사이즈와 반도체 패키지의 사이즈가 거의 비슷한 칩 스케일 패키지를 이용하여 적층형 반도체 패키지를 형성함으로써, 메모리 모듈의 실장밀도를 향상시킬 수 있다.
또한, 적층형 BGA 패키지에서 하부기판과 반도체 칩, 반도체 칩과 상부기판을 접착시키는데 사용되는 제 1 및 제 2 절연성 접착제가 탄성중합체이기 때문에 반도체 칩에서 발생되는 열 및 적층된 각각의 패키지 중량을 제 1 및 제 2 절연성 접착제가 1차적으로 흡수함으로써, 솔더볼과 접속용 솔더볼 패드의 접속부분에 크랙이 발생되는 것을 방지할 수 있어 제품의 신뢰성을 향상시킬 수 있다.

Description

적층형 볼 그리드 어레이 패키지{Stacked type ball grid array package}
본 발명은 적층형 볼 그리드 어레이 패키지에 관한 것으로, 더욱 상세하게는 본딩패드들이 형성되지 않은 반도체 칩의 상부면에 적층용 기판을 추가로 설치하여 볼 그리드 어레이 패키지를 형성한 다음 이와 같이 형성된 낱개의 볼 그리드 어레이 패키지를 복수개 적층시킨 적층형 볼 그리드 어레이 패키지에 관한 것이다.
최근, 전자·정보기기의 다기능화, 고속화 및 대용량화에 대응하고, 메모리 모듈의 실장밀도를 향상시켜 전자·정보기기를 소형화시키기 위해서 여러개의 반도체 패키지를 수직 또는 수평으로 적층시킨 적층형 반도체 패키지가 개발되고 있다.
현재, 적층형 반도체 패키지는 입출력 리드들이 반도체 패키지의 측면으로 노출되고 입출력 핀의 수가 적은 DIP(Dual Inline Package)나 SOJ(Small Outline J-bend) 패키지 등을 주로 이용하여 형성한다.
여기서, 입출력 리드들이 몰딩물의 외측면으로 노출된 반도체 패키지를 여러개 적층시키는 이유는, 적층된 반도체 패키지들 서로를 전기적으로 도통시키는 연결 매개체로 입출력 리드들을 이용할 수 있기 때문이다.
또한, 입출력 리드들의 수가 적은 반도체 패키지를 적층하는 이유는, 적층형 반도체 패키지를 제조하는데 소요되는 작업 시간이 줄어들기 때문이다. 즉, 입출력 리드들의 수가 많을 경우 적층된 반도체 패키지들 간의 입출력 리드들 각각을 전기적으로 연결시키는데 많은 시간이 소요된다.
여기서, SOJ 패키지를 복수개 적층시킨 SOJ 적층 패키지를 제작하는 과정을 도 1을 참조하여 개략적으로 언급하면 다음과 같다.
먼저, SOJ 적층 패키지(1)의 최하부에 위치하는 베이스 SOJ 패키지(10)의 입출력 리드들(15)과 베이스 SOJ 패키지(10)의 상부에 적층될 제 1 SOJ 패키지(20)의 입출력 리드들(25)을 얼라인시킨 후 베이스 SOJ 패키지(10) 위에 제 1 SOJ 패키지(20)를 올려놓는다.
이후, 서로 접촉된 베이스 SOJ 패키지(10)의 입출력 리드들(15)과 제 1 SOJ 패키지(20)의 입출력 리드들(25) 사이를 솔더링하여 베이스 SOJ 패키지(10)와 제 1 SOJ 패키지(20)를 전기적으로 도통시킨다.
앞에서 설명한 방식으로 제 1 SOJ 패키지(20)의 상부에 제 2 및 제 3 SOJ 패키지들(30, 40)을 계속적으로 적층하여 SOJ 적층 패키지(1)를 형성한다.
그러나, 앞에서 설명한 DIP 또는 SOJ 패키지는 몰딩물 자체 크기와 몰딩물 외측으로 노출된 입출력 리드들로 인해 몰딩물에 싸여진 반도체 칩 크기보다 월등히 크기 때문에 DIP 또는 SOJ 패키지를 이용하여 적층형 반도체 패키지를 형성한 경우 메모리 모듈의 실장면적을 줄이는데 한계가 있어 전자·정보기기를 소형화하는데 어려움이 있다.
또한, DIP 또는 SOJ 패키지를 이용하여 적층형 반도체 패키지를 형성한 경우 반도체 칩에서 발생된 열에 의한 스트레스와 적층된 각각의 반도체 패키지들의 하중으로 인해 입출력 리드들 사이를 접속해주는 접착제, 즉 솔더에 크랙이 발생되어 제품의 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 감안하여 안출된 것으로써, 반도체 칩 사이즈와 거의 동일한 칩 스케일 패키지를 이용하여 적층형 반도체 패키지를 형성함으로써 메모리 모듈의 실장밀도를 향상시키는데 있다.
본 발명의 다른 목적은 입출력 리드들의 접속부위에 크랙이 발생되는 것을 방지하는데 있다.
본 발명의 다른 목적은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해 질 것이다.
도 1은 종래의 SOJ 적층 패키지를 도시한 사시도이다.
도 2는 본 발명의 제 1 실시예에 따른 BGA 적층 패키지를 도시한 단면도이고,
도 3은 본 발명에 의한 BGA 패키지를 도시한 단면도이다.
도 4a는 본 발명에 의한 BGA 패키지의 하부기판을 도시한 저면도이고,
도 4b는 본 발명에 의한 BGA 패키지의 하부면을 도시한 평면도이며,
도 5는 본 발명에 의한 BGA 패키지의 상부기판을 도시한 사시도이다.
도 6a 내지 도 6f는 본 발명에 의한 BGA 패키지의 제조 과정을 도시한 공정 순서도이다.
도 7은 본 발명의 제 2 실시예에 의한 BGA 적층 패키지를 도시한 단면도이고,
도 8은 제 2 실시예에 의한 홀더를 나타낸 전단 사시도이다.
이와 같은 목적을 달성하기 위한 본 발명은 일면에 본딩패드들이 형성된 반도체 칩과; 상부면에 반도체 칩이 부착되고, 본딩패드들과 대응되는 부분에 형성된 슬롯과, 상부면 가장자리에 형성되는 제 1 연결패드들과, 슬롯이 형성된 부분에 형성되어 본딩패드들과 전기적으로 연결되는 와이어 본딩패드들과, 하부면 소정영역에 형성되는 솔더볼 안착 패드들로 구성되는 하부기판과; 반도체 칩의 상부면에 접착되고, 솔더볼 안착 패드들과 대응되는 부분에 형성되는 접속용 솔더볼 패드들과, 제 1 연결패드들과 대응되는 부분에 형성되어 연결수단에 의해 제 1 연결패드들과 전기적으로 연결되는 제 2 연결패드들로 구성된 상부기판과; 반도체 칩을 보호하기 위해서 반도체 칩을 감싸는 몰딩물과; 솔더볼 안착 패드들에 안착되어 반도체 칩의 입출력 리드 역할을 하는 솔더볼들을 포함하는 볼 그리드 어레이 패키지들이 전기적으로 연결되어 수직방향으로 복수개 적층된다.
바람직하게, 볼 그리드 어레이 패키지들 각각에 안착된 솔더볼들은 볼 그리드 어레이 패키지들의 상부에 형성된 솔더볼 접속용 패드들과 접속되어 적층된 복수개의 볼 그리드 어레이 패키지들이 상호 전기적으로 도통된다.
이하, 본 발명에 의한 적층형 볼 그리드 어레이 패키지에 대해 첨부된 도면 도 2 내지 도 5를 참조하여 설명하면 다음과 같다.
본 발명에 의한 반도체 패키지는 도 2에 도시된 바와 같이 칩 스케일 패키지의 한 종류인 볼 그리드 어레이 패키지(Ball Grid Array Package; 이하 BGA 패키지라 한다)를 복수개 적층시킨 BGA 적층 패키지이다.
여기서, BGA 적층 패키지(100)를 구성하는 각각의 BGA 패키지(110)는 도 3에 도시된 바와 같이 전기적 신호를 전달하는 하부 기판(120)과, 하부 기판(120)의 상부면에 접착되어 열적 스트레스 및 기계적 스트레스를 완충시켜 주는 제 1 절연성 접착제(130)와, 제 1 절연성 접착제(130)를 개재하여 하부기판(120)과 접착되는 반도체 칩(140)과, 하부 기판(120)에 안착되어 반도체 칩(140)의 입출력 리드 역할을 하는 솔더볼들(160)과, 반도체 칩(140)의 상부면에 부착된 제 2 절연성 접착제(135)와, 제 2 절연성 접착제(135)를 개재하여 반도체 칩(140)과 부착되어 도 2에 도시된 바와 같이 적층될 각각의 BGA 패키지들(110a,110b,110c,110d)을 전기적으로 도통시키는 매개체인 상부 기판(150)으로 구성된다.
도 3 및 4a에 도시된 바와 같이 본딩패드들(142)과 대응되는 하부기판(120)의 중앙부분에는 슬롯(121)이 형성되고, 슬롯(121)의 폭방향 양단에는 복수개의 와이어 본딩패드들(122)이 일렬로 배열되어 도전성 와이어(145)에 의해 각각의 본딩패드들(142)과 전기적으로 연결되며, 와이어 본딩패드들(122)과 소정간격 이격된 부분에는 솔더볼들(160)이 안착되는 복수개의 솔더볼 안착 패드들(123)이 형성된다.
여기서, 와이어 본딩패드들(122)과 솔더볼 안착 패드들(123)은 제 1 절연성 접착제(130)가 부착되지 않는 하부기판(120)의 하부면에 형성된다.
바람직하게, 와이어 본딩 패드들(145)은 도 3a에 도시된 바와 같이 솔더볼 안착 패드들(123)과 동일한 면에 형성된다.
또는, 와이어 본딩 패드들(145)은 도 3b에 도시된 바와 같이 복수개의 레이어들이 적층된 하부기판(120)에 단차를 형성하여 솔더볼 안착패드들(123)이 형성되는 최하부 레이어의 상부에 적층되는 다른 레이어의 표면에 형성시켜도 무방하다.
한편, 도 4b에 도시된 바와 같이 하부기판(120)의 상부면 중 폭방향 양단에는 상부기판(150)과 하부기판(120)을 전기적으로 연결시키는 제 1 연결 패드들(124)이 형성되며, 각각의 제 1 연결 패드들(124)은 비아홀(125)에 의해 하부기판(120)의 하부면과 전기적으로 연결된다.
여기서, 비아홀들(125)과 솔더볼 안착 패드들(123) 사이와, 솔더볼 안착 패드들(123)과 와이어 본딩패드들(122) 사이에는 도전성 패턴들(126)이 형성되어 제 1 연결 패드들(124), 솔더볼 안착 패드들(123) 및 와이어 본딩패드들(122)을 상호 연결시킨다.
또한, 제 1 절연성 접착제(130)는 도 3 및 도 6a에 도시된 바와 같이 슬롯(121)과 제 1 연결 패드들(124) 사이에 부착되고, 제 2 절연성 접착제(135)는 도 3 및 도 6d에 도시된 바와 같이 반도체 칩(140)의 상부면 전체에 부착된다.
바람직하게, 제 1 및 제 2 절연성 접착제(130, 135)는 열적 스트레스 및 기계적 스트레스를 완충시킬 수 있는 일레스트머(elastomer)이다.
한편, 본 발명에 의한 상부기판(150)은 도 5에 도시된 바와 같이 폭방향 길이가 서로 다른 2개의 레이어 즉, 제 1 레이어(150a)와 제 2 레이어(150b)를 적층시킨 다층기판으로, 제 1 레이어(150a)의 폭방향 길이는 제 2 레이어(150b)의 폭방향 길이보다 작게 형성된다.
여기서, 제 1 레이어(150a)의 상부면 중 솔더볼 안착 패드들(123)과 대응되는 부분에는 접속용 솔더볼 패드들(153)이 형성되고, 각각의 접속용 솔더볼 패드들(153)에는 도전성 패턴들(156)이 형성되어 제 1 레이어(150a)의 폭방향 단부쪽으로 연장되고, 도전성 패턴들(156)의 단부에는 제 1 레이어(150a)와 제 2 레이어(150b)를 전기적으로 도통시키는 비아홀들(155)이 형성된다.
또한, 제 1 레이어(150a)의 외부로 노출되는 제 2 레이어(150b)의 폭방향 양단에는 제 1 연결 패드들(124)과 도전성 와이어(163)에 의해 전기적으로 연결되는 제 2 연결패드들(154)이 일렬로 형성되고, 제 2 연결패드들(154)과 비아홀(155) 사이에는 도전성 패턴들(156)이 형성되어 접속용 솔더볼 패드들(153)과 제 2 연결패드들(154)이 전기적으로 연결된다.
바람직하게, 상부기판(150)과 하부기판(120)은 도 2 내지 도 6에 도시된 인쇄회로기판이거나, 도전성 패턴들이 형성된 테이프이며, 상부기판(150)과 하부기판(120)을 테이프로 형성할 경우, 하부기판(120)과 반도체 칩(140), 상부기판(150)과 하부기판(120)은 빔리드들에 의해 연결된다.
이와 같이 구성된 BGA 패키지를 제작하는 과정을 첨부된 도면 도 6a 내지 도 6f를 참조하여 개략적으로 설명하면 다음과 같다.
먼저, 도 6a에 도시된 바와 같이 하부기판(120)의 상부면 중 슬롯(121)과 제 1 연결 패턴들(124) 사이에 제 1 절연성 접착제(130), 즉 탄성중합체인 일레스토머를 각각 부착한다.
이후, 도 6b에 도시된 바와 같이 반도체 칩(140)의 중앙부분에 형성된 본딩패드들(142)이 하부기판(120)의 슬롯(121)에 위치하도록 반도체 칩(140)과 하부기판(120)을 얼라인시킨 다음 제 1 절연성 접착제(130)를 개재하여 반도체 칩(140)과 하부기판(120)을 접착시킨다.
이어, 하부기판(120)과 반도체 칩(140)을 전기적으로 도통시키기 위해서 도 6c에 도시된 바와 같이 하부기판(120)의 하부면에 형성된 와이어 본딩패드들(122)과 슬롯(121)의 외부로 노출된 본딩패드들(142)을 도전성 와이어(145)로 연결시킨다.
계속해서, 도 6d에 도시된 바와 같이 반도체 칩(140)의 상부면의 전체에 제 2 절연성 접착제(135), 예를 들어 일레스토머를 접착시키고 제 2 절연성 접착제(135)의 상부면에 상부기판(150)을 올려놓은 후 열과 압력을 가하여 반도체 칩(140)과 상부기판(150)을 접착시킨다.
이와 같이, 반도체 칩(140)과 상부기판(150)이 접착되면, 도 6e에 도시된 바와 같이 상부기판(150)에 형성된 제 2 연결패드들(154)과 하부기판(120)에 형성된 제 1 연결패턴들(124)을 도전성 와이어(163)로 연결시켜 상부기판(150)과 하부기판(120)을 전기적으로 도통시킨다.
여기서, 하부기판(120)과 반도체 칩(140)이 도전성 와이어(145)에 의해 전기적으로 도통되기 때문에 제 1 연결패드들(124)과 제 2 연결패드들(154)을 도전성 와이어(136)로 연결시키면 반도체 칩(140)과 상부기판(150)도 전기적으로 도통된다.
하부기판(120)과 상부기판(150)이 전기적으로 연결되면, 반도체 칩(140)과 도전성 와이어(163)를 외부환경으로부터 보호하기 위해서 도 6f에 도시된 바와 같이 몰딩 수지를 이용하여 반도체 칩(140)의 외부에 몰딩물(165)을 형성하고, 솔더볼 안착 패드들(123) 각각에 반도체 칩(140)의 입출력 리드 역할을 하는 솔더볼들(160)을 안착시킨다.
이와 같이 형성된 BGA 패키지를 이용하여 BGA 적층 패키지를 제조하는 과정에 대해 설명하면 다음과 같다.
먼저, BGA 적층 패키지(100)의 최하부에 위치하게 될 베이스 BGA 패키지(110a)의 접속용 솔더볼 패드들(153)과 베이스 BGA 패키지(110a)의 상부에 적층될 제 1 BGA 패키지(110b)의 솔더볼들(160)을 거울(도시 안됨)을 이용하여 얼라인시킨 후 베이스 BGA 패키지(110a) 위에 제 1 BGA 패키지(110b)를 올려놓는다.
이후, 베이스 BGA(110a)의 접속용 솔더볼 패드(153)와 접속된 솔더볼(160)을 솔더링하여 베이스 BGA 패키지(110a)와 제 1 BGA 패키지(110b)를 전기적으로 도통시킨다.
앞에서 설명한 방식으로 제 2 및 제 3 BGA 패키지(110c,110d)를 제 1 BGA 패키지(110b)의 상부에 연속적으로 적층하여 BGA 적층 패키지(100)를 형성한다.
이와 같이 BGA 패키지(110)를 복수개 적층할 경우 반도체 칩(140)에서 발생되는 열을 탄성중합체인 제 1 및 제 2 절연성 접착제(130,135)가 어느 정도 흡수하고 BGA 패키지(110)의 외부로 방출시키기 때문에 열적 스트레스에 의해 접속용 솔더볼 패드(153)와 솔더볼(160) 사이에 크랙이 발생되는 것이 방지된다.
또한, 각각의 BGA 패키지(110)의 중량을 제 1 및 제 2 절연성 접착제(130,135)가 1차적으로 흡수하기 때문에 기계적 스트레스에 의해 접속용 솔더볼 패드들(153)과 솔더볼들 (160) 사이에 크랙이 발생되는 것을 최소화할 수 있다.
본 발명의 다른예에 따르면, 도 7에 도시된 바와 같이 복수개의 BGA 패키지들(110)이 적층된 BGA 적층 패키지(100)의 안전성 및 기계적 강도를 향상시키기 위해서 베이스 BGA 패키지(110a)의 중 솔더볼들(160)이 안착된 부분을 제외한 베이스 BGA 패키지(110a)의 하부면 가장자리에서부터 제 3 BGA 패키지(110d)의 상부면 가장자리까지 홀더(200)를 설치한다.
바람직하게, BGA 적층 패키지(100)에 홀더(200)를 용이하게 끼우고, 홀더(200)가 BGA 적층 패키지(100)에서 이탈되는 것을 방지하기 위해서 홀더(200)의 상단부 가장자리를 따라 밴딩라인(210)이 형성된다.
즉, BGA 적층 패키지(100)에 홀더가 설치되면 밴딩라인(210) 부분을 제 3 BGA 패키지(110d) 쪽으로 절곡시켜 BGA 적층 패키지(100)와 홀더(200)를 고정시킨다.
이상에서 설명한 바와 같이 본 발명은 반도체 칩의 사이즈와 반도체 패키지의 사이즈가 거의 비슷한 칩 스케일 패키지를 이용하여 적층형 반도체 패키지를 형성함으로써, 고밀도 실장을 할 수 있어 정보기기를 소형화시킬 수 있는 효과가 있다.
또한, 적층형 BGA 패키지에서 하부기판과 반도체 칩, 반도체 칩과 상부기판을 접착시키는데 사용되는 제 1 및 제 2 절연성 접착제가 탄성중합체이기 때문에 반도체 칩에서 발생되는 열 및 적층된 각각의 패키지 중량을 제 1 및 제 2 절연성 접착제가 1차적으로 흡수함으로써, 솔더볼과 접속용 솔더볼 패드의 접속부분에 크랙이 발생되는 것을 방지할 수 있어 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 일면에 본딩패드들이 형성된 반도체 칩과;
    상부면에 제 1 절연성 접착제를 개재하여 상기 반도체 칩이 접착되며, 상기 본딩패드들을 외부로 노출시키기 위해 상기 본딩패드들과 대응되는 부분에 형성되는 슬롯과, 상부면 가장자리를 따라 형성되는 복수개의 제 1 연결패드들과, 상기 슬롯이 형성된 부분에 형성되어 상기 본딩패드들과 전기적으로 연결되는 와이어 본딩패드들과, 하부면 소정영역에 형성되고 상기 와이어 본딩패드들과 상기 제 1 연결패드들과 전기적으로 연결되는 솔더볼 안착 패드들로 구성되는 하부기판과;
    상기 반도체 칩의 상부면과 제 2 절연성 접착제를 개재하여 접착되며, 상기 솔더볼 안착 패드들과 대응되는 부분에 형성되는 접속용 솔더볼 패드들과, 상기 제 1 연결패드들과 대응되는 부분에 형성되어 도전성 패턴들에 의해 상기 접속용 솔더볼 패드들과 연결되며 연결수단에 의해 상기 제 1 연결패드들과 전기적으로 연결되는 제 2 연결패드들로 구성된 상부기판과;
    상기 반도체 칩을 보호하기 위해서 상기 반도체 칩을 감싸는 몰딩물과;
    상기 솔더볼 안착 패드들에 안착되어 상기 반도체 칩의 입출력 리드 역할을 하는 솔더볼들을 포함하는 볼 그리드 어레이 패키지들이 전기적으로 연결되어 수직방향으로 복수개 적층된 것을 특징으로 하는 적층형 볼 그리드 어레이 패키지.
  2. 제 1 항에 있어서, 상기 볼 그리드 어레이 패키지들 각각에 안착된 상기 솔더볼들은 상기 볼 그리드 어레이 패키지들의 상부에 형성된 상기 솔더볼 접속용 패드들과 접속되어 적층된 복수개의 상기 볼 그리드 어레이 패키지들이 상호 전기적으로 도통되는 것을 특징으로 하는 적층형 볼 그리드 어레이 패키지.
  3. 제 1 항에 있어서, 복수개 적층된 상기 볼 그리드 어레이 패키지들 간의 결합력과 안전성을 향상시키기 위해서 상기 볼 그리드 어레이 패키지들의 외측에 홀더가 설치되는 것을 특징으로 하는 적층형 볼 그리드 어레이 패키지.
  4. 제 1 항에 있어서, 상기 제 1 연결패드들과 상기 제 2 연결패드들을 연결시켜 상기 연결수단은 도전성 와이어인 것을 특징으로 하는 적층형 볼 그리드 어레이 패키지.
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